JPH10294381A - Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル - Google Patents
Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セルInfo
- Publication number
- JPH10294381A JPH10294381A JP10081327A JP8132798A JPH10294381A JP H10294381 A JPH10294381 A JP H10294381A JP 10081327 A JP10081327 A JP 10081327A JP 8132798 A JP8132798 A JP 8132798A JP H10294381 A JPH10294381 A JP H10294381A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- drain
- source
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002184 metal Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 3
- 230000005669 field effect Effects 0.000 claims abstract 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims 2
- 230000002829 reductive effect Effects 0.000 abstract description 3
- 230000005641 tunneling Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 プログラミング及び消去にＦＮトンネル作用
を使用するＦＰＧＡセル及びアレー構造体を提供する。 【解決手段】 各セルは、フローティングゲートが共通
で且つ制御ゲートが共通であるスイッチ用フローティン
グゲート電界効果トランジスタ及び感知用フローティン
グゲート電界効果トランジスタを備えている。セルのプ
ログラミングは、共通の制御ゲートラインと、感知トラ
ンジスタのソース／ドレインとをバイアスする電圧によ
り行われる。
を使用するＦＰＧＡセル及びアレー構造体を提供する。 【解決手段】 各セルは、フローティングゲートが共通
で且つ制御ゲートが共通であるスイッチ用フローティン
グゲート電界効果トランジスタ及び感知用フローティン
グゲート電界効果トランジスタを備えている。セルのプ
ログラミングは、共通の制御ゲートラインと、感知トラ
ンジスタのソース／ドレインとをバイアスする電圧によ
り行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、現場でプログラム
できる集積回路、特に現場でプログラムできるゲートア
レー（ＦＰＧＡ）に係り、より詳細には、ＦＰＧＡのス
イッチング素子として使用されるフローティングゲート
ＭＯＳトランジスタに係る。
できる集積回路、特に現場でプログラムできるゲートア
レー（ＦＰＧＡ）に係り、より詳細には、ＦＰＧＡのス
イッチング素子として使用されるフローティングゲート
ＭＯＳトランジスタに係る。
【０００２】
【従来の技術】一般に、ＦＰＧＡは、論理素子と、数千
又は数万のプログラム可能な相互接続部を伴う配線相互
接続部とのアレーを有し、ユーザはＦＰＧＡを定められ
た機能をもつ集積回路へと構成することができる。各々
のプログラム可能な相互接続部即ちスイッチは、集積回
路の２つの回路ノードを接続して、配線相互接続をメー
ク（又はブレーク）したり、或いは論理素子の機能（１
つ又は複数）をセットしたりすることができる。
又は数万のプログラム可能な相互接続部を伴う配線相互
接続部とのアレーを有し、ユーザはＦＰＧＡを定められ
た機能をもつ集積回路へと構成することができる。各々
のプログラム可能な相互接続部即ちスイッチは、集積回
路の２つの回路ノードを接続して、配線相互接続をメー
ク（又はブレーク）したり、或いは論理素子の機能（１
つ又は複数）をセットしたりすることができる。
【０００３】ＦＰＧＡは、プログラム可能な相互接続部
としてメモリセル又はアンチフューズのいずれかを使用
する。メモリセルは再プログラム可能であり、そしてア
ンチフューズは１回しかプログラムできない。新規な不
揮発性メモリ型のプログラム可能な相互接続部が、本発
明の譲受人に譲渡されたロバートＪ．リップ、リチャー
ドＤ．フリーマン、ロバートＵ．ブローズ、ジョンＭ．
ケイウッド及びジョセフＧ．ノーラン三世の１９９６年
１１月２１日出願の「汎用の不揮発性の再プログラム可
能なスイッチ(A GENERAL PURPOSE, NON-VOLATILE REPRO
GRAMMABLE SWITCH) 」と題する米国特許出願第０８／７
５４，１１６号に開示されている。この特許出願に開示
されたＦＰＧＡでは、不揮発性の再プログラム可能なト
ランジスタメモリ（ＮＶＭ）セルを使用し、ＦＰＧＡの
配線及び回路素子をランダムに相互接続するための汎用
のスイッチング素子が形成される。基本的に、ＮＶＭセ
ルは、充電及び／又は放電できるフローティングゲート
をもつＭＯＳトランジスタを有している。フローティン
グゲートの充電及び／又は放電は、ＮＶＭ技術の不揮発
性プログラミング特徴を与える。
としてメモリセル又はアンチフューズのいずれかを使用
する。メモリセルは再プログラム可能であり、そしてア
ンチフューズは１回しかプログラムできない。新規な不
揮発性メモリ型のプログラム可能な相互接続部が、本発
明の譲受人に譲渡されたロバートＪ．リップ、リチャー
ドＤ．フリーマン、ロバートＵ．ブローズ、ジョンＭ．
ケイウッド及びジョセフＧ．ノーラン三世の１９９６年
１１月２１日出願の「汎用の不揮発性の再プログラム可
能なスイッチ(A GENERAL PURPOSE, NON-VOLATILE REPRO
GRAMMABLE SWITCH) 」と題する米国特許出願第０８／７
５４，１１６号に開示されている。この特許出願に開示
されたＦＰＧＡでは、不揮発性の再プログラム可能なト
ランジスタメモリ（ＮＶＭ）セルを使用し、ＦＰＧＡの
配線及び回路素子をランダムに相互接続するための汎用
のスイッチング素子が形成される。基本的に、ＮＶＭセ
ルは、充電及び／又は放電できるフローティングゲート
をもつＭＯＳトランジスタを有している。フローティン
グゲートの充電及び／又は放電は、ＮＶＭ技術の不揮発
性プログラミング特徴を与える。
【０００４】ＦＰＧＡ、実際には、いかなる集積回路に
おいても、ＦＰＧＡの素子は、回路を効率的にレイアウ
トするためにできるだけコンパクトであると共に、でき
るだけ容易に製造できることが重要である。本発明の譲
受人に譲渡されたロバートＵ．ブローズ氏の「ＦＮトン
ネリング及びプログラミング式の不揮発性の再プログラ
ム可能な相互接続セル(Non-Volatile Reprogrammable I
nterconnect Cell With FN Tunneling and Programmin
g) 」と題する１９９５年７月２８日出願の米国特許出
願第０８／５０８，９１４号は、上記米国特許出願第０
８／７５４，１１６号に開示されたプログラム可能な相
互接続部の１つの非常にコンパクトなセルに向けられ
る。各々選択的にプログラムできるこのような相互接続
部の効率的なアレーが達成される。各プログラム可能な
相互接続セルは、第１のＭＯＳトランジスタを有し、こ
のＭＯＳトランジスタは、第１及び第２の回路ノードに
各々接続された第１及び第２のソース／ドレインと、第
１のＭＯＳトランジスタをゲートの電荷量に応じてオフ
及びオンに切り換えるためのフローティングゲートとを
有する。又、セルは、第１のＭＯＳトランジスタのフロ
ーティングゲートに接続されると共に、トンネル酸化物
層を経てプログラミング／消去ラインに接続されたトン
ネルデバイスと、上記フローティングゲートに容量性結
合された制御ゲートと、上記酸化物層のトンネル作用を
制御可能に禁止するための少なくとも１つのトンネル制
御ラインとを有する。このトンネル制御ライン及びプロ
グラミング／消去ラインは、トンネル酸化物層の下の領
域に接近しているがそこから横方向に変位されたＰＮ接
合を形成する。逆バイアスのもとでは、接合の電荷空乏
領域がトンネル酸化物の下の領域を経て延び、トンネル
作用を阻止する。これは、各プログラム可能な相互接続
部を選択的にプログラムできるようにする。
おいても、ＦＰＧＡの素子は、回路を効率的にレイアウ
トするためにできるだけコンパクトであると共に、でき
るだけ容易に製造できることが重要である。本発明の譲
受人に譲渡されたロバートＵ．ブローズ氏の「ＦＮトン
ネリング及びプログラミング式の不揮発性の再プログラ
ム可能な相互接続セル(Non-Volatile Reprogrammable I
nterconnect Cell With FN Tunneling and Programmin
g) 」と題する１９９５年７月２８日出願の米国特許出
願第０８／５０８，９１４号は、上記米国特許出願第０
８／７５４，１１６号に開示されたプログラム可能な相
互接続部の１つの非常にコンパクトなセルに向けられ
る。各々選択的にプログラムできるこのような相互接続
部の効率的なアレーが達成される。各プログラム可能な
相互接続セルは、第１のＭＯＳトランジスタを有し、こ
のＭＯＳトランジスタは、第１及び第２の回路ノードに
各々接続された第１及び第２のソース／ドレインと、第
１のＭＯＳトランジスタをゲートの電荷量に応じてオフ
及びオンに切り換えるためのフローティングゲートとを
有する。又、セルは、第１のＭＯＳトランジスタのフロ
ーティングゲートに接続されると共に、トンネル酸化物
層を経てプログラミング／消去ラインに接続されたトン
ネルデバイスと、上記フローティングゲートに容量性結
合された制御ゲートと、上記酸化物層のトンネル作用を
制御可能に禁止するための少なくとも１つのトンネル制
御ラインとを有する。このトンネル制御ライン及びプロ
グラミング／消去ラインは、トンネル酸化物層の下の領
域に接近しているがそこから横方向に変位されたＰＮ接
合を形成する。逆バイアスのもとでは、接合の電荷空乏
領域がトンネル酸化物の下の領域を経て延び、トンネル
作用を阻止する。これは、各プログラム可能な相互接続
部を選択的にプログラムできるようにする。
【０００５】
【発明の構成】本発明は、製造収率、信頼性、プログラ
ミング速度、スレッシュホールド限界及びコストを改善
したＦＰＧＡセル及びアレー構造体の改良に向けられ
る。セルは、共通のフローティングゲートを有するゲー
トスイッチトランジスタ及びゲート感知トランジスタを
備え、感知トランジスタは、トランジスタのドレイン及
びフローティングゲートへの及びそこからのファウラー
・ノルトハイム電子トンネル作用によりスイッチトラン
ジスタのプログラミング及び消去も与える。セル又はＦ
ＰＧＡタイルのアレーにおいては、２本の列ラインが各
列における感知トランジスタのソース及びドレイン領域
に各々接続され、これは、感知トランジスタ及びスイッ
チトランジスタのスレッシュホールド電圧を感知し、ひ
いては、スイッチトランジスタのプログラム状態又は消
去状態を測定するのに使用される。
ミング速度、スレッシュホールド限界及びコストを改善
したＦＰＧＡセル及びアレー構造体の改良に向けられ
る。セルは、共通のフローティングゲートを有するゲー
トスイッチトランジスタ及びゲート感知トランジスタを
備え、感知トランジスタは、トランジスタのドレイン及
びフローティングゲートへの及びそこからのファウラー
・ノルトハイム電子トンネル作用によりスイッチトラン
ジスタのプログラミング及び消去も与える。セル又はＦ
ＰＧＡタイルのアレーにおいては、２本の列ラインが各
列における感知トランジスタのソース及びドレイン領域
に各々接続され、これは、感知トランジスタ及びスイッ
チトランジスタのスレッシュホールド電圧を感知し、ひ
いては、スイッチトランジスタのプログラム状態又は消
去状態を測定するのに使用される。
【０００６】本発明の特徴によれば、セルのプログラム
障害は、行選択／非選択電圧ウインドウを列選択／非選
択電圧ウインドウと電圧ＶUUD だけ重畳することにより
減少される。この電圧は、行及び列が両方とも非選択で
あるプログラムビットのストレスを増加するが、行又は
列のみ（両方ではない）が非選択である消去ビットのス
トレスを減少する。ここで使用する「ストレス」とは、
時間と共に障害を生じる可能性を有する電界を意味す
る。又、ここで使用する「障害」とは、特定の時間中に
外部から付与される１組のバイアス状態によりフローテ
ィングゲートから電荷が除去（又は追加）されるために
生じるＦＰＧＡセルのスレッシュホールド電圧の不所望
な変化を意味する。
障害は、行選択／非選択電圧ウインドウを列選択／非選
択電圧ウインドウと電圧ＶUUD だけ重畳することにより
減少される。この電圧は、行及び列が両方とも非選択で
あるプログラムビットのストレスを増加するが、行又は
列のみ（両方ではない）が非選択である消去ビットのス
トレスを減少する。ここで使用する「ストレス」とは、
時間と共に障害を生じる可能性を有する電界を意味す
る。又、ここで使用する「障害」とは、特定の時間中に
外部から付与される１組のバイアス状態によりフローテ
ィングゲートから電荷が除去（又は追加）されるために
生じるＦＰＧＡセルのスレッシュホールド電圧の不所望
な変化を意味する。
【０００７】
【発明の実施の形態】本発明並びにその目的及び特徴
は、添付図面を参照した以下の詳細な説明及び特許請求
の範囲から容易に明らかとなろう。図１は、スイッチト
ランジスタ１０と、ファウラー・ノルトハイムトンネル
デバイス及び感知トランジスタ１２とを含む本発明によ
るＦＰＧＡセルを示す回路図である。スイッチトランジ
スタは、そのトランジスタのドレイン及びソース領域に
各々接続された接点１４及び１６を有し、そして感知ト
ランジスタ１２は、そのトランジスタのドレイン及びソ
ース領域に各々接続された接点１８及び２０を有する。
感知トランジスタのドレインは、ドレインの列（メタ
ル）ライン２２にも接続され、そしてそのソースは、ソ
ースの列（メタル）ライン２４にも接続される。これら
列ライン２２、２４は、１つの列における感知トランジ
スタの全てのソース及びドレイン領域に接続される。ス
イッチトランジスタ１０及び感知増幅器１２は、共通の
フローティングゲート２６を共用し、このフローティン
グゲートは、スイッチトランジスタ１０の制御ゲート２
８と、感知トランジスタ１２の制御ゲート３０との間に
配置される。これら制御ゲートは、行（ポリ２）ライン
３２に接続される。
は、添付図面を参照した以下の詳細な説明及び特許請求
の範囲から容易に明らかとなろう。図１は、スイッチト
ランジスタ１０と、ファウラー・ノルトハイムトンネル
デバイス及び感知トランジスタ１２とを含む本発明によ
るＦＰＧＡセルを示す回路図である。スイッチトランジ
スタは、そのトランジスタのドレイン及びソース領域に
各々接続された接点１４及び１６を有し、そして感知ト
ランジスタ１２は、そのトランジスタのドレイン及びソ
ース領域に各々接続された接点１８及び２０を有する。
感知トランジスタのドレインは、ドレインの列（メタ
ル）ライン２２にも接続され、そしてそのソースは、ソ
ースの列（メタル）ライン２４にも接続される。これら
列ライン２２、２４は、１つの列における感知トランジ
スタの全てのソース及びドレイン領域に接続される。ス
イッチトランジスタ１０及び感知増幅器１２は、共通の
フローティングゲート２６を共用し、このフローティン
グゲートは、スイッチトランジスタ１０の制御ゲート２
８と、感知トランジスタ１２の制御ゲート３０との間に
配置される。これら制御ゲートは、行（ポリ２）ライン
３２に接続される。
【０００８】図２の感知トランジスタの断面図に明確に
示されたように、感知トランジスタのフローティングゲ
ート２６は、感知トランジスタのＮ＋ドープされたドレ
イン３４及び／又はソース３５に密接当接又は重畳して
配置され、厚みが８０Åないし１２０Å程度の特殊なト
ンネル酸化物３６がフローティングゲート２６とＮ＋ド
レイン３４とを分離し、矢印３８で示すように、フロー
ティングゲートとドレイン領域との間に電子のトンネル
作用が容易に生じるようにしている。従って、ＦＰＧＡ
セルの消去は、ドレインソース及びチャンネル領域から
フローティングゲートへの電子のトンネル作用によって
生じる。ＦＰＧＡセルのプログラミングは、フローティ
ングゲートからドレイン及び／又はソースへの電子のト
ンネル作用によって生じる。
示されたように、感知トランジスタのフローティングゲ
ート２６は、感知トランジスタのＮ＋ドープされたドレ
イン３４及び／又はソース３５に密接当接又は重畳して
配置され、厚みが８０Åないし１２０Å程度の特殊なト
ンネル酸化物３６がフローティングゲート２６とＮ＋ド
レイン３４とを分離し、矢印３８で示すように、フロー
ティングゲートとドレイン領域との間に電子のトンネル
作用が容易に生じるようにしている。従って、ＦＰＧＡ
セルの消去は、ドレインソース及びチャンネル領域から
フローティングゲートへの電子のトンネル作用によって
生じる。ＦＰＧＡセルのプログラミングは、フローティ
ングゲートからドレイン及び／又はソースへの電子のト
ンネル作用によって生じる。
【０００９】図３は、図１のＦＰＧＡセルのレイアウト
の平面図である。スイッチトランジスタ１０及び感知ト
ランジスタ１２は、半導体ウェハにおいて離間水平整列
状態にあり、フローティングゲート２６は、トランジス
タ１０のソース及びドレインと感知トランジスタ１２の
ソース及びドレインとの間のチャンネル領域に重畳する
第１のポリシリコンライン（ポリ１）を含む。ポリ１ラ
インは、セルの各側で終り、隣接セルへ続かない。２つ
のトランジスタの制御ゲート２８、３０は、第２のポリ
シリコンライン（ポリ２）３２によって形成され、これ
は、ポリ１ラインの上に延び、そしてそれと自己整列さ
れる。ポリ２ラインは、その行に配列されたセルの全て
のトランジスタへと続く。ドレイン列ライン２２は、ド
レインへの接点１８に接続され、そしてその列の全ての
感知トランジスタのドレイン端子に接触するように垂直
方向に続く。同様に、ソース列メタルライン２４は、ソ
ース接点２０に係合し、そしてその列の感知トランジス
タの全てのソース領域に接触するように垂直方向に延び
る。従って、ＦＰＧＡセルのある列において、全ての感
知トランジスタのソースは、ソース列と称する１つの列
ラインに接続され、そして全てのドレインは、ドレイン
列と称する第２の列ラインに接続される。図３に示すセ
ルは、これも又プログラム及び消去機能を遂行する隣接
感知デバイスに対し共用ソース接点の半分と共用ドレイ
ン接点の半分とを含む。上記したように、感知デバイス
は、スイッチトランジスタがＦＰＧＡアレーに配線され
アクセスできないので、各ＦＰＧＡセルのプログラムさ
れた状態又は消去された状態をテストするために必要と
される。
の平面図である。スイッチトランジスタ１０及び感知ト
ランジスタ１２は、半導体ウェハにおいて離間水平整列
状態にあり、フローティングゲート２６は、トランジス
タ１０のソース及びドレインと感知トランジスタ１２の
ソース及びドレインとの間のチャンネル領域に重畳する
第１のポリシリコンライン（ポリ１）を含む。ポリ１ラ
インは、セルの各側で終り、隣接セルへ続かない。２つ
のトランジスタの制御ゲート２８、３０は、第２のポリ
シリコンライン（ポリ２）３２によって形成され、これ
は、ポリ１ラインの上に延び、そしてそれと自己整列さ
れる。ポリ２ラインは、その行に配列されたセルの全て
のトランジスタへと続く。ドレイン列ライン２２は、ド
レインへの接点１８に接続され、そしてその列の全ての
感知トランジスタのドレイン端子に接触するように垂直
方向に続く。同様に、ソース列メタルライン２４は、ソ
ース接点２０に係合し、そしてその列の感知トランジス
タの全てのソース領域に接触するように垂直方向に延び
る。従って、ＦＰＧＡセルのある列において、全ての感
知トランジスタのソースは、ソース列と称する１つの列
ラインに接続され、そして全てのドレインは、ドレイン
列と称する第２の列ラインに接続される。図３に示すセ
ルは、これも又プログラム及び消去機能を遂行する隣接
感知デバイスに対し共用ソース接点の半分と共用ドレイ
ン接点の半分とを含む。上記したように、感知デバイス
は、スイッチトランジスタがＦＰＧＡアレーに配線され
アクセスできないので、各ＦＰＧＡセルのプログラムさ
れた状態又は消去された状態をテストするために必要と
される。
【００１０】ＦＰＧＡタイルは、例えば、コアタイルの
場合に３２行ｘ５列のＦＰＧＡセルのアレーより成る。
図４及び５は、各々、このようなアレーにおける２列及
び４行の回路図及び平面図である。図１ないし３の参照
番号が、図４及び５において全てのポリ１フローティン
グゲート２６、ポリ２行ライン３２、ドレイン列ライン
２２及びソースメタル列ライン２４と共に使用される。
４つの行は、ＲｏｗiないしＲｏｗi+3 で示され、ドレ
イン列は、ＤＣＯＬj 及びＤＣＯＬj+1 で示され、そし
てソース列は、ＳＣＯＬj 及びＳＣＯＬj+1 で指示され
ている。感知トランジスタのアレーにおいて各ビットの
プログラム及び消去された感知トランジスタのスレッシ
ュホールドの測定は、列の各非選択ビットの感知トラン
ジスタを「オフ」にバイアスしそして選択ビットを限界
処理(margining) することによりＮＯＲ ＲＯＭがアク
セスされるのと同様に実行される。この測定「限界処
理」は、選択されたセルの制御ゲート（行）電圧を変え
ながら、ドレイン電流がある基準レベルの上となるか下
となるかを検出することにより行われる。行バイアス
は、多数の動作モードをもつ列ドライバにより駆動され
る。それらは、「消去」中にはアレーに対して高い正の
電圧を供給しなければならず、「プログラム」及び「読
み取り」中には正及び負の電圧を行に供給しなければな
らず、そして「動作」モード中には一定の正のバイアス
を供給しなければならない。列バイアスは列ドライバに
より付与される。プログラムするためには、列が正の電
圧に対して対として駆動されねばならない。対の一方
は、その他方が接地レベルに保持される間に「読み取
り」中の電流を感知しながら低い正の電圧レベルに強制
される。他の全ての時間には、それらが両方とも接地又
は開路される。
場合に３２行ｘ５列のＦＰＧＡセルのアレーより成る。
図４及び５は、各々、このようなアレーにおける２列及
び４行の回路図及び平面図である。図１ないし３の参照
番号が、図４及び５において全てのポリ１フローティン
グゲート２６、ポリ２行ライン３２、ドレイン列ライン
２２及びソースメタル列ライン２４と共に使用される。
４つの行は、ＲｏｗiないしＲｏｗi+3 で示され、ドレ
イン列は、ＤＣＯＬj 及びＤＣＯＬj+1 で示され、そし
てソース列は、ＳＣＯＬj 及びＳＣＯＬj+1 で指示され
ている。感知トランジスタのアレーにおいて各ビットの
プログラム及び消去された感知トランジスタのスレッシ
ュホールドの測定は、列の各非選択ビットの感知トラン
ジスタを「オフ」にバイアスしそして選択ビットを限界
処理(margining) することによりＮＯＲ ＲＯＭがアク
セスされるのと同様に実行される。この測定「限界処
理」は、選択されたセルの制御ゲート（行）電圧を変え
ながら、ドレイン電流がある基準レベルの上となるか下
となるかを検出することにより行われる。行バイアス
は、多数の動作モードをもつ列ドライバにより駆動され
る。それらは、「消去」中にはアレーに対して高い正の
電圧を供給しなければならず、「プログラム」及び「読
み取り」中には正及び負の電圧を行に供給しなければな
らず、そして「動作」モード中には一定の正のバイアス
を供給しなければならない。列バイアスは列ドライバに
より付与される。プログラムするためには、列が正の電
圧に対して対として駆動されねばならない。対の一方
は、その他方が接地レベルに保持される間に「読み取
り」中の電流を感知しながら低い正の電圧レベルに強制
される。他の全ての時間には、それらが両方とも接地又
は開路される。
【００１１】テーブル１は、全ての動作モードに対しお
およその行及び列並びにピーク電圧レベルを示す。プロ
グラムの障害は、行選択／非選択ウインドウ電圧を列選
択／非選択ウインドウ電圧とＶUUD だけ重畳することに
よって許容レベルに減少される。この電圧は、行及び列
の両方が非選択であるプログラムビットにはストレスを
及ぼすが、行又は列のみ（両方ではない）が非選択であ
る消去ビットのプログラミングストレスを減少する。こ
れらの方式は、理想的な例であり、周辺回路のブレーク
ダウン電圧や、行対列のプログラミング時間要素を考慮
して、電圧レベルを調整することができる。 テーブル１ 消去 プログラム 読み取り／限界 動作 選択行 V ERASE -VP /(2*ＲR ) -V R から+VR 0VからVCC へ傾斜 へ傾斜 選択列対 両方=0V +VP /(2*(1-Rc )) ドレイン列≒1V 両方=0V へ両方傾斜 ソース列＝0V 非選択行 - VUUP -(VR ＋Δ) - 非選択列 - 0V 0V -
およその行及び列並びにピーク電圧レベルを示す。プロ
グラムの障害は、行選択／非選択ウインドウ電圧を列選
択／非選択ウインドウ電圧とＶUUD だけ重畳することに
よって許容レベルに減少される。この電圧は、行及び列
の両方が非選択であるプログラムビットにはストレスを
及ぼすが、行又は列のみ（両方ではない）が非選択であ
る消去ビットのプログラミングストレスを減少する。こ
れらの方式は、理想的な例であり、周辺回路のブレーク
ダウン電圧や、行対列のプログラミング時間要素を考慮
して、電圧レベルを調整することができる。 テーブル１ 消去 プログラム 読み取り／限界 動作 選択行 V ERASE -VP /(2*ＲR ) -V R から+VR 0VからVCC へ傾斜 へ傾斜 選択列対 両方=0V +VP /(2*(1-Rc )) ドレイン列≒1V 両方=0V へ両方傾斜 ソース列＝0V 非選択行 - VUUP -(VR ＋Δ) - 非選択列 - 0V 0V -
【００１２】図６は、「消去」中に行に印加される電圧
の波形を示す。これはバルク動作であるから、障害は生
じない。消去中に、感知トランジスタのドレイン／ソー
ス、及び表面を逆に有するチャンネルから、フローティ
ングポリシリコンゲートへと電子のトンネル作用が生じ
る。これは、スイッチ及び感知トランジスタのフローテ
ィングゲートに負の電荷を残し、行（制御ゲート）から
フローティングゲートに相補的な電圧が接続されない限
りそれらを「オフ」にする。
の波形を示す。これはバルク動作であるから、障害は生
じない。消去中に、感知トランジスタのドレイン／ソー
ス、及び表面を逆に有するチャンネルから、フローティ
ングポリシリコンゲートへと電子のトンネル作用が生じ
る。これは、スイッチ及び感知トランジスタのフローテ
ィングゲートに負の電荷を残し、行（制御ゲート）から
フローティングゲートに相補的な電圧が接続されない限
りそれらを「オフ」にする。
【００１３】書き込み又は「プログラミング」動作は、
選択、消去されたスイッチ及び感知トランジスタを「オ
ン」状態に戻すのに使用される。これは、行に負の電圧
をそして列対に正の電圧を強制することにより行われ
る。フローティングゲートは、感知トランジスタのドレ
イン及びソースに対して負に駆動され、そしてフローテ
ィングゲートからドレイン接合へ電子のトンネル作用が
生じ、ドレイン接合は、図２に示すように、片側又は両
側においてフローティングゲート及びポリシリコンゲー
ト積層体の下に述べるように処理される。この動作は、
フローティングゲートに正の正味電荷を残し、これは、
スイッチ及び感知トランジスタを「オン」状態にする。
選択、消去されたスイッチ及び感知トランジスタを「オ
ン」状態に戻すのに使用される。これは、行に負の電圧
をそして列対に正の電圧を強制することにより行われ
る。フローティングゲートは、感知トランジスタのドレ
イン及びソースに対して負に駆動され、そしてフローテ
ィングゲートからドレイン接合へ電子のトンネル作用が
生じ、ドレイン接合は、図２に示すように、片側又は両
側においてフローティングゲート及びポリシリコンゲー
ト積層体の下に述べるように処理される。この動作は、
フローティングゲートに正の正味電荷を残し、これは、
スイッチ及び感知トランジスタを「オン」状態にする。
【００１４】図７は、「プログラム」動作中の選択され
た行及び列に対する波形を示す。行（制御ゲート）は、
負に傾斜され、一方、列ラインは、正に傾斜されて、フ
ローティングゲートから電子を除去し、これは、プログ
ラミング後にフローティングゲートに正の正味電荷を残
す。
た行及び列に対する波形を示す。行（制御ゲート）は、
負に傾斜され、一方、列ラインは、正に傾斜されて、フ
ローティングゲートから電子を除去し、これは、プログ
ラミング後にフローティングゲートに正の正味電荷を残
す。
【００１５】図８は、「プログラム」動作中に選択され
た行及び非選択の列に適用される波形を示す。図９は、
「プログラム」動作中に非選択の行及び選択された列に
対する電圧波形を示す。図１０は、「プログラム」動作
中に行及び列の両方が非選択の場合の電圧波形を示す。
た行及び非選択の列に適用される波形を示す。図９は、
「プログラム」動作中に非選択の行及び選択された列に
対する電圧波形を示す。図１０は、「プログラム」動作
中に行及び列の両方が非選択の場合の電圧波形を示す。
【００１６】読み取り限界処理動作中に、選択されたタ
イル（図４）の感知トランジスタは「オン」にされ、そ
してアレーの残り部分における全ての非選択の行は負の
電圧にされて、それらを「オフ」にする。選択された行
の電圧は、「消去」ビットに対して高い傾斜にされる。
バイアスが低い電圧にセットされた状態で列がスレッシ
ュホールド電流に達すると、行電圧がそのビットの「消
去限界」として記録される。同様に、行電圧は、プログ
ラムされたビットに対して負に傾斜され、そしてスレッ
シュホールド電流の電圧が「プログラム限界」となる。
イル（図４）の感知トランジスタは「オン」にされ、そ
してアレーの残り部分における全ての非選択の行は負の
電圧にされて、それらを「オフ」にする。選択された行
の電圧は、「消去」ビットに対して高い傾斜にされる。
バイアスが低い電圧にセットされた状態で列がスレッシ
ュホールド電流に達すると、行電圧がそのビットの「消
去限界」として記録される。同様に、行電圧は、プログ
ラムされたビットに対して負に傾斜され、そしてスレッ
シュホールド電流の電圧が「プログラム限界」となる。
【００１７】ＦＰＧＡの動作モードでは、全ての行に正
のＤＣバイアスが印加される。これは、スイッチの動作
の電圧ウインドウを、消去されたセルに対する弱い「オ
フ」から、プログラムされたセルに対する強い「オン」
へシフトし、そして「オフ」のスイッチの電流を妨げず
に全振幅信号を「オン」のスイッチに通過できるように
する。プログラミング中に行及び列に印加される電圧の
選択／非選択ウインドウを重畳することにより書き込み
障害が最小にされる。これは、行又は列のいずれかが選
択された非選択のセルにおける障害領域を減少するが、
行も列も選択されないセルの障害バイアスを増加させ
る。行及び列の電圧ウインドウは、全ての場合のプログ
ラミング障害を最小にするように重畳される。
のＤＣバイアスが印加される。これは、スイッチの動作
の電圧ウインドウを、消去されたセルに対する弱い「オ
フ」から、プログラムされたセルに対する強い「オン」
へシフトし、そして「オフ」のスイッチの電流を妨げず
に全振幅信号を「オン」のスイッチに通過できるように
する。プログラミング中に行及び列に印加される電圧の
選択／非選択ウインドウを重畳することにより書き込み
障害が最小にされる。これは、行又は列のいずれかが選
択された非選択のセルにおける障害領域を減少するが、
行も列も選択されないセルの障害バイアスを増加させ
る。行及び列の電圧ウインドウは、全ての場合のプログ
ラミング障害を最小にするように重畳される。
【００１８】逆極性の時間的にリニアな電圧傾斜を選択
された行及び列に印加することにより、他の波形の作用
に対しその選択された行又は列における非選択のセルか
らの電荷除去が最小にされる。従来の行プログラミング
に代わって列プログラミングを使用して全体的な障害を
減少することができる。この解決策の効果は、行及び列
の結合比の相違により非選択の行の障害が非選択の列よ
りも大きくなることである。しかしながら、この解決策
の欠点は、回路の面積、テストの複雑さ及びテスト時間
に関して、列のプログラミングの実施にコストがかかる
ことである。
された行及び列に印加することにより、他の波形の作用
に対しその選択された行又は列における非選択のセルか
らの電荷除去が最小にされる。従来の行プログラミング
に代わって列プログラミングを使用して全体的な障害を
減少することができる。この解決策の効果は、行及び列
の結合比の相違により非選択の行の障害が非選択の列よ
りも大きくなることである。しかしながら、この解決策
の欠点は、回路の面積、テストの複雑さ及びテスト時間
に関して、列のプログラミングの実施にコストがかかる
ことである。
【００１９】上記したＦＰＧＡセル及びアレーは、若干
のマスクと共に従来のＥＥＰＲＯＭ−ＣＭＯＳ処理を用
いて容易に製造される。プログラミング及び消去にトン
ネル酸化物を使用することにより、非自己整列のＥＰＲ
ＯＭセル構造体及びそれに関連したマスキング処理段階
の使用が回避される。２デバイスのセル構造は、面積が
小さく、消去及びプログラミングの両方の状態に対して
各ビットの完全な限界処理が達成される。
のマスクと共に従来のＥＥＰＲＯＭ−ＣＭＯＳ処理を用
いて容易に製造される。プログラミング及び消去にトン
ネル酸化物を使用することにより、非自己整列のＥＰＲ
ＯＭセル構造体及びそれに関連したマスキング処理段階
の使用が回避される。２デバイスのセル構造は、面積が
小さく、消去及びプログラミングの両方の状態に対して
各ビットの完全な限界処理が達成される。
【００２０】特定の実施形態を参照して本発明を説明し
たが、これは、単に本発明を例示するものに過ぎず、本
発明をこれに限定するものではない。請求の範囲に規定
された本発明の真の精神及び範囲から逸脱せずに種々の
変更や応用がなされることが当業者に明らかであろう。
たが、これは、単に本発明を例示するものに過ぎず、本
発明をこれに限定するものではない。請求の範囲に規定
された本発明の真の精神及び範囲から逸脱せずに種々の
変更や応用がなされることが当業者に明らかであろう。
【図１】本発明によるＦＰＧＡセルの回路図である。
【図２】図１の感知トランジスタの断面図である。
【図３】図１のＦＰＧＡセルのレイアウトを示す平面図
である。
である。
【図４】２列及び４行のＦＰＧＡタイルの一部分を示す
回路図である。
回路図である。
【図５】図４のＦＰＧＡセルの平面図である。
【図６】本発明によるＦＰＧＡセルアレーの行に付与さ
れる消去電圧波形を示す図である。
れる消去電圧波形を示す図である。
【図７】選択されたセルに対するプログラミング電圧波
形を示す図である。
形を示す図である。
【図８】非選択のプログラミング波形（行選択、列非選
択）に対する電圧波形を示す図である。
択）に対する電圧波形を示す図である。
【図９】非選択のプログラミング波形（行非選択、列選
択）を示す図である。
択）を示す図である。
【図１０】非選択のプログラミング波形（行非選択、列
非選択）を示す図である。
非選択）を示す図である。
１０ スイッチトランジスタ １２ 感知トランジスタ １４、１６、１８、２０ 接点 ２６ 共通のフローティングゲート ２８、３０ 制御ゲート ３４ ドレイン ３５ ソース ３６ トンネル酸化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/173 １０１ (72)発明者 キュン ヨーン ハン アメリカ合衆国 カリフォルニア州 95014 クーパーティノ コルビー アベ ニュー 10408 (72)発明者 ジャック ゼーゾング ペン アメリカ合衆国 カリフォルニア州 95129 サン ホセ エッディングトン プレイス 1539 (72)発明者 ヴィクター レヴチェンコ アメリカ合衆国 カリフォルニア州 94121 サン フランシスコ サーティナ インス アベニュー 519 (72)発明者 ロバート ユー ブローズ アメリカ合衆国 カリフォルニア州 95060 サンタ クルーズ ナーナ コー ト 126
Claims (8)
- 【請求項１】 集積回路の回路ノードを選択的に接続す
るためのプログラム可能な相互接続部において、 第１の電界効果トランジスタを備え、この電界効果トラ
ンジスタは、第１及び第２の回路ノードに接続された第
１及び第２のソース／ドレインと、電荷を蓄積するため
のフローティングゲートと、このフローティングゲート
の電荷に応答して第１の電界効果トランジスタをターン
オン及びオフにするための制御ゲートとを有し、 更に、第２の電界効果トランジスタを備え、この第２の
電界効果トランジスタは、第１及び第２のソース／ドレ
インと、トンネル二酸化物によって少なくとも１つのソ
ース／ドレインから分離されたフローティングゲート
と、このフローティングゲートに容量性結合された制御
ゲートとを有し、第１及び第２の電界効果トランジスタ
のフローティングゲートは相互接続されており、そして
更に、第２の電界効果トランジスタの第１及び第２のソ
ース／ドレインに接続された第１の導電性ライン及び第
２の導電性ラインを備え、これにより、上記相互接続部
のプログラミングは、上記第１及び第２の導電性ライン
と、上記第２の電界効果トランジスタの制御ゲートとに
電圧を印加することにより行われ、そして上記ノードの
導通及び非導通状態の感知は、上記第１の導電性ライン
及び第２の導電性ラインを経ての上記第２の電界効果ト
ランジスタの導通を選択的に監視することにより行われ
ることを特徴とするプログラム可能な相互接続部。 - 【請求項２】 上記フローティングゲートは、上記第１
の電界効果トランジスタのソース／ドレインから離間さ
れてそれらの間に延びると共に、上記第２の電界効果ト
ランジスタのソース／ドレインから離間されてそれらの
間に延びる第１のポリシリコン層を備えた請求項１に記
載のプログラム可能な相互接続部。 - 【請求項３】 上記制御ゲートは、プログラム可能な相
互接続部のアレーにおける隣接するプログラム可能な相
互接続部へと延びる第２のポリシリコン層を含む請求項
２に記載のプログラム可能な相互接続部。 - 【請求項４】 上記第１及び第２の導電性ラインは、第
１のポリシリコンライン及び第２のポリシリコンライン
に垂直に延びるメタルラインを含む請求項３に記載のプ
ログラム可能な相互接続部。 - 【請求項５】 上記第１のポリシリコンラインは、第１
の電界効果トランジスタ及び第２の電界効果トランジス
タに制限される請求項４に記載のプログラム可能な相互
接続部。 - 【請求項６】 上記第１のポリシリコンライン及び第２
のポリシリコンラインは、自己整列型である請求項５に
記載のプログラム可能な相互接続部。 - 【請求項７】 上記第１の電界効果トランジスタは、半
導体領域の第１領域に形成され、そして上記第２の電界
効果トランジスタは、その第１領域に隣接する半導体領
域の第２領域に形成される請求項６に記載のプログラム
可能な相互接続部。 - 【請求項８】 集積回路の回路ノードを選択的に接続す
るためのプログラム可能な相互接続部のアレーにおい
て、 行及び列に配列され、そして回路ノードを接続及び切断
するように各々プログラムすることのできる複数の相互
接続セルを備え、 各セルは、同じ列のセルの第１の電界効果トランジスタ
と整列された第１の電界効果トランジスタと、同じ列の
セルの第２の電界効果トランジスタと整列された第２の
電界効果トランジスタとを有し、あるセルの第１及び第
２の電界効果トランジスタは、その同じ行のセルの第１
及び第２の電界効果トランジスタと整列され、 各セルは、第１の電界効果トランジスタのソース／ドレ
インから離間されてそれらの間に延びると共に、第２の
電界効果トランジスタのソース／ドレインから離間され
てそれらの間に延びる第１のポリシリコンラインであっ
て、第１及び第２の電界効果トランジスタに対して共通
のフローティングゲートとして機能する第１のポリシリ
コンラインと、この第１のポリシリコンラインの上に横
たわりそして第１及び第２の電界効果トランジスタに対
して共通の制御ゲートとして機能する第２のポリシリコ
ンラインであって、行の他のセルへと延びる第２のポリ
シリコンラインと、第２の電界効果トランジスタのソー
ス／ドレインに接触しそして列の他のセルへと延びる第
１及び第２のメタルラインとを有し、これにより、セル
のプログラミングは、第１及び第２の導電性ラインと第
２のポリシリコンラインとに電圧を印加することにより
行われ、そしてノードの導通及び非導通状態の感知は、
第１及び第２の導電性ラインを経ての第２の電界効果ト
ランジスタのコンダクタンスを選択的に監視することに
より行われることを特徴とするプログラム可能な相互接
続部のアレー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/829,374 US5838040A (en) | 1997-03-31 | 1997-03-31 | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| US08/829374 | 1997-03-31 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008226043A Division JP2009016863A (ja) | 1997-03-31 | 2008-09-03 | Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294381A true JPH10294381A (ja) | 1998-11-04 |
| JP4347922B2 JP4347922B2 (ja) | 2009-10-21 |
Family
ID=25254365
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08132798A Expired - Lifetime JP4347922B2 (ja) | 1997-03-31 | 1998-03-27 | Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル |
| JP2008226043A Pending JP2009016863A (ja) | 1997-03-31 | 2008-09-03 | Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008226043A Pending JP2009016863A (ja) | 1997-03-31 | 2008-09-03 | Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5838040A (ja) |
| JP (2) | JP4347922B2 (ja) |
| DE (1) | DE19813653B4 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200843A (ja) * | 1998-12-04 | 2000-07-18 | Gatefield Corp | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| JP2001067885A (ja) * | 1999-05-14 | 2001-03-16 | Gatefield Corp | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 |
| JP2009545153A (ja) * | 2006-07-27 | 2009-12-17 | エス テ マイクロエレクトロニクス エス アー | 時間測定のためのｅｅｐｒｏｍ電荷保持回路 |
| US9666287B2 (en) | 2013-11-15 | 2017-05-30 | Asahi Kasei Microdevices Corporation | Voltage detector, method for setting reference voltage and computer readable medium |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121722A (ja) * | 1997-10-17 | 1999-04-30 | Mitsubishi Electric Corp | ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法 |
| US6137728A (en) * | 1998-12-04 | 2000-10-24 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with programmable buried source/drain in sense transistor |
| ATE347750T1 (de) * | 1999-10-20 | 2006-12-15 | Infineon Technologies Ag | Programmierbare fpga-zelle |
| DE60104303T2 (de) * | 2000-04-14 | 2005-07-21 | Koninklijke Philips Electronics N.V. | Halbleiteranordnung |
| US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
| US6597609B2 (en) * | 2001-08-30 | 2003-07-22 | Micron Technology, Inc. | Non-volatile memory with test rows for disturb detection |
| DE10146216A1 (de) * | 2001-09-19 | 2003-04-10 | Infineon Technologies Ag | Halbleiterstruktur, Speicheranordnung sowie Verfahren zum Herstellen einer Halbleiterstruktur |
| WO2004006264A2 (en) * | 2002-07-08 | 2004-01-15 | Koninklijke Philips Electronics N.V. | Erasable and programmable non-volatile cell |
| US6970383B1 (en) | 2003-06-10 | 2005-11-29 | Actel Corporation | Methods of redundancy in a floating trap memory element based field programmable gate array |
| US7430137B2 (en) * | 2004-09-09 | 2008-09-30 | Actel Corporation | Non-volatile memory cells in a field programmable gate array |
| US7161841B1 (en) * | 2005-06-29 | 2007-01-09 | Actel Corporation | Method for erasing programmable interconnect cells for field programmable gate arrays using reverse bias voltage |
| US7245535B2 (en) * | 2005-09-21 | 2007-07-17 | Actel Corporation | Non-volatile programmable memory cell for programmable logic array |
| FR2904463A1 (fr) * | 2006-07-27 | 2008-02-01 | St Microelectronics Sa | Programmation d'un circuit de retention de charges pour mesure temporelle |
| CN101601097B (zh) * | 2006-07-27 | 2012-10-17 | 意法半导体有限公司 | 用于进行时间测量的电荷保持电路 |
| JP4512752B2 (ja) | 2008-10-30 | 2010-07-28 | 独立行政法人産業技術総合研究所 | 再構成可能集積回路 |
| US8410815B2 (en) | 2010-12-02 | 2013-04-02 | Infineon Technologies Ag | Transistor arrangement and integrated circuit |
| CN107180833B (zh) * | 2017-06-22 | 2021-05-25 | 中国电子科技集团公司第五十八研究所 | 一种抗辐射Sense-Switch型pFLASH开关单元结构及其制备方法 |
| CN107302003A (zh) * | 2017-06-22 | 2017-10-27 | 中国电子科技集团公司第五十八研究所 | 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法 |
| CN111668223A (zh) * | 2020-06-16 | 2020-09-15 | 中国电子科技集团公司第五十八研究所 | 一种高功率、低漏电的Sense-Switch型pFLASH单元结构 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3136517C2 (de) * | 1980-09-26 | 1985-02-07 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Nichtflüchtige Halbleiter-Speichervorrichtung |
| US4695979A (en) * | 1985-09-09 | 1987-09-22 | Texas Instruments Incorporated | Modified four transistor EEPROM cell |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| US5016217A (en) * | 1988-05-17 | 1991-05-14 | Ict International Cmos Technology, Inc. | Logic cell array using CMOS EPROM cells having reduced chip surface area |
| US5101378A (en) * | 1988-06-15 | 1992-03-31 | Advanced Micro Devices, Inc. | Optimized electrically erasable cell for minimum read disturb and associated method of sensing |
| JPH02199698A (ja) * | 1989-01-30 | 1990-08-08 | Kawasaki Steel Corp | 半導体集積回路 |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| US5247478A (en) * | 1992-03-06 | 1993-09-21 | Altera Corporation | Programmable transfer-devices |
| US5329487A (en) * | 1993-03-08 | 1994-07-12 | Altera Corporation | Two transistor flash EPROM cell |
| WO1996001499A1 (en) * | 1994-07-05 | 1996-01-18 | Zycad Corporation | A general purpose, non-volatile reprogrammable switch |
| US5488586A (en) * | 1994-10-24 | 1996-01-30 | Altera Corporation | Method and apparatus for erasing an array of electrically erasable programmable read only memory cells |
| US5594363A (en) * | 1995-04-07 | 1997-01-14 | Zycad Corporation | Logic cell and routing architecture in a field programmable gate array |
| US5640344A (en) * | 1995-07-25 | 1997-06-17 | Btr, Inc. | Programmable non-volatile bidirectional switch for programmable logic |
| US5633518A (en) * | 1995-07-28 | 1997-05-27 | Zycad Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof |
-
1997
- 1997-03-31 US US08/829,374 patent/US5838040A/en not_active Expired - Lifetime
-
1998
- 1998-03-27 JP JP08132798A patent/JP4347922B2/ja not_active Expired - Lifetime
- 1998-03-27 DE DE19813653A patent/DE19813653B4/de not_active Expired - Fee Related
-
2008
- 2008-09-03 JP JP2008226043A patent/JP2009016863A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200843A (ja) * | 1998-12-04 | 2000-07-18 | Gatefield Corp | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| JP2001067885A (ja) * | 1999-05-14 | 2001-03-16 | Gatefield Corp | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 |
| JP2009545153A (ja) * | 2006-07-27 | 2009-12-17 | エス テ マイクロエレクトロニクス エス アー | 時間測定のためのｅｅｐｒｏｍ電荷保持回路 |
| US9666287B2 (en) | 2013-11-15 | 2017-05-30 | Asahi Kasei Microdevices Corporation | Voltage detector, method for setting reference voltage and computer readable medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4347922B2 (ja) | 2009-10-21 |
| US5838040A (en) | 1998-11-17 |
| DE19813653A1 (de) | 1998-10-29 |
| JP2009016863A (ja) | 2009-01-22 |
| DE19813653B4 (de) | 2005-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4347922B2 (ja) | Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル | |
| JP2758718B2 (ja) | ２つの差動減結合不揮発性メモリエレメントを用いた改良ｎｏｖｒａｍセル | |
| USRE37311E1 (en) | Parallel type nonvolatile semiconductor memory device and method of using the same | |
| JP3633853B2 (ja) | フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 | |
| JPS61265869A (ja) | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス | |
| US6252273B1 (en) | Nonvolatile reprogrammable interconnect cell with FN tunneling device for programming and erase | |
| KR100655279B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| JP3195045B2 (ja) | 過消去保護を有する単トランジスタセルフラッシュメモリアレイ | |
| JPH09213094A (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
| EP0136771B1 (en) | A nonvolatile semiconductor memory device | |
| JP4504518B2 (ja) | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 | |
| JPH05299615A (ja) | 半導体記憶装置 | |
| US5530669A (en) | Non-volatile semiconductor memory device and method for recovering write characteristics | |
| KR100928737B1 (ko) | 플래시 메모리 유닛과 플래시 메모리 디바이스의프로그래밍 방법 | |
| KR100295794B1 (ko) | 대용량및고속소거에적합한반도체메모리장치 | |
| US6072720A (en) | Nonvolatile reprogrammable interconnect cell with programmable buried bitline | |
| US5172196A (en) | Nonvolatile semiconductor memory device | |
| JP2002043448A (ja) | 集積回路とメモリセルのトラップチャージ層のチャージ方法 | |
| JP2000223597A (ja) | センストランジスタ中の書き込み可能埋込ソ―ス／ドレインを有する改善された不揮発性再書き込み可能インタ―コネクトセル | |
| JP2551394B2 (ja) | 不揮発性半導体記憶装置のテスト方法 | |
| JPS6120958B2 (ja) | ||
| US6272051B1 (en) | Nonvolatile semiconductor memory device having a reference cell array | |
| US5852577A (en) | Electrically erasable and programmable read-only memory having a small unit for program and erase | |
| JP2959066B2 (ja) | 不揮発性半導体記憶装置およびその駆動方法 | |
| US20030085727A1 (en) | Test structure and method for determining a minimum tunnel opening size in a non-volatile memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080303 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080603 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080606 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080804 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080807 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080903 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090209 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090511 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090514 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090706 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090717 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |