JP2000200843A - 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル - Google Patents
書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセルInfo
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Abstract
(57)【要約】
【課題】 書き込み及び消去のためにＦＮト
ンネルを使用するＦＰＧＡのセル及びアレイ構造を提供
する。 【解決手段】 それぞれのセルは、スイッチ浮遊
ゲート電界効果トランジスタ及びセンス浮遊ゲート電界
効果トランジスタを有し、それらの浮遊ゲートは共通で
あり、及びそれらのコントロールゲートは共通である。
セルの書き込みは、浮遊ゲート及びコントロールゲート
であるスイッチトランジスタ及びセンストランジスタと
並置された埋込ビット線を通してもたらされる。センス
トランジスタは、スイッチトランジスタの製造と同時に
製造することができ、それにより２つのトランジスタは
ドーパント濃度が同一である。
ンネルを使用するＦＰＧＡのセル及びアレイ構造を提供
する。 【解決手段】 それぞれのセルは、スイッチ浮遊
ゲート電界効果トランジスタ及びセンス浮遊ゲート電界
効果トランジスタを有し、それらの浮遊ゲートは共通で
あり、及びそれらのコントロールゲートは共通である。
セルの書き込みは、浮遊ゲート及びコントロールゲート
であるスイッチトランジスタ及びセンストランジスタと
並置された埋込ビット線を通してもたらされる。センス
トランジスタは、スイッチトランジスタの製造と同時に
製造することができ、それにより２つのトランジスタは
ドーパント濃度が同一である。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドプログ
ラマブル集積回路、特にフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）に関連し、より詳しくは、ＦＰＧ
Ａ中でスイッチング素子として使用される浮遊ゲートＭ
ＯＳトランジスタに関連する。
ラマブル集積回路、特にフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）に関連し、より詳しくは、ＦＰＧ
Ａ中でスイッチング素子として使用される浮遊ゲートＭ
ＯＳトランジスタに関連する。
【０００２】
【従来の技術】典型的には、ＦＰＧＡは、ＦＰＧＡがユ
ーザにより定義された機能を有する集積回路に形態化す
ることができるように、論理素子及び書き込み可能イン
ターコネクトの何千又は何万もの電線相互接続のアレイ
を有する。それぞれの書き込み可能インターコネクトす
なわちスイッチは、電線の相互接続を形成（又は切断）
するためすなわち論理素子の機能を設定するために、集
積回路中の２つの回路ノードを接続することができる。
ーザにより定義された機能を有する集積回路に形態化す
ることができるように、論理素子及び書き込み可能イン
ターコネクトの何千又は何万もの電線相互接続のアレイ
を有する。それぞれの書き込み可能インターコネクトす
なわちスイッチは、電線の相互接続を形成（又は切断）
するためすなわち論理素子の機能を設定するために、集
積回路中の２つの回路ノードを接続することができる。
【０００３】ＦＰＧＡは、書き込み可能インターコネク
トのために、メモリセル又はアンチヒューズ(antifuse)
のいずれかを使用する。メモリセルは再書き込み可能で
あり、またアンチヒューズは一度のみ書き込み可能であ
る。新しい不揮発性メモリタイプの書き込み可能インタ
ーコネクトが、Robert J. Lipp、Richard D. Freeman、
Robert U. Broze、John M. Caywood及びJoseph G. Nola
n, IIIによる、現在の譲受人に譲渡された、１９９８年
６月９日発行の「ア・ジェネラル・パーパス、ノンボラ
タイル・リプログラマブル・スイッチ(A GENERAL PURPO
SE, NON-VOLATILE REPROGRAMMABLE SWITCH)」という名
称の米国特許第５，７６４，０９６号に開示されてい
る。本特許出願に記載されたＦＰＧＡでは、不揮発性再
書き込み可能トランジスタメモリ（ＮＶＭ）セルが、Ｆ
ＰＧＡの電線及び回路素子をランダムに相互接続するた
めの汎用スイッチング素子を提供するために使用され
る。基本的に、ＮＶＭセルは、充電及び／又は放電する
ことのできる浮遊ゲートを持つＭＯＳトランジスタを有
する。浮遊ゲートを充電及び／又は放電することによ
り、ＮＶＭ技術の不揮発性で書き込みできるという特徴
が提供される。
トのために、メモリセル又はアンチヒューズ(antifuse)
のいずれかを使用する。メモリセルは再書き込み可能で
あり、またアンチヒューズは一度のみ書き込み可能であ
る。新しい不揮発性メモリタイプの書き込み可能インタ
ーコネクトが、Robert J. Lipp、Richard D. Freeman、
Robert U. Broze、John M. Caywood及びJoseph G. Nola
n, IIIによる、現在の譲受人に譲渡された、１９９８年
６月９日発行の「ア・ジェネラル・パーパス、ノンボラ
タイル・リプログラマブル・スイッチ(A GENERAL PURPO
SE, NON-VOLATILE REPROGRAMMABLE SWITCH)」という名
称の米国特許第５，７６４，０９６号に開示されてい
る。本特許出願に記載されたＦＰＧＡでは、不揮発性再
書き込み可能トランジスタメモリ（ＮＶＭ）セルが、Ｆ
ＰＧＡの電線及び回路素子をランダムに相互接続するた
めの汎用スイッチング素子を提供するために使用され
る。基本的に、ＮＶＭセルは、充電及び／又は放電する
ことのできる浮遊ゲートを持つＭＯＳトランジスタを有
する。浮遊ゲートを充電及び／又は放電することによ
り、ＮＶＭ技術の不揮発性で書き込みできるという特徴
が提供される。
【０００４】ＦＰＧＡでは、更に言えばどのような集積
回路でも、回路の効率的なレイアウトのためにＦＰＧＡ
の素子をできるだけコンパクトにし、またできるだけ簡
単に製造できるようにすることが重要である。Robert
U. Brozeによる、現在の譲受人に譲渡された、米国特許
第５，６３３，５１８号「ノンボラタイル・リプログラ
マブル・インターコネクト・セル・ウィズ・ＦＮトンネ
リング・アンド・プログラミング(Non-Volatile Reprog
rammalbe Interconnect Cell With FN Tunneling and P
rogramming)」は、上述の特許第５,７６４，０９６号中
に記載された書き込み可能インターコネクトの１つの非
常にコンパクトなセルに向けられたものである。それぞ
れが選択的に書き込み可能である、そのようなインター
コネクトの効率的なアレイが実現される。それぞれの書
き込み可能インターコネクトセルは、それぞれ第１及び
第２の回路ノードに接続された、第１及び第２のソース
／ドレインを有する第１のＭＯＳトランジスタ、及びゲ
ートの電荷の量に応じて第１のＭＯＳトランジスタをオ
フ又はオンにするための浮遊ゲートを持つ。セルは、第
１のＭＯＳトランジスタの浮遊ゲートに接続され、及び
トンネル酸化物層(tunneling oxide layer)、浮遊ゲー
トに容量的に結合したコントロールゲート、及び酸化物
層を通したトンネルをコントロール可能に抑制するため
の少なくとも１つのトンネルコントロールラインを通し
て書き込み／消去ラインに結合したターミナルを有する
トンネルデバイスも持つ。トンネルコントロールライン
及び書き込み／消去ラインは、トンネル酸化物層の下の
領域に接近しているが、そこから横方向に外れているＰ
Ｎ接合を形成する。逆バイアスのもとでは、接合の電荷
空乏領域は、トンネルを妨げるためトンネル酸化物の下
の領域を通して広がる。これにより、それぞれの書き込
み可能インターコネクトを選択的に書き込みすることが
可能になる。
回路でも、回路の効率的なレイアウトのためにＦＰＧＡ
の素子をできるだけコンパクトにし、またできるだけ簡
単に製造できるようにすることが重要である。Robert
U. Brozeによる、現在の譲受人に譲渡された、米国特許
第５，６３３，５１８号「ノンボラタイル・リプログラ
マブル・インターコネクト・セル・ウィズ・ＦＮトンネ
リング・アンド・プログラミング(Non-Volatile Reprog
rammalbe Interconnect Cell With FN Tunneling and P
rogramming)」は、上述の特許第５,７６４，０９６号中
に記載された書き込み可能インターコネクトの１つの非
常にコンパクトなセルに向けられたものである。それぞ
れが選択的に書き込み可能である、そのようなインター
コネクトの効率的なアレイが実現される。それぞれの書
き込み可能インターコネクトセルは、それぞれ第１及び
第２の回路ノードに接続された、第１及び第２のソース
／ドレインを有する第１のＭＯＳトランジスタ、及びゲ
ートの電荷の量に応じて第１のＭＯＳトランジスタをオ
フ又はオンにするための浮遊ゲートを持つ。セルは、第
１のＭＯＳトランジスタの浮遊ゲートに接続され、及び
トンネル酸化物層(tunneling oxide layer)、浮遊ゲー
トに容量的に結合したコントロールゲート、及び酸化物
層を通したトンネルをコントロール可能に抑制するため
の少なくとも１つのトンネルコントロールラインを通し
て書き込み／消去ラインに結合したターミナルを有する
トンネルデバイスも持つ。トンネルコントロールライン
及び書き込み／消去ラインは、トンネル酸化物層の下の
領域に接近しているが、そこから横方向に外れているＰ
Ｎ接合を形成する。逆バイアスのもとでは、接合の電荷
空乏領域は、トンネルを妨げるためトンネル酸化物の下
の領域を通して広がる。これにより、それぞれの書き込
み可能インターコネクトを選択的に書き込みすることが
可能になる。
【０００５】米国特許第５，８３８，０４０号は、改善
された、製造歩留まり、信頼性、書き込みスピード、閾
値マージン(threshold margining)及び費用を有する改
良されたＦＰＧＡセル及びアレイの構造に向けられたも
のである。セルは、共通の浮遊ゲートを有するゲートス
イッチトランジスタ及びゲートセンストランジスタを含
み、またセンストランジスタは、トランジスタのドレイ
ン及び浮遊ゲートへ及びそこからトンネル効果で移動す
るファウラ−ノルドハイム(Fowler-Nordheim,以下ＦＮ)
電子により、スイッチトランジスタを書き込み及び消去
することも可能とする。セル又はＦＰＧＡのタイル(til
e)のアレイでは、センストランジスタ及びスイッチトラ
ンジスタの閾値電圧をセンスし、及びこのようにしてス
イッチトランジスタの書き込み又は消去された状態を判
定することに使用するため、２つの列ラインが、それぞ
れの列中のセンストランジスタのソース及びドレインの
領域に個々に接続されている。
された、製造歩留まり、信頼性、書き込みスピード、閾
値マージン(threshold margining)及び費用を有する改
良されたＦＰＧＡセル及びアレイの構造に向けられたも
のである。セルは、共通の浮遊ゲートを有するゲートス
イッチトランジスタ及びゲートセンストランジスタを含
み、またセンストランジスタは、トランジスタのドレイ
ン及び浮遊ゲートへ及びそこからトンネル効果で移動す
るファウラ−ノルドハイム(Fowler-Nordheim,以下ＦＮ)
電子により、スイッチトランジスタを書き込み及び消去
することも可能とする。セル又はＦＰＧＡのタイル(til
e)のアレイでは、センストランジスタ及びスイッチトラ
ンジスタの閾値電圧をセンスし、及びこのようにしてス
イッチトランジスタの書き込み又は消去された状態を判
定することに使用するため、２つの列ラインが、それぞ
れの列中のセンストランジスタのソース及びドレインの
領域に個々に接続されている。
【０００６】
【発明が解決しようとする課題】スイッチトランジスタ
を書き込み及び消去するためにセンストランジスタを使
用することは、トランジスタのセンス機能に影響を与え
得る。センス及びスイッチトランジスタは、正確なセン
ス、密な配置、及び簡単な回路及び製造工程のために、
まったく一致したデバイスであるべきである。しかし、
書き込み及び消去機能は、浮遊ゲート及びドレイン間の
電子のトンネル移動のために、センストランジスタ中に
非対称的なドレイン接合を要求する。この非対称性は、
縮小させることは難しく、また、不均一なＦＮ書き込み
（電子のトンネル）及びトンネル酸化物への局所的なス
トレスを引き起こし得る。更にドレインは、突抜け現象
(punch through)を防止するためにより長いチャネルを
要求し、より大きいセルの高さに帰する。
を書き込み及び消去するためにセンストランジスタを使
用することは、トランジスタのセンス機能に影響を与え
得る。センス及びスイッチトランジスタは、正確なセン
ス、密な配置、及び簡単な回路及び製造工程のために、
まったく一致したデバイスであるべきである。しかし、
書き込み及び消去機能は、浮遊ゲート及びドレイン間の
電子のトンネル移動のために、センストランジスタ中に
非対称的なドレイン接合を要求する。この非対称性は、
縮小させることは難しく、また、不均一なＦＮ書き込み
（電子のトンネル）及びトンネル酸化物への局所的なス
トレスを引き起こし得る。更にドレインは、突抜け現象
(punch through)を防止するためにより長いチャネルを
要求し、より大きいセルの高さに帰する。
【０００７】他の制限が、書き込みドレイン／ポリシリ
コンゲート構造の製造により発生する。図１の断面図中
に図示したように、シリコン基板１３中のセンス／書き
込みトランジスタのコントロールゲート１０及び浮遊ゲ
ート１２は、ドレイン１４と浮遊ゲート１２との間の電
子のトンネルを促進するため、ソースのオーバーラップ
より大きく、ドレイン１４とオーバーラップしなくては
ならない。イオン注入１８は、符号２０で図示したよう
にアニーリングの間にイオン移動(migration)によりゲ
ートの下に広がるために、オーバーラップのためドレイ
ンのドーピングは均一ではない。更に、ゲートの端で曲
がったすなわちスマイリング(smiling)底面を有する不
均一なポリシリコンゲート構造は、ドレイン接合端書き
込みスピードに影響を与え、また大きいビット線のディ
スターブ(disturb)及び漏れ(leakage)の原因となる、よ
り高いビット線の電圧を要求する。
コンゲート構造の製造により発生する。図１の断面図中
に図示したように、シリコン基板１３中のセンス／書き
込みトランジスタのコントロールゲート１０及び浮遊ゲ
ート１２は、ドレイン１４と浮遊ゲート１２との間の電
子のトンネルを促進するため、ソースのオーバーラップ
より大きく、ドレイン１４とオーバーラップしなくては
ならない。イオン注入１８は、符号２０で図示したよう
にアニーリングの間にイオン移動(migration)によりゲ
ートの下に広がるために、オーバーラップのためドレイ
ンのドーピングは均一ではない。更に、ゲートの端で曲
がったすなわちスマイリング(smiling)底面を有する不
均一なポリシリコンゲート構造は、ドレイン接合端書き
込みスピードに影響を与え、また大きいビット線のディ
スターブ(disturb)及び漏れ(leakage)の原因となる、よ
り高いビット線の電圧を要求する。
【０００８】
【課題を解決するための手段】本発明によると、ＦＰＧ
Ａセルの浮遊ゲートに書き込みをするため、分離された
埋込ビット線が、スイッチトランジスタ及びセンストラ
ンジスタに並置して提供される。結果として得られるセ
ル及びアレイの構造は、改良されかつ均一なチャネルＦ
Ｎ書き込みを有しており、また、トランジスタは、まっ
たく一致したものとでき、及び同じ製造方法で製造する
ことができるため、センス及びスイッチトランジスタは
より良好に一致する。書き込みは、埋込ビット線を横切
りその上に重なるポリシリコンからもたらされ、それの
端からもたらされないため、ゲートポリシリコンスマイ
リングの影響がない。ゲートのあるダイオード(gated d
iode)が埋込ビット線上にないため、埋込ビット線の漏
れは非常に小さい。埋込注入(buried implant)は、トン
ネル酸化物の形成前に実行され、また大勾配の勾配接合
(very graded junction)を有する。結果として得られる
ＦＰＧＡのセル及びアレイは、より大きさを変え易く(s
calable)、より製造性に優れ、及びより信頼性が高い。
Ａセルの浮遊ゲートに書き込みをするため、分離された
埋込ビット線が、スイッチトランジスタ及びセンストラ
ンジスタに並置して提供される。結果として得られるセ
ル及びアレイの構造は、改良されかつ均一なチャネルＦ
Ｎ書き込みを有しており、また、トランジスタは、まっ
たく一致したものとでき、及び同じ製造方法で製造する
ことができるため、センス及びスイッチトランジスタは
より良好に一致する。書き込みは、埋込ビット線を横切
りその上に重なるポリシリコンからもたらされ、それの
端からもたらされないため、ゲートポリシリコンスマイ
リングの影響がない。ゲートのあるダイオード(gated d
iode)が埋込ビット線上にないため、埋込ビット線の漏
れは非常に小さい。埋込注入(buried implant)は、トン
ネル酸化物の形成前に実行され、また大勾配の勾配接合
(very graded junction)を有する。結果として得られる
ＦＰＧＡのセル及びアレイは、より大きさを変え易く(s
calable)、より製造性に優れ、及びより信頼性が高い。
【０００９】本発明及びそれの目的及び特徴は、図面を
共に考慮して、以下の説明及び記載された請求項から、
より簡単に明らかになる。
共に考慮して、以下の説明及び記載された請求項から、
より簡単に明らかになる。
【００１０】
【発明の実施の形態】ここで図面を参照すると、図２
Ａ、２Ｂは、それぞれ先行技術のＦＰＧＡセル、及び本
発明の１つの実施形態によるセルの断面図である。セル
の構造は、Ｐ型にドーピングされたウェル(well)中に形
成されたＮチャネルトランジスタに関して説明するが、
セルの構造は、Ｎ型にドーピングされたウェル中に形成
されたＰチャネルトランジスタとすることができること
は理解されるであろう。図２Ａの先行技術の構造は、Ｐ
−ウェル３４中に製作されたスイッチトランジスタ３０
及びセンストランジスタ３２を含んでおり、また２つの
トランジスタは、電気絶縁のため０．８４ミクロンの長
さの酸化物誘電体３６により分離されている。スイッチ
トランジスタ３０のソース／ドレイン３１は、フィール
ド酸化物３８及び酸化物分離体３６と接して形成されて
おり、またセンストランジスタ３２のソース／ドレイン
領域３３は、フィールド酸化物４０及び誘電体分離体３
６と接して形成されている。スイッチトランジスタ３０
及びセンストランジスタ３２は、共通の、浮遊ゲート４
２及びコントロールゲート４４を共有する。
Ａ、２Ｂは、それぞれ先行技術のＦＰＧＡセル、及び本
発明の１つの実施形態によるセルの断面図である。セル
の構造は、Ｐ型にドーピングされたウェル(well)中に形
成されたＮチャネルトランジスタに関して説明するが、
セルの構造は、Ｎ型にドーピングされたウェル中に形成
されたＰチャネルトランジスタとすることができること
は理解されるであろう。図２Ａの先行技術の構造は、Ｐ
−ウェル３４中に製作されたスイッチトランジスタ３０
及びセンストランジスタ３２を含んでおり、また２つの
トランジスタは、電気絶縁のため０．８４ミクロンの長
さの酸化物誘電体３６により分離されている。スイッチ
トランジスタ３０のソース／ドレイン３１は、フィール
ド酸化物３８及び酸化物分離体３６と接して形成されて
おり、またセンストランジスタ３２のソース／ドレイン
領域３３は、フィールド酸化物４０及び誘電体分離体３
６と接して形成されている。スイッチトランジスタ３０
及びセンストランジスタ３２は、共通の、浮遊ゲート４
２及びコントロールゲート４４を共有する。
【００１１】図１に関して示して説明したように、セン
ストランジスタのゲート構造４２、４４は、浮遊ゲート
４２に書き込みする際の電子のトンネルを促進するた
め、ドレイン３３にオーバーラップしなければならな
い。これにより、上述のような製造及び動作の困難が発
生する。更に、センスアンプを通して浮遊ゲートに書き
込みする際に必要な増大した電圧のため、誘電体分離体
３６は、スイッチトランジスタとセンストランジスタと
の間の電気的絶縁を提供するために十分な長さであるこ
とが要求される。
ストランジスタのゲート構造４２、４４は、浮遊ゲート
４２に書き込みする際の電子のトンネルを促進するた
め、ドレイン３３にオーバーラップしなければならな
い。これにより、上述のような製造及び動作の困難が発
生する。更に、センスアンプを通して浮遊ゲートに書き
込みする際に必要な増大した電圧のため、誘電体分離体
３６は、スイッチトランジスタとセンストランジスタと
の間の電気的絶縁を提供するために十分な長さであるこ
とが要求される。
【００１２】図２Ｂは、本発明の実施形態によるＦＰＧ
Ａセルの断面を示す。図２Ａ及び２Ｂ中の共通の素子
は、スイッチトランジスタ３０及びセンストランジスタ
３２を含み、同じ符号を有する。本発明によると、埋込
Ｎ＋ビット線５０が、スイッチトランジスタ３０及びセ
ンストランジスタ３２と並置されて（本発明では、それ
らの間に）、Ｐ型にドーピングされたウェル３４中に形
成され、ポリシリコン浮遊ゲート４２及びポリシリコン
コントロールゲート４４は埋込Ｎ＋ビット線(buried N+
bitline, ＢＮＢＬ)５０の上に広がる。ビット線５０
は、スイッチトランジスタ３０及びセンストランジスタ
３２からの埋込ビット線の電気的絶縁を提供するため、
２つの酸化物分離領域５２の間に形成される。浮遊ゲー
トの書き込みは埋込Ｎ＋ビット線からもたらされ、及び
センスアンプ３２はセルに書き込みをすることの決定を
するためだけに機能する。従って、トランジスタ３０及
び３２は、同一の、ドーパント濃度及びセル構造で、同
じ製造方法により形成することができる。
Ａセルの断面を示す。図２Ａ及び２Ｂ中の共通の素子
は、スイッチトランジスタ３０及びセンストランジスタ
３２を含み、同じ符号を有する。本発明によると、埋込
Ｎ＋ビット線５０が、スイッチトランジスタ３０及びセ
ンストランジスタ３２と並置されて（本発明では、それ
らの間に）、Ｐ型にドーピングされたウェル３４中に形
成され、ポリシリコン浮遊ゲート４２及びポリシリコン
コントロールゲート４４は埋込Ｎ＋ビット線(buried N+
bitline, ＢＮＢＬ)５０の上に広がる。ビット線５０
は、スイッチトランジスタ３０及びセンストランジスタ
３２からの埋込ビット線の電気的絶縁を提供するため、
２つの酸化物分離領域５２の間に形成される。浮遊ゲー
トの書き込みは埋込Ｎ＋ビット線からもたらされ、及び
センスアンプ３２はセルに書き込みをすることの決定を
するためだけに機能する。従って、トランジスタ３０及
び３２は、同一の、ドーパント濃度及びセル構造で、同
じ製造方法により形成することができる。
【００１３】図３は、スイッチトランジスタ３０、セン
ストランジスタ３２、及び埋込Ｎ＋ビット線５０のレイ
アウトを更に示す図２Ｂのセルの平面図である。ポリシ
リコン１の浮遊ゲート４２は、セルの長さに広がるが、
それに限定されるのに対して、セルフアラインの(self-
aligned)ポリシリコン２コントロールゲート４４は、付
近のセル構造に広がる。コンタクト３１’が、回路ノー
ドにコンタクトするために、スイッチトランジスタ３０
のソース／ドレイン領域３１に提供され、コンタクト３
３’、３３’’が、スイッチトランジスタ３２のソース
及びドレイン領域３３に作られ、及びコンタクト５０’
が、埋込ビット線５０に作られる。
ストランジスタ３２、及び埋込Ｎ＋ビット線５０のレイ
アウトを更に示す図２Ｂのセルの平面図である。ポリシ
リコン１の浮遊ゲート４２は、セルの長さに広がるが、
それに限定されるのに対して、セルフアラインの(self-
aligned)ポリシリコン２コントロールゲート４４は、付
近のセル構造に広がる。コンタクト３１’が、回路ノー
ドにコンタクトするために、スイッチトランジスタ３０
のソース／ドレイン領域３１に提供され、コンタクト３
３’、３３’’が、スイッチトランジスタ３２のソース
及びドレイン領域３３に作られ、及びコンタクト５０’
が、埋込ビット線５０に作られる。
【００１４】図４は、図３で示したセル構造のアレイの
平面図であり、また同様の素子は、同じ符号を有する。
ポリシリコンコントロールゲート４４が全てのセルを横
切って横方向に広がるよう、セルは横方向に配置され
る。ビット線５０は、１つの列のそれぞれのセル中で、
スイッチトランジスタ３０及びセンストランジスタ３２
の間で垂直に広がる。接地ライン６０は、垂直に広が
り、積み重ねられた近傍のセンストランジスタ中のセン
ストランジスタのソース領域へのコンタクト３３’に取
り付けられる。センスライン６２が、接地ライン６０と
平行に広がり、近傍の積み重ねられたセル中のセンスト
ランジスタのドレイン領域に取り付けられる。接地及び
センスラインは、セル構造の上に重なりかつそこから絶
縁された金属ラインである。この実施形態では、近傍の
列中のソースは、共有の接地されたソースラインを有す
る。
平面図であり、また同様の素子は、同じ符号を有する。
ポリシリコンコントロールゲート４４が全てのセルを横
切って横方向に広がるよう、セルは横方向に配置され
る。ビット線５０は、１つの列のそれぞれのセル中で、
スイッチトランジスタ３０及びセンストランジスタ３２
の間で垂直に広がる。接地ライン６０は、垂直に広が
り、積み重ねられた近傍のセンストランジスタ中のセン
ストランジスタのソース領域へのコンタクト３３’に取
り付けられる。センスライン６２が、接地ライン６０と
平行に広がり、近傍の積み重ねられたセル中のセンスト
ランジスタのドレイン領域に取り付けられる。接地及び
センスラインは、セル構造の上に重なりかつそこから絶
縁された金属ラインである。この実施形態では、近傍の
列中のソースは、共有の接地されたソースラインを有す
る。
【００１５】図５は、図４のアレイの電気的概略図であ
り、それぞれ非選択行（unselectedRows,ｕＲ）に対す
る、及び選択行（selected Rows,ｓＲ）に対する、消去
／書き込み／読み出し（Ｅｒ／Ｐｒｇ／Ｒｄ）のための
それぞれのコントロールゲート電圧を示す。電圧は、
０．２５ミクロンのゲート幅、２．５ボルトのＶｃｃ及
びｖtp＝［−２ボルト、＋２ボルト］を有するセル構造
に対するものである。
り、それぞれ非選択行（unselectedRows,ｕＲ）に対す
る、及び選択行（selected Rows,ｓＲ）に対する、消去
／書き込み／読み出し（Ｅｒ／Ｐｒｇ／Ｒｄ）のための
それぞれのコントロールゲート電圧を示す。電圧は、
０．２５ミクロンのゲート幅、２．５ボルトのＶｃｃ及
びｖtp＝［−２ボルト、＋２ボルト］を有するセル構造
に対するものである。
【００１６】浮遊ゲートに電子を注入することによりセ
ルを消去するためには、選択ビット線（ｓＢ）及び選択
列（ｓＣ）を接地している間に、コントロールゲートは
１８ボルトに上げられる。非選択ビット線（ｕＢ）及び
非選択列（ｕＣ）も接地される。
ルを消去するためには、選択ビット線（ｓＢ）及び選択
列（ｓＣ）を接地している間に、コントロールゲートは
１８ボルトに上げられる。非選択ビット線（ｕＢ）及び
非選択列（ｕＣ）も接地される。
【００１７】電子が浮遊ゲートから除去される書き込み
動作のためには、全ての他のコントロールゲート（ｕ
Ｒ）が、接地されるか又はビット線ディスターブを防止
するために正の電圧（例えば０から＋５ボルト）に上げ
られている間に、−１１ボルトが選択行（ｓＲ）に対す
るコントロールゲートにかけられる。その行に対する書
き込みをされるビット線（ｓＢ）は、選択列（ｓＢ）が
接地されている間に＋５ボルトに上げられ、それにより
電子は浮遊ゲートからビット線に流れる。すべての他
の、ビット線（ｕＢ）、列ライン（ｕＣ）、及び行（ｕ
Ｒ）は接地される。
動作のためには、全ての他のコントロールゲート（ｕ
Ｒ）が、接地されるか又はビット線ディスターブを防止
するために正の電圧（例えば０から＋５ボルト）に上げ
られている間に、−１１ボルトが選択行（ｓＲ）に対す
るコントロールゲートにかけられる。その行に対する書
き込みをされるビット線（ｓＢ）は、選択列（ｓＢ）が
接地されている間に＋５ボルトに上げられ、それにより
電子は浮遊ゲートからビット線に流れる。すべての他
の、ビット線（ｕＢ）、列ライン（ｕＣ）、及び行（ｕ
Ｒ）は接地される。
【００１８】読み出し動作中に、センスされる行（ｓ
Ｒ）に対するコントロールゲートは、全ての他のコント
ロールゲート（ｕＲ）が−５ボルトにバイアスされてい
る間に、＋２ボルトにバイアスされる。選択列に対する
ドレインが＋１ボルトにバイアスされている間に、全て
のビット線は接地され、セルの非選択列に対するドレイ
ンラインは接地される。このように、センストランジス
タのソース及びドレインにかかる１ボルトの電圧バイア
ス、及び＋２ボルトのコントロールゲート電圧の状態
で、電流は消去されたセルを通して流れない一方、電流
は書き込みをされたセルを通して流れる。
Ｒ）に対するコントロールゲートは、全ての他のコント
ロールゲート（ｕＲ）が−５ボルトにバイアスされてい
る間に、＋２ボルトにバイアスされる。選択列に対する
ドレインが＋１ボルトにバイアスされている間に、全て
のビット線は接地され、セルの非選択列に対するドレイ
ンラインは接地される。このように、センストランジス
タのソース及びドレインにかかる１ボルトの電圧バイア
ス、及び＋２ボルトのコントロールゲート電圧の状態
で、電流は消去されたセルを通して流れない一方、電流
は書き込みをされたセルを通して流れる。
【００１９】図６Ａ及び６Ｂは、Ｎ＋ビット線の１つの
実施形態のチャネルにおける、Ｎ＋ビット線の表面に沿
った、及び深さに対する、ドーピングのプロフィールを
それぞれ示す。ソース／ドレイン領域に対する１×１０
20.5（１ ｅ ２０．５）から、ビット線に対する１×
１０19.5（１ ｅ １９．５）に変化する、横方向の表
面に沿ったドーピングのプロフィールである。図６Ｂで
は、ドーパントのプロフィールは、約−３５ミクロンの
深さでは平方ｃｍあたり１×１０16（１ ｅ１６）原子
より下に減少する、表面で立方ｃｍあたり５×１０
19（５ ｅ １９）原子の大部分均一なドーピングを示
す。
実施形態のチャネルにおける、Ｎ＋ビット線の表面に沿
った、及び深さに対する、ドーピングのプロフィールを
それぞれ示す。ソース／ドレイン領域に対する１×１０
20.5（１ ｅ ２０．５）から、ビット線に対する１×
１０19.5（１ ｅ １９．５）に変化する、横方向の表
面に沿ったドーピングのプロフィールである。図６Ｂで
は、ドーパントのプロフィールは、約−３５ミクロンの
深さでは平方ｃｍあたり１×１０16（１ ｅ１６）原子
より下に減少する、表面で立方ｃｍあたり５×１０
19（５ ｅ １９）原子の大部分均一なドーピングを示
す。
【００２０】図７Ａ及び７Ｂは、それぞれ、書き込み中
の、深さに対するビット線のポテンシャル、及び横方向
の距離に対するゲート電流を示す。一定時間を超えて表
面ポテンシャルを上昇させるＦＮトンネルの間の表面の
空乏(depletion)は、図７Ａに示される。ポテンシャル
は、−０．００５ミクロンの深さで５．５ボルトに増大
する。図７Ｂは、浮遊ゲートとビット線との間の電流の
トンネルを高める、埋込Ｎ＋ビット線を横切って達成さ
れる均一なゲート電流を示す。
の、深さに対するビット線のポテンシャル、及び横方向
の距離に対するゲート電流を示す。一定時間を超えて表
面ポテンシャルを上昇させるＦＮトンネルの間の表面の
空乏(depletion)は、図７Ａに示される。ポテンシャル
は、−０．００５ミクロンの深さで５．５ボルトに増大
する。図７Ｂは、浮遊ゲートとビット線との間の電流の
トンネルを高める、埋込Ｎ＋ビット線を横切って達成さ
れる均一なゲート電流を示す。
【００２１】図８Ａ、８Ｂ、及び８Ｃは、本発明の他の
実施形態による、セルの平面図、アレイの平面図、及び
概略図である。図２及び３における及び図８における同
様の素子は、同じ符号を有する。この実施形態では、近
傍の列は共有ソースラインを有し、セルは左右対称なレ
イアウトを持たない。埋込Ｎ＋ビット線５０は、それぞ
れのセルの端にあり、図２及び３に示すようにスイッチ
トランジスタ３０及びセンストランジスタ３２との間に
はない。また、浮遊ゲート及びコントロールゲートはポ
リシリコンであり、ドレインラインは金属である。この
実施形態の特徴は、スイッチトランジスタ及びセンスト
ランジスタの間の必要な間隔は、それらの間にＶｃｃよ
り高い電圧がないからため、最小であることが含まれ
る。また、もしＣｓ及びＣｄラインが、埋込Ｎ＋ビット
線が選択されたときに、Ｖｃｃ又はそれより低い電圧で
バイアスされるなら、センストランジスタと埋込Ｎ＋ビ
ット線との間に必要な間隔は最小である。
実施形態による、セルの平面図、アレイの平面図、及び
概略図である。図２及び３における及び図８における同
様の素子は、同じ符号を有する。この実施形態では、近
傍の列は共有ソースラインを有し、セルは左右対称なレ
イアウトを持たない。埋込Ｎ＋ビット線５０は、それぞ
れのセルの端にあり、図２及び３に示すようにスイッチ
トランジスタ３０及びセンストランジスタ３２との間に
はない。また、浮遊ゲート及びコントロールゲートはポ
リシリコンであり、ドレインラインは金属である。この
実施形態の特徴は、スイッチトランジスタ及びセンスト
ランジスタの間の必要な間隔は、それらの間にＶｃｃよ
り高い電圧がないからため、最小であることが含まれ
る。また、もしＣｓ及びＣｄラインが、埋込Ｎ＋ビット
線が選択されたときに、Ｖｃｃ又はそれより低い電圧で
バイアスされるなら、センストランジスタと埋込Ｎ＋ビ
ット線との間に必要な間隔は最小である。
【００２２】図９Ａ、９Ｂ、及び９Ｃは、埋込ビット線
すなわち埋込Ｎ＋ビット線５０がセルの同じ列中のセン
ストランジスタのソースに接続されている本発明の他の
実施形態による、セルの平面図、アレイの平面図、及び
概略図である。また、同様の素子は同じ符号を有し、ス
イッチトランジスタ３０とセンストランジスタ３２との
間に配置されたビット線５０を有する。この実施形態の
主要な利点は、単一の列ライン６２及びビット線５０
を、書き込み及びセンスのために使用することである。
更に、均一なＦＮトンネルが書き込みのために提供され
る。しかし、ソース側への追加のマトリックス注入(mat
rix implant)が、バンド間での漏れ(bandto band leaka
ge)を減少させるために必要であろう。
すなわち埋込Ｎ＋ビット線５０がセルの同じ列中のセン
ストランジスタのソースに接続されている本発明の他の
実施形態による、セルの平面図、アレイの平面図、及び
概略図である。また、同様の素子は同じ符号を有し、ス
イッチトランジスタ３０とセンストランジスタ３２との
間に配置されたビット線５０を有する。この実施形態の
主要な利点は、単一の列ライン６２及びビット線５０
を、書き込み及びセンスのために使用することである。
更に、均一なＦＮトンネルが書き込みのために提供され
る。しかし、ソース側への追加のマトリックス注入(mat
rix implant)が、バンド間での漏れ(bandto band leaka
ge)を減少させるために必要であろう。
【００２３】
【発明の効果】説明したＦＰＧＡのセル及びアレイは、
少数のマスクにより従来のＥＥＰＲＯＭ−ＣＭＯＳの工
程を使用して簡単に製造される。書き込みのための埋込
Ｎ＋ビット線を提供することにより、センストランジス
タ及びスイッチトランジスタは、同一の、構造及びドー
パントのプロフィールを保証する同じ製造工程の間に製
造することができる。従って、センストランジスタは、
書き込み又は消去されたスイッチトランジスタの状態を
より正確に反映する。埋込ビット線は、均一なチャネル
ＦＮ書き込みを提供し、また製造工程は、より大きさを
変え易く、より製造性に優れ、及びより信頼性が高い不
揮発性ＦＰＧＡセルを提供する。
少数のマスクにより従来のＥＥＰＲＯＭ−ＣＭＯＳの工
程を使用して簡単に製造される。書き込みのための埋込
Ｎ＋ビット線を提供することにより、センストランジス
タ及びスイッチトランジスタは、同一の、構造及びドー
パントのプロフィールを保証する同じ製造工程の間に製
造することができる。従って、センストランジスタは、
書き込み又は消去されたスイッチトランジスタの状態を
より正確に反映する。埋込ビット線は、均一なチャネル
ＦＮ書き込みを提供し、また製造工程は、より大きさを
変え易く、より製造性に優れ、及びより信頼性が高い不
揮発性ＦＰＧＡセルを提供する。
【００２４】本発明は、特定の実施形態に関して説明し
てきたが、その説明は、本発明の例証であり、また本発
明を制限するように解釈されない。請求項によって定義
された本発明の真の精神及び範囲から逸脱することな
く、種々の改変及び用途を当業者は思いつくであろう。
てきたが、その説明は、本発明の例証であり、また本発
明を制限するように解釈されない。請求項によって定義
された本発明の真の精神及び範囲から逸脱することな
く、種々の改変及び用途を当業者は思いつくであろう。
【図１】 先行技術によるセンス／書き込みトランジス
タの構造を示す断面図である。
タの構造を示す断面図である。
【図２Ａ】 先行技術のＦＰＧＡセル構造の断面図であ
る。
る。
【図２Ｂ】 本発明の１つの実施形態に従ったＦＰＧＡ
セル構造の断面図である。
セル構造の断面図である。
【図３】 図２Ｂのセル構造の平面図である。
【図４】 図３に示したセルのアレイの平面図である。
【図５】 図４のセルのアレイの電気的概略図である。
【図６Ａ】 表面に沿った横方向の、埋込ビット線中の
ドーピングのプロフィールを示すグラフである。
ドーピングのプロフィールを示すグラフである。
【図６Ｂ】 チャネル中の深さに沿った、埋込ビット線
中のドーピングのプロフィールを示すグラフである。
中のドーピングのプロフィールを示すグラフである。
【図７Ａ】 埋込ビット線の深さに対する電圧ポテンシ
ャルを示すグラフである。
ャルを示すグラフである。
【図７Ｂ】 埋込ビット線の横方向の距離に対するゲー
トトンネル電流を示すグラフである。
トトンネル電流を示すグラフである。
【図８Ａ】 本発明の他の実施形態のセルの平面図であ
る。
る。
【図８Ｂ】 本発明の他の実施形態のアレイの平面図で
ある。
ある。
【図８Ｃ】 本発明の他の実施形態の概略図である。
【図９Ａ】 本発明の更に他の実施形態のセルの平面図
である。
である。
【図９Ｂ】 本発明の更に他の実施形態のアレイの平面
図である。
図である。
【図９Ｃ】 本発明の更に他の実施形態の概略図であ
る。
る。
１０ コントロールゲート １２ 浮遊ゲート １３ シリコン基板 １４ ドレイン １６ ソース １８ イオン注入 ２０ イオン移動 ３０ スイッチトランジスタ ３１ ソース／ドレイン ３１’ コンタクト ３２ センストランジスタ ３３ ソース／ドレイン ３３’ コンタクト ３３’’ コンタクト ３４ Ｐ−ウェル ３６ 酸化物誘電体 ３８ フィールド酸化物 ４０ フィールド酸化物 ４２ ポリシリコン浮遊ゲート ４４ ポリシリコンコントロールゲート ５０ 埋込Ｎ＋ビット線 ５０’ コンタクト ５２ 酸化物分離領域 ６０ 接地ライン ６２ センスライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ４３４ 21/8234 27/088 27/115 Ｈ０３Ｋ 19/177 (72)発明者 ロバート エム ソルター ザ サード アメリカ合衆国 カリフォルニア州 95070 サラトガ ビューモント アベニ ュー 13630 (72)発明者 フォルカー ヘクト アメリカ合衆国 カリフォルニア州 94026 ロス アルトス サンシャイン コート 738 (72)発明者 キュン ヨーン ハン アメリカ合衆国 カリフォルニア州 95014 クーパーティノ コルビー アベ ニュー 10408 (72)発明者 ロバート ユー ブローズ アメリカ合衆国 カリフォルニア州 95060 サンタ クルーズ ナーナ コー ト 126 (72)発明者 ヴィクトル レヴチェンコ アメリカ合衆国 カリフォルニア州 94121 サン フランシスコ サーティナ インス アベニュー 519
Claims (29)
- 【請求項１】 集積回路中の回路ノードを選択的に接続
するための書き込み可能インターコネクトセルにおい
て、 ａ）主要な表面を有する半導体ボディと、 ｂ）前記主要な表面に接する、前記半導体ボディ中に形
成された電界効果スイッチトランジスタであって、第１
及び第２の回路ノードに接続された第１及び第２のソー
ス／ドレイン、電荷を蓄積するための浮遊ゲート、及び
前記浮遊ゲート上の電荷に応答して前記第１の電界効果
トランジスタをオン及びオフに切り替えるためのコント
ロールゲートを有する電界効果スイッチトランジスタ
と、 ｃ）前記主要な表面に接し、前記スイッチトランジスタ
から間隔を空けて配置された、前記半導体ボディ中に形
成された電界効果センストランジスタであって、第１及
び第２のソース／ドレイン、電荷を蓄積するための浮遊
ゲート、及び前記浮遊ゲート上の電荷に応答して前記セ
ンストランジスタをオン及びオフに切り替えるためのコ
ントロールゲートを有する電界効果センストランジスタ
と、 ｄ）前記主要な表面に接し、前記スイッチトランジスタ
及び前記センストランジスタと並置された、前記半導体
ボディ中に形成された埋込ビット線と、 前記ビット線の上に重なりかつそこからトンネル酸化物
により分離された浮遊ゲートと、 前記浮遊ゲートの上に重なるコントロールゲートとを有
し、 前記スイッチトランジスタ、前記センストランジスタ、
及び前記埋込ビット線の前記浮遊ゲートは相互接続さ
れ、 前記スイッチトランジスタ、前記センストランジスタ、
及び前記ビット線の前記コントロールゲートは相互接続
されていることを特徴とする書き込み可能インターコネ
クトセル。 - 【請求項２】 前記浮遊ゲートは第１のポリシリコンラ
インを含むことを特徴とする請求項１に記載の書き込み
可能インターコネクトセル。 - 【請求項３】 前記コントロールゲートは第２のポリシ
リコンラインを含むことを特徴とする請求項２に記載の
書き込み可能インターコネクトセル。 - 【請求項４】 前記センストランジスタを通じた電流を
センスするため前記センストランジスタの前記第１及び
第２のソース／ドレインに接続された、第１の伝導性ラ
イン及び第２の伝導性ラインを更に含む請求項３に記載
の書き込み可能インターコネクトセル。 - 【請求項５】 前記第１及び第２の伝導性ラインは、前
記第１のポリシリコンライン及び前記第２のポリシリコ
ンラインに直角に広がる金属ラインを含むことを特徴と
する請求項４に記載の書き込み可能インターコネクトセ
ル。 - 【請求項６】 前記第１のポリシリコンラインは、前記
第１の電界効果トランジスタ、前記埋込ビット線、及び
前記第２の電界効果トランジスタに限定されることを特
徴とする請求項５に記載の書き込み可能インターコネク
トセル。 - 【請求項７】 前記第１のポリシリコンライン及び前記
第２のポリシリコンラインはセルフアライン型であるこ
とを特徴とする請求項６に記載の書き込み可能インター
コネクトセル。 - 【請求項８】 前記埋込ビット線は、前記スイッチトラ
ンジスタと前記センストランジスタとの間にあることを
特徴とする請求項４に記載の書き込み可能インターコネ
クトセル。 - 【請求項９】 前記埋込ビット線は、前記セルの一端に
あり、前記センストランジスタは前記スイッチトランジ
スタと前記埋込ビット線との間にあることを特徴とする
請求項４に記載の書き込み可能インターコネクトセル。 - 【請求項１０】 前記埋込ビット線は、前記センストラ
ンジスタの１つのソース／ドレインに接続されているこ
とを特徴とする請求項２に記載の書き込み可能インター
コネクトセル。 - 【請求項１１】 集積回路中の回路ノードを選択的に接
続するための、半導体ボディ中の書き込み可能インター
コネクトセルのアレイにおいて、 行及び列中に配列され、それぞれが回路ノードを接続又
は切断するために書き込み可能である複数のインターコ
ネクトセルを有し、 それぞれのセルは、第１の列中の他のセルの第１の電界
効果トランジスタとアラインした第１の電界効果スイッ
チトランジスタ、第２の列中の他のセルの第２の電界効
果トランジスタとアラインした第２の電界効果センスト
ランジスタ、及び前記第１の電界効果トランジスタ及び
前記第２の電界効果トランジスタと並置されかつ第３の
列中の埋込ビット線とアラインした埋込ビット線とを有
し、それぞれのセルは同じ行中の他のセルとアラインし
ており、 それぞれのセルは、前記第１の電界効果トランジスタの
ソース／ドレインの間でかつそれから間隔を空けて広が
り、前記第２の電界効果トランジスタのソース／ドレイ
ンの間でかつそれから間隔を空けて広がり、前記埋込ビ
ット線の上に広がり、及び共通浮遊ゲートとして機能す
る第１のポリシリコンライン、及び前記第１のポリシリ
コンラインの上に重なり、共通コントロールゲートとし
て機能し、及び１つの行中の他のセルに広がる第２のポ
リシリコンラインを有しており、それによりセルの書き
込みは前記埋込ビット線を通じてもたらされ、ノードの
伝導及び非伝導の状態をセンスすることは前記第２の電
界効果トランジスタを通じていることを特徴とする書き
込み可能インターコネクトセルのアレイ。 - 【請求項１２】 前記第２の電界効果トランジスタのソ
ース／ドレインと接触し、列中の他のセルに広がる第１
及び第２の金属ラインを更に含む請求項１１に記載のア
レイ。 - 【請求項１３】 それぞれのセル中の前記埋込ビット線
は、前記スイッチトランジスタと前記センストランジス
タとの間にあることを特徴とする請求項１２に記載のア
レイ。 - 【請求項１４】 それぞれのセル中の前記センストラン
ジスタは、前記スイッチトランジスタと前記埋込ビット
線との間にあることを特徴とする請求項１２に記載のア
レイ。 - 【請求項１５】 前記埋込ビット線は、それぞれのセル
中の前記センストランジスタのソース／ドレインに接続
されることを特徴とする請求項１１に記載のアレイ。 - 【請求項１６】 集積回路中の回路ノードを選択的に接
続するための、半導体ボディ中の書き込み可能インター
コネクトセルのアレイにおいて、 行及び列中に配列され、それぞれが回路ノードを接続及
び切断するために書き込み可能である複数のインターコ
ネクトセルを有し、それぞれのセルは、 ａ）主要な表面に接する前記半導体ボディ中に形成され
た電界効果スイッチトランジスタであって、第１及び第
２の回路ノードに接続された第１及び第２のソース／ド
レイン、電荷を蓄積するための浮遊ゲート、及び前記浮
遊ゲート上の電荷に応答して前記第１の電界効果トラン
ジスタをオン及びオフに切り替えるためのコントロール
ゲートを有する電界効果スイッチトランジスタと、 ｂ）前記主要な表面に接し、前記スイッチトランジスタ
から間隔を空けて配置された、前記半導体ボディ中に形
成された電界効果センストランジスタであって、第１及
び第２のソース／ドレイン、電荷を蓄積するための浮遊
ゲート、及び前記浮遊ゲート上の電荷に応答して前記セ
ンストランジスタをオン及びオフに切り替えるためのコ
ントロールゲートを有する電界効果センストランジスタ
と、 ｃ）前記主要な表面に接し、前記スイッチトランジスタ
及び前記センストランジスタと並置された、前記半導体
ボディ中に形成された埋込ビット線と、 前記ビット線の上に重なりかつそこからトンネル酸化物
により分離された浮遊ゲートと、 前記浮遊ゲートの上に重なるコントロールゲートとを有
し、 前記スイッチトランジスタ、前記センストランジスタ、
及び前記埋込ビット線の前記浮遊ゲートは相互接続さ
れ、 前記スイッチトランジスタ、前記センストランジスタ、
及び前記ビット線の前記コントロールゲートは相互接続
されていることを特徴とする書き込み可能インターコネ
クトセルのアレイ。 - 【請求項１７】 前記浮遊ゲートは第１のポリシリコン
ラインを含むことを特徴とする請求項１６に記載のアレ
イ。 - 【請求項１８】 前記コントロールゲートは第２のポリ
シリコンラインを含むことを特徴とする請求項１７に記
載のアレイ。 - 【請求項１９】 前記センストランジスタを通じた電流
をセンスするため前記センストランジスタの前記第１及
び第２のソース／ドレインに接続された、第１の伝導性
ライン及び第２の伝導性ラインを更に含む請求項１８に
記載のアレイ。 - 【請求項２０】 前記第１及び第２の伝導性ラインは、
前記第１のポリシリコンライン及び前記第２のポリシリ
コンラインに直角に広がる金属ラインを含むことを特徴
とする請求項１９に記載のアレイ。 - 【請求項２１】 前記第１のポリシリコンラインは、前
記第１の電界効果トランジスタ、前記埋込ビット線、及
び前記第２の電界効果トランジスタに限定されることを
特徴とする請求項２０に記載のアレイ。 - 【請求項２２】 前記第１のポリシリコンライン及び前
記第２のポリシリコンラインはセルフアライン型である
ことを特徴とする請求項２１に記載のアレイ。 - 【請求項２３】 前記スイッチトランジスタは他のセル
中のスイッチトランジスタと第１の列中でアラインし、
前記センストランジスタは他のセル中のセンストランジ
スタと第２の列中でアラインし、及び前記埋込ビット線
は他の列中の埋込ビット線と第３の列中でアラインして
いることを特徴とする請求項２２に記載のアレイ。 - 【請求項２４】 それぞれのセルは他のセルと１つの行
中でアラインしていることを特徴とする請求項２３に記
載のアレイ。 - 【請求項２５】 それぞれのセル中の前記埋込ビット線
は前記スイッチトランジスタと前記センストランジスタ
との間にあることを特徴とする請求項２４に記載のアレ
イ。 - 【請求項２６】 それぞれのセル中の前記センストラン
ジスタは前記スイッチトランジスタと前記埋込ビット線
との間にあることを特徴とする請求項２４に記載のアレ
イ。 - 【請求項２７】 それぞれのセル中の前記埋込ビット線
は前記センストランジスタのソース／ドレインに接続さ
れていることを特徴とする請求項１８に記載のアレイ。 - 【請求項２８】 前記スイッチトランジスタは他のセル
中のスイッチトランジスタと第１の列中でアラインし、
前記センストランジスタは他のセル中のセンストランジ
スタと第２の列中でアラインし、及び前記埋込ビット線
は他の列中の埋込ビット線と第３の列中でアラインして
いることを特徴とする請求項１６に記載のアレイ。 - 【請求項２９】 それぞれのセルは他のセルと１つの行
中でアラインしていることを特徴とする請求項２８に記
載のアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/205876 | 1998-12-04 | ||
| US09/205,876 US6072720A (en) | 1998-12-04 | 1998-12-04 | Nonvolatile reprogrammable interconnect cell with programmable buried bitline |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200843A true JP2000200843A (ja) | 2000-07-18 |
Family
ID=22764017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11343356A Pending JP2000200843A (ja) | 1998-12-04 | 1999-12-02 | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072720A (ja) |
| JP (1) | JP2000200843A (ja) |
| DE (1) | DE19958144B4 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067885A (ja) * | 1999-05-14 | 2001-03-16 | Gatefield Corp | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 |
| WO2010109963A1 (ja) * | 2009-03-26 | 2010-09-30 | 株式会社 東芝 | 不揮発性プログラマブルロジックスイッチ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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