JPH07312394A - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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- JPH07312394A JPH07312394A JP6101436A JP10143694A JPH07312394A JP H07312394 A JPH07312394 A JP H07312394A JP 6101436 A JP6101436 A JP 6101436A JP 10143694 A JP10143694 A JP 10143694A JP H07312394 A JPH07312394 A JP H07312394A
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- Japan
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- gate
- film
- rewriting
- control gate
- oxide film
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Abstract
(57)【要約】
【目的】 低電圧での書き換えが可能となる不揮発性メ
モリを提供する。 【構成】 シリコン基板１１上にトンネル酸化膜１２、
浮遊ゲート１３、シリコン酸化膜１４を形成し、シリコ
ン酸化膜１４上に、第１コントロールゲート１５Ａと第
２コントロールゲート１５Ｂとを独立して形成する。こ
のような構造としたことにより、書き換え時の高電圧印
加電極が二つに分散される。このため、書き換え時と読
み出し時のカップリングレシオを変化させることによ
り、読み出し時のしきい値シフト△Ｖthを見掛け上大き
くし、低い印加電圧にる、充分早い時間内でも読み出し
に充分必要な△Ｖthを得ることができる。
モリを提供する。 【構成】 シリコン基板１１上にトンネル酸化膜１２、
浮遊ゲート１３、シリコン酸化膜１４を形成し、シリコ
ン酸化膜１４上に、第１コントロールゲート１５Ａと第
２コントロールゲート１５Ｂとを独立して形成する。こ
のような構造としたことにより、書き換え時の高電圧印
加電極が二つに分散される。このため、書き換え時と読
み出し時のカップリングレシオを変化させることによ
り、読み出し時のしきい値シフト△Ｖthを見掛け上大き
くし、低い印加電圧にる、充分早い時間内でも読み出し
に充分必要な△Ｖthを得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ及び
その製造方法に関し、さらに詳しくは、フラッシュＥＥ
ＰＲＯＭ（一括消去型電気的消去及び書き込み可能な読
み出し専用メモリ）あるいはＥＥＰＲＯＭの構造とその
製造方法に関する。
その製造方法に関し、さらに詳しくは、フラッシュＥＥ
ＰＲＯＭ（一括消去型電気的消去及び書き込み可能な読
み出し専用メモリ）あるいはＥＥＰＲＯＭの構造とその
製造方法に関する。
【０００２】
【従来の技術】従来、この種の不揮発性メモリとして
は、例えば図６に概略を示すようなフラッシュＥＥＰＲ
ＯＭが知られている。このメモリは、シリコン基板１の
表面にトンネル酸化膜２が形成され、その上に、浮遊ゲ
ート３、シリコン酸化膜４、コントロールゲート５が形
成されると共に、イオン注入によりシリコン基板１にソ
ース拡散層１Ａ，ドレイン拡散層１Ｂが形成されてい
る。浮遊ゲート３への電子注入、引き抜き（書き換え）
を行う方式として、Ｆ／Ｎ（Fowler/Nordheim）トンネ
リングを用いることによりデータの書き込み消去を行う
ため、この方式はＦ／Ｎ方式と称されている。
は、例えば図６に概略を示すようなフラッシュＥＥＰＲ
ＯＭが知られている。このメモリは、シリコン基板１の
表面にトンネル酸化膜２が形成され、その上に、浮遊ゲ
ート３、シリコン酸化膜４、コントロールゲート５が形
成されると共に、イオン注入によりシリコン基板１にソ
ース拡散層１Ａ，ドレイン拡散層１Ｂが形成されてい
る。浮遊ゲート３への電子注入、引き抜き（書き換え）
を行う方式として、Ｆ／Ｎ（Fowler/Nordheim）トンネ
リングを用いることによりデータの書き込み消去を行う
ため、この方式はＦ／Ｎ方式と称されている。
【０００３】このメモリの書き換えの様子を図６に示す
メモリセルを用いて説明すると、浮遊ゲート３へ電子を
注入するはコントロールゲート５にＶpp（通常〜２０
Ｖ）を印加し、またソース，ドレイン拡散層１Ａ，１Ｂ
はグランドに接地する。このときトンネル酸化膜２に
（Ｖpp−Ｑ／Ｃcf）×Ｃcf／ＣTの電圧が加わり、これ
によりＦ／Ｎ電流が流れて注入が行われる。ここで、Ｑ
は浮遊ゲート３に蓄積されている電荷量、図７に示す各
容量を用いて、ＣT＝Ｃcf＋Ｃsf＋Ｃbf＋Ｃdfとなる。
また、Ｃcf／ＣTは、カップリングレシオと呼ばれてい
る。一方、電子引き抜きの場合は、注入とは逆にコント
ロールゲート５を−Ｖppとなし、ソース，ドレイン拡散
層１Ａ，１Ｂ及びシリコン基板１を接地することで行わ
れる。
メモリセルを用いて説明すると、浮遊ゲート３へ電子を
注入するはコントロールゲート５にＶpp（通常〜２０
Ｖ）を印加し、またソース，ドレイン拡散層１Ａ，１Ｂ
はグランドに接地する。このときトンネル酸化膜２に
（Ｖpp−Ｑ／Ｃcf）×Ｃcf／ＣTの電圧が加わり、これ
によりＦ／Ｎ電流が流れて注入が行われる。ここで、Ｑ
は浮遊ゲート３に蓄積されている電荷量、図７に示す各
容量を用いて、ＣT＝Ｃcf＋Ｃsf＋Ｃbf＋Ｃdfとなる。
また、Ｃcf／ＣTは、カップリングレシオと呼ばれてい
る。一方、電子引き抜きの場合は、注入とは逆にコント
ロールゲート５を−Ｖppとなし、ソース，ドレイン拡散
層１Ａ，１Ｂ及びシリコン基板１を接地することで行わ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな方式では、大きな電流駆動を必要としないために、
Ｖppは内部昇圧で充分まかなえるという利点はあるもの
の、〜２０Ｖと比較的高い電圧を取り扱う必要があるた
め、周辺回路に大きな負担をかけるという問題があっ
た。この問題の一つの解決策としては、カップリングレ
シオＣcf／ＣTを大きくする方法があるが、これは従来
構造では、Ｃcfを大きくすることを意味し、このこと
は、同じＱに対して読み出し時のしきい値シフト△Ｖth
＝Ｑ／Ｃcfを小さくすることを意味し、本質的な改善策
とはなっていないものであった。
うな方式では、大きな電流駆動を必要としないために、
Ｖppは内部昇圧で充分まかなえるという利点はあるもの
の、〜２０Ｖと比較的高い電圧を取り扱う必要があるた
め、周辺回路に大きな負担をかけるという問題があっ
た。この問題の一つの解決策としては、カップリングレ
シオＣcf／ＣTを大きくする方法があるが、これは従来
構造では、Ｃcfを大きくすることを意味し、このこと
は、同じＱに対して読み出し時のしきい値シフト△Ｖth
＝Ｑ／Ｃcfを小さくすることを意味し、本質的な改善策
とはなっていないものであった。
【０００５】本発明が解決しようとする課題は、低電圧
での書き換えが可能な不揮発性メモリを得るには、どの
ような手段を講じればよいかという点にある。
での書き換えが可能な不揮発性メモリを得るには、どの
ような手段を講じればよいかという点にある。
【０００６】
【課題を解決するための手段】そこで、この発明は、半
導体基体上に第１ゲート絶縁膜を介して浮遊ゲートが形
成され、その上に第２ゲート絶縁膜を介してコントロー
ルゲートが形成され、該コントロールゲートに高電圧を
印加して書き換えを行う不揮発性メモリにおいて、書き
換えを行うための高電圧印加電極がコントロールゲート
を含めて二つ以上設けられ、該電極の一つが読み出し時
にＶcc電圧が印加されることを、その解決手段としてい
る。また、その書き換えを行うための高電圧印加電極
は、浮遊ゲート上に第２ゲート絶縁膜を介して形成され
た、互いに独立した二つのコントロールゲートであるこ
とを特徴としている。さらに、高電圧印加電極の一つ
は、浮遊ゲートと容量結合する、半導体基体中に形成さ
れた不純物拡散層であることを特徴としている。
導体基体上に第１ゲート絶縁膜を介して浮遊ゲートが形
成され、その上に第２ゲート絶縁膜を介してコントロー
ルゲートが形成され、該コントロールゲートに高電圧を
印加して書き換えを行う不揮発性メモリにおいて、書き
換えを行うための高電圧印加電極がコントロールゲート
を含めて二つ以上設けられ、該電極の一つが読み出し時
にＶcc電圧が印加されることを、その解決手段としてい
る。また、その書き換えを行うための高電圧印加電極
は、浮遊ゲート上に第２ゲート絶縁膜を介して形成され
た、互いに独立した二つのコントロールゲートであるこ
とを特徴としている。さらに、高電圧印加電極の一つ
は、浮遊ゲートと容量結合する、半導体基体中に形成さ
れた不純物拡散層であることを特徴としている。
【０００７】そして、このような不揮発性メモリを製造
する手段としては、半導体基体表面に素子間分離膜を形
成し、該半導体基体にイオン注入を行って、該素子間分
離膜によって分離されるソース拡散層と書き換え電極不
純物層とを形成する工程と、この半導体基体表面に第１
ゲート酸化膜を形成し、その後、第１ゲート酸化膜上に
第１ポリシリコン膜を堆積させ、この第１ポリシリコン
膜がソース拡散層及び書き換え電極不純物層を覆い、且
つ該第１ポリシリコン膜の一端がソース・ドレイン間に
位置するようにパターニングする工程と、第１ポリシリ
コン膜の上に第２ゲート酸化膜を形成し、その上に第２
ポリシリコン膜を堆積させ、第２ポリシリコン膜、第２
ゲート酸化膜及び第１ポリシリコン膜をパターニングし
て浮遊ゲートとコントロールゲートとを形成する工程
と、イオン注入を行って、半導体基体にドレイン拡散層
を形成する工程とを備えることを、特徴としている。
する手段としては、半導体基体表面に素子間分離膜を形
成し、該半導体基体にイオン注入を行って、該素子間分
離膜によって分離されるソース拡散層と書き換え電極不
純物層とを形成する工程と、この半導体基体表面に第１
ゲート酸化膜を形成し、その後、第１ゲート酸化膜上に
第１ポリシリコン膜を堆積させ、この第１ポリシリコン
膜がソース拡散層及び書き換え電極不純物層を覆い、且
つ該第１ポリシリコン膜の一端がソース・ドレイン間に
位置するようにパターニングする工程と、第１ポリシリ
コン膜の上に第２ゲート酸化膜を形成し、その上に第２
ポリシリコン膜を堆積させ、第２ポリシリコン膜、第２
ゲート酸化膜及び第１ポリシリコン膜をパターニングし
て浮遊ゲートとコントロールゲートとを形成する工程
と、イオン注入を行って、半導体基体にドレイン拡散層
を形成する工程とを備えることを、特徴としている。
【０００８】
【作用】この発明においては、書き換え時の高電圧印加
電極を二つ以上形成したことにより、書き換えは、これ
らの電極のすべてにＶppを印加することにより行うこと
ができる。また、このとき、カップリングレシオは、
（Ｃcf1＋Ｃcf2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃd
f）となる。なお、Ｃcf1は一方のコントロールゲートと
の容量、Ｃcf2は他方のコントロールゲートとの容量、
Ｃsfはソースとの容量、Ｃbfは基板との容量、Ｃdfはド
レインとの容量を表している。一方、読み出しを行う場
合、従来メモリでは、１つのコントロールゲートに通常
電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfか
ら、１または０を判定している。これに対し、本発明で
は、Ｖccは２つ以上あるコントロールゲート等のうちい
ずれかにのみ印加し、他のものは０Ｖとしておく。これ
により、例えば、Ｑcf1＝Ｑcf2＝Ｃcf／２であるなら
ば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモ
リの半分で済み、この分、印加電圧を低くしても同じ書
き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入
が可能となる。なお、この読み出し時のカップリングレ
シオは、Ｃcf1／（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、
書き換え時のカップリングレシオに比べてＣcf2／（Ｃc
f1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
電極を二つ以上形成したことにより、書き換えは、これ
らの電極のすべてにＶppを印加することにより行うこと
ができる。また、このとき、カップリングレシオは、
（Ｃcf1＋Ｃcf2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃd
f）となる。なお、Ｃcf1は一方のコントロールゲートと
の容量、Ｃcf2は他方のコントロールゲートとの容量、
Ｃsfはソースとの容量、Ｃbfは基板との容量、Ｃdfはド
レインとの容量を表している。一方、読み出しを行う場
合、従来メモリでは、１つのコントロールゲートに通常
電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfか
ら、１または０を判定している。これに対し、本発明で
は、Ｖccは２つ以上あるコントロールゲート等のうちい
ずれかにのみ印加し、他のものは０Ｖとしておく。これ
により、例えば、Ｑcf1＝Ｑcf2＝Ｃcf／２であるなら
ば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモ
リの半分で済み、この分、印加電圧を低くしても同じ書
き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入
が可能となる。なお、この読み出し時のカップリングレ
シオは、Ｃcf1／（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、
書き換え時のカップリングレシオに比べてＣcf2／（Ｃc
f1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
【０００９】また、高電圧印加電極の一つが半導体基体
中に形成された不純物拡散層であって、浮遊ゲートと容
量結合するものであれば、コントロールゲートを分割し
たものを用いた場合と同様である。このように、書き換
え時と、読み出し時のカップリングレシオを変化させる
ことにより、読み出し時のしきい値シフト△Ｖthを見掛
け上大きくし、低い印加電圧により充分早い時間内での
書き換えが可能となり、読み出しに充分必要な△Ｖthを
得る作用がある。このため、周辺回路部の負担を軽減す
る作用を奏する。
中に形成された不純物拡散層であって、浮遊ゲートと容
量結合するものであれば、コントロールゲートを分割し
たものを用いた場合と同様である。このように、書き換
え時と、読み出し時のカップリングレシオを変化させる
ことにより、読み出し時のしきい値シフト△Ｖthを見掛
け上大きくし、低い印加電圧により充分早い時間内での
書き換えが可能となり、読み出しに充分必要な△Ｖthを
得る作用がある。このため、周辺回路部の負担を軽減す
る作用を奏する。
【００１０】
【実施例】以下、この発明に係る不揮発性メモリ及びそ
の製造方法の詳細を図面に示す各実施例に基づいて説明
する。なお、各実施例は、フラッシュＥＥＰＲＯＭにお
いてＦ／Ｎ方式を用いる例に本発明を適用したものであ
る。そして、充分早い時間内に電子の浮遊ゲートへの注
入、引き抜き（書き換え）を行おうとした場合に、高い
印加電圧が必要となり、周辺回路に大きな負担をかけて
しまう問題を解決するために、書き換え時の高電圧印加
電極を２つ以上に分散した構造とした。そして、書き換
え時と、読み出し時のカップリングレシオを変化させる
ことにより、読み出し時のしきい値シフト△Ｖthを見掛
け上大きくし、低い印加電圧でも読み出しに充分必要な
△Ｖthを得ることができるようにしたものである。これ
により、低い印加電圧で充分早い時間内の書き換えが可
能となると共に、周辺回路部の負担を大幅に軽減させる
ようにしたものである。
の製造方法の詳細を図面に示す各実施例に基づいて説明
する。なお、各実施例は、フラッシュＥＥＰＲＯＭにお
いてＦ／Ｎ方式を用いる例に本発明を適用したものであ
る。そして、充分早い時間内に電子の浮遊ゲートへの注
入、引き抜き（書き換え）を行おうとした場合に、高い
印加電圧が必要となり、周辺回路に大きな負担をかけて
しまう問題を解決するために、書き換え時の高電圧印加
電極を２つ以上に分散した構造とした。そして、書き換
え時と、読み出し時のカップリングレシオを変化させる
ことにより、読み出し時のしきい値シフト△Ｖthを見掛
け上大きくし、低い印加電圧でも読み出しに充分必要な
△Ｖthを得ることができるようにしたものである。これ
により、低い印加電圧で充分早い時間内の書き換えが可
能となると共に、周辺回路部の負担を大幅に軽減させる
ようにしたものである。
【００１１】（実施例１）まず、図１（Ａ）及び（Ｂ）
を用いて、本実施例の不揮発メモリの構造及び原理を説
明する。図１（Ａ）に示すように、半導体基体としての
Ｐ型のシリコン基板１１の表面にトンネル酸化膜１２が
形成されている。そして、トンネル酸化膜１２の上に
は、ポリシリコンでなる浮遊ゲート１３が形成され、浮
遊ゲート１３の上にはシリコン酸化膜１４が形成されて
いる。また、シリコン酸化膜１４の上には、２つの互い
に独立した第１コントロールゲート１５Ａと第２コント
ロールゲート１５Ｂとがポリシリコンで形成されてい
る。さらに、これらのゲート部の両脇に位置するシリコ
ン基板１１には、ソース拡散層１１Ａ、ドレイン拡散層
１１Ｂが形成されている。
を用いて、本実施例の不揮発メモリの構造及び原理を説
明する。図１（Ａ）に示すように、半導体基体としての
Ｐ型のシリコン基板１１の表面にトンネル酸化膜１２が
形成されている。そして、トンネル酸化膜１２の上に
は、ポリシリコンでなる浮遊ゲート１３が形成され、浮
遊ゲート１３の上にはシリコン酸化膜１４が形成されて
いる。また、シリコン酸化膜１４の上には、２つの互い
に独立した第１コントロールゲート１５Ａと第２コント
ロールゲート１５Ｂとがポリシリコンで形成されてい
る。さらに、これらのゲート部の両脇に位置するシリコ
ン基板１１には、ソース拡散層１１Ａ、ドレイン拡散層
１１Ｂが形成されている。
【００１２】このような構造において、各電極の浮遊ゲ
ート１３に対する容量は、図１（Ｂ）に示す通りであ
る。本実施例では、コントロールゲートが第１コントロ
ールゲート１５Ａと第２コントロールゲート１５Ｂとに
２分割されている。このメモリにおいて書き換えを行う
場合、第１コントロールゲート１５Ａと第２コントロー
ルゲート１５Ｂとに同時に±Ｖppを印加することにより
行う。このとき、カップリングレシオは、（Ｃcf1＋Ｃc
f2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）となる。
ート１３に対する容量は、図１（Ｂ）に示す通りであ
る。本実施例では、コントロールゲートが第１コントロ
ールゲート１５Ａと第２コントロールゲート１５Ｂとに
２分割されている。このメモリにおいて書き換えを行う
場合、第１コントロールゲート１５Ａと第２コントロー
ルゲート１５Ｂとに同時に±Ｖppを印加することにより
行う。このとき、カップリングレシオは、（Ｃcf1＋Ｃc
f2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）となる。
【００１３】一方、読み出しを行う場合、従来メモリで
は、１つのコントロールゲートに通常電圧Ｖccを印加
し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０
を判定している。これに対し、本実施例では、Ｖccは２
つあるコントロールゲートのうちいずれかにのみ印加
し、もう一方は０Ｖとしておく。これにより、例えば、
Ｑcf1＝Ｑcf2＝Ｃcf／２であるならば、同じ△Ｖthを得
るための蓄積電荷量Ｑは従来のメモリの半分で済み、こ
の分、印加電圧を低くしても同じ書き換え時間内に同じ
△Ｖthを得るための蓄積電荷の注入が可能となる。な
お、この読み出し時のカップリングレシオは、Ｃcf1／
（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカ
ップリングレシオに比べてＣcf2／（Ｃcf1＋Ｃcf2＋Ｃs
f＋Ｃbf＋Ｃdf）だけ小さくなる。
は、１つのコントロールゲートに通常電圧Ｖccを印加
し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０
を判定している。これに対し、本実施例では、Ｖccは２
つあるコントロールゲートのうちいずれかにのみ印加
し、もう一方は０Ｖとしておく。これにより、例えば、
Ｑcf1＝Ｑcf2＝Ｃcf／２であるならば、同じ△Ｖthを得
るための蓄積電荷量Ｑは従来のメモリの半分で済み、こ
の分、印加電圧を低くしても同じ書き換え時間内に同じ
△Ｖthを得るための蓄積電荷の注入が可能となる。な
お、この読み出し時のカップリングレシオは、Ｃcf1／
（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカ
ップリングレシオに比べてＣcf2／（Ｃcf1＋Ｃcf2＋Ｃs
f＋Ｃbf＋Ｃdf）だけ小さくなる。
【００１４】本実施例は、上記構成としたことにより、
低電圧での書き換えが可能となり、またこのように低電
圧動作であるために、所謂ディスターブ耐性が向上す
る。
低電圧での書き換えが可能となり、またこのように低電
圧動作であるために、所謂ディスターブ耐性が向上す
る。
【００１５】（実施例２）本実施例は、上記した実施例
１における２つのコントロールゲートのうちの一方がシ
リコン基板中の拡散層である構造としたものである。図
２（Ａ）は、本実施例の要部断面説明図である。同図に
示すように、Ｐ型のシリコン基板２１の表面に、素子間
分離膜２２と、トンネル酸化膜としての第１ゲート酸化
膜２３が形成されている。そして、素子間分離膜２２の
両脇のシリコン基板２１中に低不純物濃度のソース拡散
層２１Ａと、書き換えゲート２１Ｃとが形成されてい
る。また、浮遊ゲート２４がソース拡散層２１Ａと素子
間分離膜２２と書き換えゲート２１Ｃに亙るように形成
され、この浮遊ゲート２４の上に第２ゲート絶縁膜２５
を介してコントロールゲート２６が形成されている。な
お、このコントロールゲート２６の一端部は、浮遊ゲー
ト２４の一端側壁部を第２ゲート絶縁膜２５を介して覆
い、且つソース・ドレイン間の第１ゲート酸化膜２３の
ドレイン側の一部を覆っている。そして、コントロール
ゲート２６の一端側に、高不純物濃度のドレイン拡散層
２１Ｂが形成されている。
１における２つのコントロールゲートのうちの一方がシ
リコン基板中の拡散層である構造としたものである。図
２（Ａ）は、本実施例の要部断面説明図である。同図に
示すように、Ｐ型のシリコン基板２１の表面に、素子間
分離膜２２と、トンネル酸化膜としての第１ゲート酸化
膜２３が形成されている。そして、素子間分離膜２２の
両脇のシリコン基板２１中に低不純物濃度のソース拡散
層２１Ａと、書き換えゲート２１Ｃとが形成されてい
る。また、浮遊ゲート２４がソース拡散層２１Ａと素子
間分離膜２２と書き換えゲート２１Ｃに亙るように形成
され、この浮遊ゲート２４の上に第２ゲート絶縁膜２５
を介してコントロールゲート２６が形成されている。な
お、このコントロールゲート２６の一端部は、浮遊ゲー
ト２４の一端側壁部を第２ゲート絶縁膜２５を介して覆
い、且つソース・ドレイン間の第１ゲート酸化膜２３の
ドレイン側の一部を覆っている。そして、コントロール
ゲート２６の一端側に、高不純物濃度のドレイン拡散層
２１Ｂが形成されている。
【００１６】このような構造での浮遊ゲート２４への電
子注入するには、コントロールゲート２６、ソース拡散
層２１Ａ及びドレイン拡散層２１ＢにＶpp′を、書き換
えゲート２１Ｃに０Ｖを、印加することにより、書き換
えゲート２１Ｃ側の第１ゲート酸化膜２３から行う。図
２（Ｂ）に浮遊ゲート２４に対する各電極の容量を示
す。このとき、書き換えゲート２１Ｃの第１ゲート酸化
膜２３には、Ｖpp′×（Ｃdf＋Ｃbf＋Ｃsf＋Ｃcf）／
（Ｃdf＋Ｃbf＋Ｃsf＋Ｃwf＋Ｃcf）の電圧が掛かり、Ｃ
wf≪Ｃdf＋Ｃbf＋Ｃsf＋Ｃcfであるから、Ｖpp′のほと
んどが第１ゲート酸化膜２３に掛かることになる。一
方、読み出しは、コントロールゲート２６にＶccを、ソ
ース拡散層２１Ａに０Ｖを、ドレイン拡散層２１Ｂに１
Ｖを、印加すればよい。これによって、注入された電子
量がＱであるとするならば、Ｑ／ＣｃｆのＶthのシフト
が得られる。
子注入するには、コントロールゲート２６、ソース拡散
層２１Ａ及びドレイン拡散層２１ＢにＶpp′を、書き換
えゲート２１Ｃに０Ｖを、印加することにより、書き換
えゲート２１Ｃ側の第１ゲート酸化膜２３から行う。図
２（Ｂ）に浮遊ゲート２４に対する各電極の容量を示
す。このとき、書き換えゲート２１Ｃの第１ゲート酸化
膜２３には、Ｖpp′×（Ｃdf＋Ｃbf＋Ｃsf＋Ｃcf）／
（Ｃdf＋Ｃbf＋Ｃsf＋Ｃwf＋Ｃcf）の電圧が掛かり、Ｃ
wf≪Ｃdf＋Ｃbf＋Ｃsf＋Ｃcfであるから、Ｖpp′のほと
んどが第１ゲート酸化膜２３に掛かることになる。一
方、読み出しは、コントロールゲート２６にＶccを、ソ
ース拡散層２１Ａに０Ｖを、ドレイン拡散層２１Ｂに１
Ｖを、印加すればよい。これによって、注入された電子
量がＱであるとするならば、Ｑ／ＣｃｆのＶthのシフト
が得られる。
【００１７】本実施例においては、上記実施例１と同様
に、低電圧での書き換えが可能となり、このような低電
圧動作であるために、ドレインディスターブ耐性、ゲー
トディスターブ耐性を向上させることができる。
に、低電圧での書き換えが可能となり、このような低電
圧動作であるために、ドレインディスターブ耐性、ゲー
トディスターブ耐性を向上させることができる。
【００１８】次に、本実施例のフラッシュＥＥＰＲＯＭ
の製造方法を、図３〜図５を用いて説明する。
の製造方法を、図３〜図５を用いて説明する。
【００１９】まず、図３（Ａ）に示すように、Ｐ型のシ
リコン基板２１の表面に、ＬＯＣＯＳ技術を用いて、素
子間分離膜２２を形成する。次に、図３（Ｂ）に示すよ
うに、レジストＲをリソグラフィー技術を用いてパター
ニングした後、このレジストを及び素子間分離膜２２を
注入マスクとしてリン（Ｐ）を注入エネルギーが５０Ｋ
ｅＶで、ドーズ量が１×１０14／ｃｍ2となるようにイ
オン注入し、低濃度のソース拡散層２１Ａと書き換えゲ
ート２１Ｃとを形成する。次に、図３（Ｃ）に示すよう
にレジストＲを剥離した後、例えばドライＯ2酸化によ
り、トンネル酸化膜としての第１ゲート酸化膜２３を１
０ｎｍ程度の膜厚に形成する。
リコン基板２１の表面に、ＬＯＣＯＳ技術を用いて、素
子間分離膜２２を形成する。次に、図３（Ｂ）に示すよ
うに、レジストＲをリソグラフィー技術を用いてパター
ニングした後、このレジストを及び素子間分離膜２２を
注入マスクとしてリン（Ｐ）を注入エネルギーが５０Ｋ
ｅＶで、ドーズ量が１×１０14／ｃｍ2となるようにイ
オン注入し、低濃度のソース拡散層２１Ａと書き換えゲ
ート２１Ｃとを形成する。次に、図３（Ｃ）に示すよう
にレジストＲを剥離した後、例えばドライＯ2酸化によ
り、トンネル酸化膜としての第１ゲート酸化膜２３を１
０ｎｍ程度の膜厚に形成する。
【００２０】その後、図４（Ａ）に示すように、全面に
ポリシリコン膜２４ＡをＣＶＤ法にて、膜厚１００ｎｍ
程度堆積させる。そして、このポリシリコン膜２４Ａ
が、ソース拡散層２１Ａ及び書き換えゲート２１Ｃを覆
い、且つこのポリシリコン膜２４Ａの一端部がソース・
ドレイン間に位置するように、図４（Ｂ）に示すように
パターニングする。次に、このポリシリコン膜２４Ａの
上に、順次、シリコン酸化膜（膜厚１０ｎｍ）、シリコ
ン窒化膜（１０ｎｍ）、シリコン酸化膜（５ｎｍ）をＣ
ＶＤ法にて堆積させて第２ゲート絶縁膜２５を形成す
る。その後、図４（Ｃ）に示すように、全面にポリシリ
コン膜２６Ａを、ＣＶＤ法にて膜厚が１００ｎｍ程度に
なるように堆積させる。
ポリシリコン膜２４ＡをＣＶＤ法にて、膜厚１００ｎｍ
程度堆積させる。そして、このポリシリコン膜２４Ａ
が、ソース拡散層２１Ａ及び書き換えゲート２１Ｃを覆
い、且つこのポリシリコン膜２４Ａの一端部がソース・
ドレイン間に位置するように、図４（Ｂ）に示すように
パターニングする。次に、このポリシリコン膜２４Ａの
上に、順次、シリコン酸化膜（膜厚１０ｎｍ）、シリコ
ン窒化膜（１０ｎｍ）、シリコン酸化膜（５ｎｍ）をＣ
ＶＤ法にて堆積させて第２ゲート絶縁膜２５を形成す
る。その後、図４（Ｃ）に示すように、全面にポリシリ
コン膜２６Ａを、ＣＶＤ法にて膜厚が１００ｎｍ程度に
なるように堆積させる。
【００２１】次いで、このポリシリコン膜２６Ａ、第２
ゲート絶縁膜２５、及びポリシリコン膜２４Ａを図５
（Ａ）に示すようにパターニングして、浮遊ゲート２４
及びコントロールゲート２６を形成する。その後、コン
トロールゲート２６の一端側のシリコン基板２１中にヒ
素（Ａｓ）を、注入エネルギーが２５ＫｅＶで、ドーズ
量が２×１０15／ｃｍ2となるようにイオン注入を行
い、ドレイン拡散層２１Ｂを形成する。
ゲート絶縁膜２５、及びポリシリコン膜２４Ａを図５
（Ａ）に示すようにパターニングして、浮遊ゲート２４
及びコントロールゲート２６を形成する。その後、コン
トロールゲート２６の一端側のシリコン基板２１中にヒ
素（Ａｓ）を、注入エネルギーが２５ＫｅＶで、ドーズ
量が２×１０15／ｃｍ2となるようにイオン注入を行
い、ドレイン拡散層２１Ｂを形成する。
【００２２】その後は、通常の工程に従って、層間絶縁
膜２７を堆積させた後、コンタクトホールを形成し、ア
ルミ電極２８などを形成して、本実施例のフラッシュＥ
ＥＰＲＯＭが完成する。
膜２７を堆積させた後、コンタクトホールを形成し、ア
ルミ電極２８などを形成して、本実施例のフラッシュＥ
ＥＰＲＯＭが完成する。
【００２３】以上、各実施例について説明したが、この
発明はこれらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。例えば、上記各
実施例は、本発明をフラッシュＥＥＰＲＯＭに適用して
説明したが、ＥＥＰＲＯＭに適用することも勿論可能で
ある。
発明はこれらに限定されるものではなく、構成の要旨に
付随する各種の設計変更が可能である。例えば、上記各
実施例は、本発明をフラッシュＥＥＰＲＯＭに適用して
説明したが、ＥＥＰＲＯＭに適用することも勿論可能で
ある。
【００２４】また、上記実施例２においては、コントロ
ールゲート２６をソース・ドレイン間で第１ゲート酸化
膜２３上に積層させたが、浮遊ゲート２４上に載せた構
造としてもよい。
ールゲート２６をソース・ドレイン間で第１ゲート酸化
膜２３上に積層させたが、浮遊ゲート２４上に載せた構
造としてもよい。
【００２５】
【発明の効果】以上の説明から明らかなように、この発
明によれば、低電圧での書き換えが可能な不揮発性メモ
リを実現する効果がある。また、低電圧動作が可能とな
るため、ディスターブ耐性を向上させる効果がある。
明によれば、低電圧での書き換えが可能な不揮発性メモ
リを実現する効果がある。また、低電圧動作が可能とな
るため、ディスターブ耐性を向上させる効果がある。
【図１】（Ａ）は本発明の実施例１を示す要部断面図、
（Ｂ）は実施例１における浮遊ゲートに対する各電極の
容量を示す回路図。
（Ｂ）は実施例１における浮遊ゲートに対する各電極の
容量を示す回路図。
【図２】（Ａ）は本発明の実施例２を示す要部断面図、
（Ｂ）は実施例２における浮遊ゲートに対する各電極の
容量を示す回路図。
（Ｂ）は実施例２における浮遊ゲートに対する各電極の
容量を示す回路図。
【図３】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程
を示す要部断面図。
を示す要部断面図。
【図４】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程
を示す要部断面図。
を示す要部断面図。
【図５】（Ａ）及び（Ｂ）は本発明の実施例２の製造工
程を示す要部断面図。
程を示す要部断面図。
【図６】従来のフラッシュＥＥＰＲＯＭの構造を示す要
部断面図。
部断面図。
【図７】従来のフラッシュＥＥＰＲＯＭにおけるコント
ロールゲートに対する各電極の容量を示す回路図。
ロールゲートに対する各電極の容量を示す回路図。
１１…シリコン基板 １１Ａ…ソース拡散層 １１Ｂ…ドレイン拡散層 １２…トンネル酸化膜 １３…浮遊ゲート １４…シリコン酸化膜 １５Ａ…第１コントロールゲート １５Ｂ…第２コントロールゲート ２１…シリコン基板 ２１Ａ…ソース拡散層 ２１Ｂ…ドレイン拡散層 ２１Ｃ…書き換えゲート ２２…素子間分離膜 ２３…第１ゲート酸化膜 ２４…浮遊ゲート ２５…第２ゲート絶縁膜 ２６…コントロールゲート
Claims (4)
- 【請求項１】 半導体基体上に第１ゲート絶縁膜を介し
て浮遊ゲートが形成され、その上に第２ゲート絶縁膜を
介してコントロールゲートが形成され、該コントロール
ゲートに高電圧を印加して書き換えを行う不揮発性メモ
リにおいて、 書き換えを行うための高電圧印加電極がコントロールゲ
ートを含めて二つ以上設けられ、該電極の一つが読み出
し時にＶcc電圧が印加されることを特徴とする不揮発性
メモリ。 - 【請求項２】 前記書き換えを行うための高電圧印加電
極は、浮遊ゲート上に第２ゲート絶縁膜を介して形成さ
れた、互いに独立した二つのコントロールゲートである
請求項１記載の不揮発性メモリ。 - 【請求項３】 前記高電圧印加電極の一つは、前記浮遊
ゲートと容量結合する前記半導体基体中に形成された不
純物拡散層である請求項１記載の不揮発性メモリ。 - 【請求項４】 半導体基体表面に素子間分離膜を形成
し、該半導体基体にイオン注入を行って、該素子間分離
膜によって分離されるソース拡散層と書き換え電極不純
物層とを形成する工程と、 該半導体基体表面に第１ゲート酸化膜を形成し、その
後、該第１ゲート酸化膜上に第１ポリシリコン膜を堆積
させ、該第１ポリシリコン膜が前記ソース拡散層及び書
き換え電極不純物層を覆い、且つ該第１ポリシリコン膜
の一端がソース・ドレイン間に位置するようにパターニ
ングする工程と、 該第１ポリシリコン膜の上に第２ゲート酸化膜を形成
し、その上に第２ポリシリコン膜を堆積させ、該第２ポ
リシリコン膜、第２ゲート酸化膜及び第１ポリシリコン
膜をパターニングして浮遊ゲートとコントロールゲート
とを形成する工程と、 イオン注入を行って、該半導体基体にドレイン拡散層を
形成する工程と、を備えることを特徴とする不揮発性メ
モリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143694A JP3671432B2 (ja) | 1994-05-17 | 1994-05-17 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10143694A JP3671432B2 (ja) | 1994-05-17 | 1994-05-17 | 不揮発性メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312394A true JPH07312394A (ja) | 1995-11-28 |
| JP3671432B2 JP3671432B2 (ja) | 2005-07-13 |
Family
ID=14300649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10143694A Expired - Fee Related JP3671432B2 (ja) | 1994-05-17 | 1994-05-17 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3671432B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09330989A (ja) * | 1996-03-11 | 1997-12-22 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
| JP2000200843A (ja) * | 1998-12-04 | 2000-07-18 | Gatefield Corp | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
| JP2006504280A (ja) * | 2002-10-28 | 2006-02-02 | サンディスク コーポレイション | メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ |
| US7187029B2 (en) | 2001-08-31 | 2007-03-06 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device with floating gate and two control gates |
| JP2009135373A (ja) * | 2007-12-03 | 2009-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1994
- 1994-05-17 JP JP10143694A patent/JP3671432B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001210733A (ja) * | 1999-12-22 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | マルチレベルフラッシュｅｅｐｒｏｍセル及びその製造方法 |
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| JP2006504280A (ja) * | 2002-10-28 | 2006-02-02 | サンディスク コーポレイション | メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ |
| US7994004B2 (en) | 2002-10-28 | 2011-08-09 | Sandisk Technologies Inc. | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP4933048B2 (ja) * | 2002-10-28 | 2012-05-16 | サンディスク コーポレイション | メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ |
| US8334180B2 (en) | 2002-10-28 | 2012-12-18 | Sandisk Technologies Inc | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP2009135373A (ja) * | 2007-12-03 | 2009-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
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|---|---|
| JP3671432B2 (ja) | 2005-07-13 |
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