WO2010109963A1 - 不揮発性プログラマブルロジックスイッチ - Google Patents

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WO2010109963A1
WO2010109963A1 PCT/JP2010/051799 JP2010051799W WO2010109963A1 WO 2010109963 A1 WO2010109963 A1 WO 2010109963A1 JP 2010051799 W JP2010051799 W JP 2010051799W WO 2010109963 A1 WO2010109963 A1 WO 2010109963A1
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transistor
gate
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memory cell
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PCT/JP2010/051799
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大輔 萩島
敦寛 木下
松澤　一也
一隆 池上
義史 西
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株式会社 東芝
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    • H10B—ELECTRONIC MEMORY DEVICES
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Definitions

  • the present invention relates to non-volatile programmable logic switches.
  • a programmable logic switch is an element that controls on / off of a logic switch (for example, a transistor or the like) according to data stored in a memory.
  • a logic switch for example, a transistor or the like
  • FPGA Field Programmable Gate Array
  • SRAM volatile memory
  • the data stored in the SRAM disappears once the power is turned off, and there is a problem that when the power is turned on again, the data needs to be read again from the separately provided memory area.
  • SRAMs are generally composed of six transistors, in an FPGA with a large number of SRAMs used, the ratio of the area occupied by the SRAMs in the chip of the FPGA is large, and the chip area of the FPGA is large. There was a problem.
  • Patent Document 1 A non-volatile programmable logic switch based on a highly reliable normal semiconductor process has been proposed (see, for example, Patent Document 1).
  • the logic switch described in Patent Document 1 is a logic switch using a cell transistor having a floating gate as a memory cell as a pass transistor. Since the pass transistor itself holds data, the occupied area is very small.
  • incorporating this logic switch into a reconfigurable circuit such as an FPGA causes various problems in circuit design. For example, in order to use a memory cell for data retention, it is necessary to write and erase data in a cell transistor.
  • Patent Document 2 There is known a logic switch in which a memory cell and a pass transistor are provided independently (for example, see Patent Document 2).
  • the first to fourth memory cells are connected in series in this order, and the gate of one pass transistor is electrically connected to the common connection node of the second and third memory cells. It has a connected configuration.
  • the gate potential of the pass transistor is controlled by the data stored in the first and fourth memory cells and the voltage input to the control gates of the first and fourth memory cells.
  • Patent Document 3 Another example of the logic switch is disclosed in Patent Document 3.
  • the logic switch described in Patent Document 3 has a configuration in which a resistive element and a cell transistor having a floating gate are connected in series, and the gate of the pass transistor is electrically connected to their common connection node. .
  • the potential of the common connection node is determined by the ratio of the channel resistance which changes according to the data written to the memory cell and the resistance of the resistance element.
  • Patent Documents 1 to 3 described above there are the following problems recognized for the first time by the present inventors.
  • Patent Document 1 since the gate insulating film is thick, the gate length of the transistor has to be increased from the viewpoint of suppressing the short channel effect. As a result, a large sized element is used, which causes a problem that the response speed of the entire reconfigurable circuit is reduced. In Patent Document 2, at least four memory cells must be used, and the effect on area reduction is small. Patent Document 3 has a problem that it is difficult to form a highly reliable resistive element in a small area, and data can not be erased efficiently.
  • the present invention has been made in consideration of the above circumstances, and it is an object of the present invention to provide a non-volatile programmable logic switch whose size can be reduced as much as possible.
  • a nonvolatile programmable logic switch includes an element isolation region provided on a semiconductor substrate, and first and second semiconductor regions of the first conductivity type provided on the semiconductor substrate and separated by the element isolation region.
  • a first source region and a first drain region of a second conductivity type provided spaced apart in the first semiconductor region, and the first semiconductor region between the first source region and the first drain region
  • a memory cell transistor having a control gate, a second source region and a second drain region of a second conductivity type provided apart from the second semiconductor region, and the second source region and the second drain region.
  • the semiconductor device is characterized by comprising: a pass transistor; and an impurity region of a first conductivity type provided on the semiconductor substrate for applying a substrate bias to the first and second semiconductor regions.
  • FIG. 1 is a circuit diagram of a nonvolatile programmable logic switch according to a first embodiment.
  • FIG. 2 is a cross-sectional view of the nonvolatile programmable logic switch according to the first embodiment.
  • FIG. 7 is a view for explaining bias conditions at the time of erase operation of the nonvolatile programmable logic switch according to the first embodiment. Sectional drawing of the non-volatile programmable logic switch by a comparative example.
  • FIG. 7 is a diagram showing the distribution of potentials in the depth direction in the central portion of the pass transistor when the erase operation is performed.
  • FIG. 7 is a diagram showing the distribution of the electric field in the depth direction in the center of the pass transistor when the erase operation is performed.
  • FIG. 1 is a circuit diagram of a nonvolatile programmable logic switch according to a first embodiment.
  • FIG. 2 is a cross-sectional view of the nonvolatile programmable logic switch according to the first embodiment.
  • FIG. 7 is a view for explaining bias
  • FIG. 7 is a diagram for explaining the operation when the pass transistor is operated in the overerased state.
  • FIG. 7 is a diagram showing bias conditions in a write operation.
  • FIG. 7 is a diagram for explaining an operation when a pass transistor is operated after a write operation.
  • FIG. 16 is a diagram showing a simulation result of writing of a memory cell transistor. The figure which shows the switching characteristic of a non-volatile programmable logic switch. Sectional drawing which shows the manufacturing process of a non-volatile programmable logic switch. Sectional drawing which shows the manufacturing process of a non-volatile programmable logic switch. Sectional drawing which shows the manufacturing process of a non-volatile programmable logic switch. Sectional drawing which shows the manufacturing process of a non-volatile programmable logic switch.
  • FIG. 7 is an equivalent circuit diagram illustrating that the gate potential of the pass transistor is determined by capacitive coupling with the potential V DD of the source region of the memory cell transistor, the potential V FG of the floating gate, and the substrate potential. The figure which shows the gate length dependence of a pass transistor with respect to the gate electric potential of a pass transistor.
  • FIG. 7 is a circuit diagram of a logic switch according to a second embodiment. Sectional drawing of the logic switch by 2nd Embodiment.
  • FIG. 7 is a diagram for explaining the write state of the logic switch according to the second embodiment.
  • FIG. 7 is a diagram for explaining the write state of the logic switch according to the second embodiment.
  • FIG. 16 is a circuit diagram of a logic switch according to a modification of the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-sectional view illustrating the method of manufacturing the logic switch according to the second embodiment.
  • FIG. 7 is a cross-section
  • the gate insulating film is thick, the gate length of the transistor has to be increased from the viewpoint of suppressing the short channel effect. As a result, a large sized element is used, which causes a problem that the response speed of the entire reconfigurable circuit is reduced.
  • the tunnel insulating film itself of the cell transistor can not but be thickened to about 8 nm from the viewpoint of data retention. Also in this case, for the same reason, the gate length of the cell transistor must be increased.
  • a pass transistor having a long gate length is used, a large parasitic resistance is present between circuits, which causes a problem that it is difficult to propagate a signal normally. Therefore, if the memory cell and the pass transistor are provided independently even if the number of transistors increases somewhat, the entire circuit can operate normally at high speed.
  • third and fourth memory cells in addition to the first and fourth memory cells that determine the voltage of the common connection node of the second and third memory cells, third and fourth memory cells must be provided. . This is to prevent the write and erase voltages applied to the first and fourth memory cells from destroying the gate insulating film of the pass transistor. Therefore, in Patent Document 2, at least four memory cells must be used, and the effect on area reduction is small.
  • Patent Document 3 is superior to Patent Document 2 in the number of transistors, there are at least three technical problems.
  • the first problem is that it is difficult to make a reliable resistive element in a small area.
  • a resistive element is formed on a diffusion layer of a memory cell by using non-doped polysilicon having a high resistance value.
  • the resistance value fluctuates by several orders of magnitude, so it is difficult to suppress the variation in performance.
  • the resistance element is made of polysilicon containing some impurities, the variation resistance is improved, but on the contrary, it becomes difficult to realize in a small area.
  • Patent Document 3 also discloses another logic switch.
  • the logic switch of this further example must provide a transistor between the memory cell and the pass transistor, as in Patent Document 2. Therefore, the effect on area reduction is small.
  • Patent Document 3 at the time of erasing, a voltage is applied to the diffusion layer to extract electrons. However, since the overlap between the floating gate and the diffusion layer is small, data can not be erased efficiently.
  • non-volatile programmable logic switch whose size can be reduced as much as possible.
  • the non-volatile programmable logic switch is described below as an embodiment.
  • FIG. 1 A circuit diagram of a non-volatile programmable logic switch (hereinafter also simply referred to as a logic switch) according to a first embodiment of the present invention is shown in FIG. 1 and a cross-sectional view is shown in FIG.
  • the logic switch 1 of this embodiment includes a memory cell transistor 10, a diode 15, and a pass transistor 20.
  • the memory cell transistor 10 and the pass transistor 20 are p-type semiconductor regions 101a and 101c of the same semiconductor substrate 100. Are formed respectively.
  • the p-type semiconductor region 101b, the p + -type impurity region 8 is provided, the p + -type impurity region 8 also plays a role of a terminal used to apply a substrate bias in the semiconductor substrate 100. That is, since the p + -type impurity region 8 only has to fulfill the function of the electrode, a metal compound such as Ni silicide may be used instead.
  • the semiconductor regions 101a, 101b, and 101c are isolated from one another by an isolation region 102 made of an insulator.
  • the semiconductor region may be a partial region of the semiconductor substrate or a well region formed in the semiconductor substrate. Alternatively, it may be an SOI layer of an SOI (Silicon On Insulator) substrate.
  • the memory cell transistor 10 has an n + -type source region 10 a and a drain region 10 b which are formed apart from each other in the semiconductor region 101 a.
  • a tunnel insulating film 10c 1 the charge storage film 10c 2, the block insulating film 10c 3, and the control gate 10c 4 are laminated in this order.
  • a gate 10c having a stacked structure as described above is provided.
  • Charge storage film 10c 2 in this embodiment, has a polysilicon film, in this case, also referred to as the floating gate.
  • the charge storage film 10c 2 an insulating material capable of trapping charges, may be a charge trap film having, for example, a silicon nitride film.
  • the p-type semiconductor region 101a and the n + -type drain region 10b form a diode.
  • the pass transistor 20 has n + -type source region 20 a and drain region 20 b which are formed apart from each other in the semiconductor region 101 c. Furthermore, on the semiconductor region 101c serving as a channel between the source region 20a and the drain region 20b, the gate insulating film 20c 1 and the gate electrode 20c 2 have a gate 20c of a laminated structure laminated in this order.
  • the drain 10 b of the memory cell transistor 10 is electrically connected to the gate electrode 20 c 2 of the pass transistor 20 via the wiring 30. Then, a substrate bias is applied to the memory cell transistor 10 and the pass transistor 20 through the impurity region 8.
  • the drive voltage V DD is applied to the source region 10a of the memory cell transistor 10.
  • a positive high voltage is applied to the control gate 10c 4 with respect to the semiconductor substrate 100 to inject electrons into the floating gate 10c 2 (floating from the semiconductor substrate 100) the gate 10c 2 flow FN (Fowler-Nordheim) current) carried by it.
  • a positive high voltage is applied to the semiconductor substrate 100 with respect to the control gate 10c 4 to extract electrons from the floating gate (FN from floating gate to substrate Do this by passing a current).
  • the memory cell transistor 10 the gate length of the pass transistor 20 is 40nm, respectively, the thickness of the tunnel insulating film 10c 1 of the memory cell transistor 10 is 8 nm, the pass transistor 20 gate the thickness of the insulating film 20c 1 was 1.5 nm.
  • the case where the floating gate or the control gate is polysilicon, and the gate insulating film or the interlayer insulating film is a silicon oxide film or a silicon oxynitride film will be discussed.
  • the floating gate or control gate may be a metal gate (nitride or carbide such as Ti, Ta, Mo, W, Rn, etc.), and the gate insulating film or interlayer insulating film may be a high-k film (dielectric constant than SiO 2).
  • a high insulating film for example, a silicon nitride film or a metal oxide film or a metal oxynitride film containing a metal such as Hf or Zr
  • EOT equivalent oxide thickness
  • the memory cell transistor 10 is first brought into the overerased state, and then the electronic cell writing to the memory cell transistor 10 is performed as needed to put the memory cell transistor 10 in the written state. Since the on / off state (conductive / nonconductive state) of the memory cell transistor 10 is determined by the write state (the charge accumulation state of the floating gate) of the memory cell transistor 10, the drive voltage V DD is applied to the source region 10a as described later Then, control of the pass transistor 20 becomes possible.
  • FIG. 3 shows bias conditions at the time of the erasing operation of the logic switch of this embodiment.
  • a voltage V CG of 0 V is applied to control gate 10 c 4
  • an erase voltage V ER is applied to semiconductor substrate 100 via p + -type impurity region 8, and source region 10 a is brought into a floating state.
  • field of the tunnel insulating film 10c 1 between the substrate 100 is strong, electrons can be extracted from the floating gate 10c 2. Since erase the potential of the floating gate 10c 2 as being performed becomes positive, the memory cell transistor 10 is turned on.
  • the source region 20a and the drain region 20b of the pass transistor 20 may be in a floating state, or the substrate potential of the external circuit electrically connected to the source region 20a and the drain region 20b may be in a floating state. desirable. In this way, it is possible to prevent the influence of the erase voltage VER on the external circuit.
  • a transistor is sandwiched between a memory cell transistor and a pass transistor so that a voltage applied at the time of erase operation does not destroy the peripheral transistor, The thickness of the insulating film was increased.
  • no special measures need to be taken in the logic switch of this embodiment. This at the same time the drain region 10b of the memory cell transistor is electrically connected to the gate electrode 20c 2 of the pass transistor 20, the semiconductor region and the memory cell transistor 10 and pass transistor 20 is formed common p-type semiconductor It is because it is composed of areas.
  • the erase voltage V ER is applied to the p + -type impurity region 8 to be a terminal, the erase voltage V ER is propagated to both the gate electrode 20 c 2 of the pass transistor 20 and the semiconductor substrate 100. electric field of the gate insulating film 20c 1 can be suppressed small.
  • the memory cell transistor 10 and the pass transistor 20 are formed on the same chip, the memory cell transistor 10 and the pass transistor 20 are formed in independent blocks.
  • the memory cell transistor is formed in the memory formation region 104
  • the pass transistor 20 is formed in the logic circuit formation region 105, respectively.
  • the memory formation region 104 and the logic circuit formation region 105 are separated into, for example, n wells 106.
  • the n well 106 is shown narrow in FIG. 4, it has a very wide width in practice.
  • the erase voltage V ER is applied to the substrate of the memory cell transistor 10
  • the substrate potential remains grounded. Therefore, the electric field of the gate insulating film of the pass transistor 20 becomes very strong.
  • FIG. 7 shows the case where the pass transistor 20 is operated in the state where the memory cell transistor 10 is over-erased in the logic switch 1 of the present embodiment.
  • Ground potential GND is applied to p + -type impurity region 8 which is a terminal to which a substrate bias is applied, and drive voltage V DD is applied to source region 10a of memory cell transistor 10, and source region 20a of pass transistor 20 and Different external circuits are electrically connected to the drain region 20b.
  • the voltage V CG applied to the control gate 10 c 4 of the memory cell transistor 10 is arbitrary, but is 0 V here.
  • Bias conditions in the write operation of the memory cell transistor 10 are shown in FIG.
  • a write voltage (program voltage) V prgm is applied to the control gate 10 c 4 , and the impurity region 8 and the source region 10 a of the memory cell transistor 10 are electrically connected to GND.
  • the source region 20a and the drain region 20b of the pass transistor 20 may be in a floating state or may be electrically connected to an external circuit. Since the electric field of the tunnel insulating film 10c 1 of the memory cell transistor 10 by applying the write voltage V PRGM to the control gate 10c 4 is intensified, electrons are injected from the substrate 100 into the floating gate 10c 2.
  • FIG. 10 A state in which the pass transistor 20 is operated after the write operation of the memory cell transistor 10 is shown in FIG. At this time, the control gate 10c 4 has a potential of 0V. Since the memory cell transistor 10 has electrons is written, the potential V FG of the floating gate 10c 2 is negative, the memory cell transistor 10 is turned off. Therefore, the drive voltage V DD of the source region 10 a is not transmitted to the gate electrode 20 c 2 of the pass transistor 20. Therefore, the external circuit electrically connected to the source region 20a and the drain region 20b of the pass transistor 20 is electrically disconnected.
  • the potential variation of the floating gate 10c 2 due to the write operation is important.
  • a control gate 10c 4 of the memory cell transistor 10 because of the strong capacitive coupling through the block insulating film 10c 3 is formed between the floating gate 10c 2, the floating gate with the change in the potential V CG of the control gate 10c 4 The potential V FG of 10 c 2 also changes.
  • V FG is the value determined by V CG and the coupling ratio in the end.
  • V FG even Tsu kept V CG constant decreases with time. This is the effect of injected electrons, in the case of this embodiment V FG varies -5.4V the write time 100 [mu] s (FIG. 10).
  • FIG. 11 The switching characteristics of the non-volatile programmable logic switch of this embodiment are shown in FIG.
  • the potential V FG of the floating gate 10c 2 is shifted to -4.4V from 1V. At this time, it can be understood that the on / off ratio of the pass transistor 20 is four digits, and the pass transistor 20 functions normally.
  • the nonvolatile programmable logic switch can be realized by the two transistors of the memory cell transistor and the pass transistor.
  • the number of transistors used is smaller than that of the prior art, the density of the chip can be increased, and the power consumption per chip can be reduced.
  • the transistor can be constituted by a transistor with a small gate length, the speed of the entire circuit can be increased as compared with the prior art.
  • the pass transistor It also has a feature that makes it easy to turn it off. This can be understood by replacing the electronic writing state (the memory cell transistor 10 is in the off state) with an equivalent circuit.
  • the gate potential of the pass transistor is capacitively coupled with the potential V DD of the source region 10a of the memory cell transistor 10, the potential V FG of the floating gate, and the substrate potential, ie, the source region 10a of the memory cell transistor 10 and the pass transistor A capacitance C 1 with the source region 20 a of 20, a capacitance C 2 between the source region 20 a of the pass transistor 20 and the floating gate, a capacitance C 3 between the source region 20 a of the pass transistor 20 and the substrate, a gate capacitance C 4 of the pass transistor 20 It is an equivalent circuit diagram explaining that it becomes settled by and.
  • the gate potential of the pass transistor 20 by capacitive coupling becomes substantially 0V.
  • the gate potential of the pass transistor 20 shifts in the negative direction, and the effect of improving the cutoff characteristic of the pass transistor 20 can be obtained even if the floating gate potential is the same.
  • the gate length of the memory cell transistor 10 is the same as that of the pass transistor 20.
  • Process condition 1 is the result of setting the channel concentration to 2 ⁇ 10 18 cm ⁇ 3 and the process condition 2 to make the channel concentration 1 ⁇ 10 18 cm ⁇ 3 in the logic switch of this embodiment.
  • the gate length is shortened, the gate potential of the pass transistor 20 is lowered, and it is understood that the gate length takes a minimum value at 40 nm to 80 nm.
  • the gate potential rises because the short channel effect of the memory cell causes the potential V DD from the source region 10a of the memory cell transistor 10 to pass. This is to propagate to the gate electrode of the transistor 10.
  • LSA Laser Spike Anneal
  • process condition 3 process condition 3
  • the channel concentration 1 ⁇ 10 18 cm ⁇ 3 same as process condition 2
  • the junction depth can be reduced from the conventional 70 nm to 100 nm to 20 nm or less, and the short channel effect can be suppressed.
  • the memory cell transistor 10 and the pass transistor 20 are n-channel transistors, they may be p-channel transistors.
  • the semiconductor substrate 100 is n-type
  • the source region 10a of the memory cell transistor 10 is p-type
  • the drain region 10b is p-type
  • the source region 20a of the pass transistor 20 is p-type
  • the drain region 20b is also p-type It becomes an n + impurity region.
  • the present invention can not be applied when the conductivity types of the memory cell transistor and the channel of the pass transistor are different.
  • the gate lengths of the memory cell transistor and the pass transistor are made equal. However, even if the gate length of the memory cell transistor is made larger than that of the pass transistor, superiority in terms of area can be maintained compared to the conventional SRAM if it is three times or less. This is generally because the SRAM is composed of six transistors, and the transistors are arranged in the form of “2 pieces / column ⁇ 3 columns”.
  • FIGS. 12 (a) to 17 (b) a method of manufacturing the non-volatile programmable logic switch according to the first embodiment will be described with reference to FIGS. 12 (a) to 17 (b).
  • a p-type Si substrate having a surface orientation (100) and an impurity concentration of about 5 ⁇ 10 15 cm ⁇ 3 is used, but logic switches may be manufactured using other surface orientations.
  • a thermal oxide film 202 is formed on a Si substrate 200, and then a Si 3 N 4 film 204 and a TEOS (Tetra Ethyl Ortho Silicate) film 206 are sequentially formed.
  • a resist is applied to form STI (Shallow Trench Isolation) to be an element isolation region, and then patterning of the resist is performed to form a mask 208 made of the resist.
  • STI Shallow Trench Isolation
  • the TEOS film 206, the Si 3 N 4 film 204, the SiO 2 film 202, and the Si substrate 200 are sequentially etched to form a groove 210 having a depth of about 200 nm as shown in FIG. Form 200.
  • the TEOS film 206 is deposited again, and the TEOS film 206 is planarized using CMP (Chemical Mechanical Polishing). Then, as shown in FIG. 12C, the TEOS film 206 is embedded in the groove 210 formed in the Si substrate 200.
  • CMP Chemical Mechanical Polishing
  • the Si 3 N 4 film 204 and the SiO 2 film 202 are removed by etching to form an STI 206 a.
  • the Si substrate 200 is divided into a memory cell transistor formation region 201a, a pass transistor formation region 201b, and a terminal formation region 201c for applying a substrate bias by these STIs 206a.
  • a sacrificial oxide film 212 is formed on the surface of the Si substrate 200, and then B or the like is ion-implanted to form a channel impurity profile, and heat treatment is performed. If possible, the impurity profile of the memory cell transistor and that of the pass transistor should be shared.
  • the thickness of the gate insulating film optimum for the memory cell transistor and the pass transistor is different. Therefore, it is necessary to form thermal oxide films having different thicknesses for each of the memory cell transistor formation region 201a and the pass transistor formation region 201b.
  • a gate insulating film 214 for a pass transistor having a thickness of several nm is formed (FIG. 13C).
  • a Si 3 N 4 film 216 is formed to cover the entire surface, and then a resist 218 is applied on the Si 3 N 4 film 214. Subsequently, the resist 218 is patterned to form an opening 218a in the memory cell transistor formation region 201a (FIG. 14A). Thereafter, the Si 3 N 4 film 216 and the SiO 2 film 214 are etched to remove the resist 218, whereby the Si 3 N 4 film 216 in the memory cell transistor formation region 201a and the silicon oxide film as shown in FIG. Only the gate insulating film 214 is removed.
  • a gate insulating film 220 with a thickness of about 8 nm is formed in the memory cell transistor formation region 201a, and then the resist 218 and the Si 3 N 4 film 216 are removed by etching.
  • the gate insulating film is described here on the premise that it is SiO 2, it is a high-k film such as a silicon nitride film, a metal oxide film, or a metal oxynitride film nitrided with NO or NH 3 or the like. It may be.
  • the structure of the gate electrode differs between the memory cell transistor and the pass transistor. That is, while the memory cell transistor has a floating gate in addition to the control gate, the pass transistor has a structure having only a gate electrode made of, for example, polysilicon.
  • transistors of different gate electrode structures can be formed in one semiconductor region, and memory cell transistors and pass transistors are formed in independent regions. There is no need to do this, and the n-well region 106 as described in FIG. 4 becomes unnecessary.
  • a polysilicon film 222 ion-implanted with P (phosphorus) or the like and an insulating film 224 to be an inter-electrode insulating film (block insulating film) of the memory cell transistor are formed (FIG. 15A). Note that for the formation of the ion-implanted polysilicon film 222, P or the like may be ion-implanted after the polysilicon film is formed. Subsequently, as shown in FIG. 15B, a part of the inter-electrode insulating film 224 in a portion where the gate electrode of the pass transistor is to be formed is removed by etching to form a groove 224a.
  • this groove 224a is narrower than the width of the gate of the pass transistor. Thereafter, an ion-implanted polysilicon film 226 such as P is formed on the entire surface (FIG. 15 (c)). Then, the groove 224a is filled with the polysilicon film 226, and the polysilicon film 226 is connected to the polysilicon film 222 (FIG. 15 (c)).
  • a resist is applied on the entire surface, and the resist is patterned to form a pattern 228 for gate formation (FIG. 16A).
  • Etching processing is performed in the order of the polysilicon film 226, the insulating film 224, and the polysilicon film 222 using the pattern 228 as a mask. Then, as shown in FIG.
  • the control gate 230 4 are laminated in this order A gate 230 having a stacked structure is formed, and a gate 232 having a stacked structure in which a gate insulating film 232 1 and a gate electrode 232 2 are stacked in this order is formed in the pass transistor formation region 201 b. After this, a post oxidation process is performed. Note that illustration of the oxide film region generated by the post oxidation process is omitted.
  • the control gate is a polysilicon film in the above manufacturing method, it may be a metal film.
  • n-type impurity regions 234a, 234b are formed in the memory cell transistor formation region 201a and n in the pass transistor formation region 201b as shown in FIG.
  • Type impurity regions 236a and 236b are formed. These n-type impurity regions 234a, 234b, 236a, 236b have a peak of impurity concentration on the substrate surface.
  • p-type is formed under the n-type impurity regions 234a, 234b, 236a, 236b in order to suppress the short channel effect.
  • Impurities may be ion implanted to form a halo region.
  • the width of the STI 102 between the memory cell transistor and the pass transistor shown in FIG. 2 can be reduced as compared with that of the comparative example shown in FIG.
  • the width of the STI can not be made equal to or less than a certain value so that the operations of the elements do not interfere with each other.
  • the width of the STI is the width of the depletion layer formed between the semiconductor region 101a in which the memory cell transistor is formed and the n well 106, and the semiconductor layer 101c in which the pass transistor is formed and the n well 106 The sum of the width of the depletion layer formed in Otherwise, the n well 106 is completely depleted.
  • the depletion layer width Wdep generated between pn junctions is It is expressed as
  • ⁇ si is the dielectric constant of Si
  • q is an elementary charge
  • ⁇ m is the sum (16 V) of the junction potential (eg 1 V) between the pn junctions and the erase voltage 15 V.
  • the width Wsti of ST is It is required to satisfy the relationship
  • the coefficient "3" on the right side is a coefficient for preventing contact between the two even if the depletion layer extends from both sides, and is required to be at least larger than 2, and is 3 in consideration of safety.
  • the acceptor and donor concentrations in the vicinity of STI are 1 ⁇ 10 17 to 1 ⁇ 10 18 cm ⁇ 3, so in calculation, in the comparative example, Wsti is 2 ⁇ m.
  • the function required for STI between the memory cell transistor and the pass transistor in this embodiment is to electrically isolate the diffusion layer 10b of the memory cell transistor and the diffusion layer 20a of the pass transistor. It is. Therefore, the width of the STI may be equal to or more than the minimum processing dimension (for example, 100 nm or more). Further, in order to make the logic switch compact as a whole and to reduce its size, it is preferable that the thickness be 500 nm or less.
  • an insulating film for example, a TEOS film is deposited, and RIE is performed to form gate sidewalls 238 from the TEOS film on the sides of the gates 230 and 232 (FIG. 17A).
  • the gate side wall may be formed of another insulating film such as a Si 3 N 4 film instead of the TEOS film.
  • the gate sidewall 238 may be formed of an insulating film having two or more layers such as a TEOS film and a Si 3 N 4 film instead of a single layer structure.
  • n + impurity regions 240a and 240b of about 10 20 cm -3 are formed in the memory cell transistor formation region 201a, and the n + impurity region 242a of about 1 ⁇ 10 19 cm -3 to 1 ⁇ 10 20 cm -3 is formed.
  • 242b are formed in the pass transistor formation region 201b.
  • memory cell transistor formation region 201a and pass transistor formation region 201b are masked, and ap type impurity such as B (boron) is implanted into terminal formation region 201c, and ap + impurity region serving as a terminal to apply a substrate bias.
  • ap type impurity such as B (boron)
  • B boron
  • ap + impurity region serving as a terminal to apply a substrate bias.
  • an interlayer insulating film 250 is formed on the entire surface, wiring (not shown) is formed, and the logic switch 1 of the present embodiment shown in FIG. 17B is formed.
  • the substrate profiles and the diffusion layer profiles of the memory cell transistor and the pass transistor are basically the same. However, if the memory cell transistor and the pass transistor are formed in a common p-well, the ion implantation may be performed by mask separation and the profiles may be different.
  • the size can be reduced as much as possible. Also, the memory cell transistor and the pass transistor can be formed on the same semiconductor substrate or semiconductor region using a normal semiconductor process.
  • FIG. 20 A circuit diagram of the logic switch of this embodiment is shown in FIG. 20, and a cross-sectional view is shown in FIG.
  • the logic switch 2 of this embodiment is provided in a semiconductor layer provided with an n well region 301 and a p well region 302.
  • p well region 302 is provided adjacent to n well region 301, and is separated from n well region 301 by element isolation region 304a.
  • the logic switch 2 of this embodiment includes an electrode 208 provided in a p well region 302, a memory cell transistor 200, an n channel MOS transistor 201, and an n type pass transistor 203, and ap channel MOS transistor provided in an n well region.
  • Electrode 208, memory cell transistor 200, n-channel MOS transistor 201, and n-type pass transistor 203 are separated from each other by element isolation region 304b, and p-channel MOS transistor 202 and electrode 218 are isolated from each other by element isolation region 304c. There is. Here, description is omitted about the point which overlaps with a 1st embodiment.
  • the n channel MOS transistor 201 and the p channel MOS transistor 202 are connected in series.
  • drain electrode 200 b of memory cell transistor 200 is electrically connected to gate electrode 201 c of n channel MOS transistor 201 and gate electrode 202 c of p channel MOS transistor 202.
  • the drain electrode 201 b and the source electrode 202 a of the p-channel MOS transistor 202 are both electrically connected to the gate electrode 203 c of the pass transistor 203.
  • An electrode 208 formed of ap + diffusion layer is formed in the p well region 302, and a substrate bias can be applied to the p well region 302 through the electrode 208.
  • the n well region 301 is adjacent to the p well region 302 to form a pn junction 217.
  • an electrode 218 formed of an n + diffusion layer is formed in the n well region 301, and a substrate bias can be applied to the n well region 301.
  • the pn junction 217 is in a reverse bias condition, so that the potential is not transmitted to the p well region 302 side, and the positive bias can be applied only to the n well region 301.
  • gate electrode 201c of n channel MOS transistor 201 and gate electrode 202c of p channel MOS transistor 202 are electrically connected with electrode 208 through pn junction 215 formed of drain electrode 200b of memory cell transistor 200 and p well region 302.
  • the gate electrode 203 c of the pass transistor 203 is electrically connected to the electrode 208 through the pn junction 216.
  • memory cell transistor 200 has n + -type source region 200 a and drain region 200 b formed separately in semiconductor region 310 in p well region 302. Furthermore, a tunnel insulating film 200c 1 , a charge storage film 200c 2 , a block insulating film 200c 3 , and a control gate 200c 4 are stacked in this order on the semiconductor region 310 to be a channel between the source region 200a and the drain region 200b.
  • the gate 200c has a stacked structure.
  • the charge storage film 200c 2 has a charge trapping layer containing a nitride film, for example.
  • the memory cell transistor 200 has a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) gate structure.
  • a side wall 200d of an insulator is provided on the side of the gate 200c.
  • the semiconductor region 310 and the drain region 200 b form a PN junction 215.
  • the n-channel MOS transistor 201 has an n + -type source region 201 a and a drain region 201 b which are formed apart from each other in the semiconductor region 311 in the p-well region 302. Furthermore, on the semiconductor region 311 to be a channel between the source region 201a and the drain region 201b, the gate insulating film 201c 1 and the gate electrode 201c 2 have a gate 201c of a laminated structure laminated in this order. A side wall 201d of an insulator is provided on the side of the gate 201c. The semiconductor region 311 and the drain region 201 b form a pn junction 216.
  • P channel MOS transistor 202 has p + type source region 202 a and drain region 202 b formed in semiconductor region 312 in n well region 301 at a distance. Furthermore, on the semiconductor region 312 to be a channel between the source region 202a and the drain region 202b, the gate insulating film 202c 1 and the gate electrode 202c 2 have a gate 202c of a laminated structure laminated in this order. A side wall 202d of the insulator is provided on the side of the gate 202c. The n-well region 301 and the p-well region 302 form a pn junction 217 under the element isolation region 304a.
  • the n-channel MOS transistor 203 has an n + -type source region 203 a and a drain region 203 b which are formed apart from each other in the semiconductor region 313 in the p-well region 302. Further, a gate insulating film 203c 1 and a gate electrode 203c 2 are stacked in this order on the semiconductor region 313 to be a channel between the source region 203a and the drain region 203b. A side wall 203d of an insulator is provided on the side of the gate 203c.
  • the electrode 208 has the same structure as the electrode 8 of the first embodiment.
  • the power supply voltage Vdd is applied to the source electrode 200a of the memory cell transistor 200, and 0 V (ground) and the power supply voltage Vdd are applied to the drain electrode 201a of the n channel MOS transistor 201 and the source electrode 202b of the p channel MOS transistor 202, respectively. Is being applied.
  • An electrode 208 for applying a substrate bias to the p well region 302 is assumed to be grounded. Further, by applying a positive bias (for example, Vdd) to the electrode 218, the p-channel MOS transistor 202 is switched in the voltage range of 0 to Vdd.
  • the memory cell transistor 200 When electrons are written to the memory cell transistor 200 in the charge storage layer (FIG. 22), the memory cell transistor 200 is in the off state, and therefore the gate electrode 201c of the n channel MOS transistor 201 and the gate electrode of the p channel MOS transistor 202. 202c is electrically separated from the source region 200a of the memory cell transistor 200. Therefore, the power supply voltage Vdd is not applied to the gate electrodes 201c and 202c. Therefore, in the equilibrium state, the potentials of the gate electrodes 201c and 202c become 0 V, which is the same as that of the substrate, and the n-channel MOS transistor 201 is turned off and the p-channel MOS transistor 202 is turned on.
  • the power supply voltage Vdd is applied to the gate electrode 203c of the pass transistor 203 like the drain electrode 202b of the p-channel MOS transistor 202, and the pass transistor 203 is turned on.
  • the potential of the gate electrode 203 c of the n-channel MOS transistor 203 is stabilized at the power supply voltage Vdd through the drain electrode 202 b of the p-channel MOS transistor 202.
  • memory cell transistor 200 When the charge storage layer of memory cell transistor 200 is in the overerased state (FIG. 23), memory cell transistor 200 is turned on, and therefore gate electrode 201c of n channel MOS transistor 201 and gate electrode 202c of p channel MOS transistor 202. Are electrically connected to the source electrode 200a of the memory cell transistor 200, and the power supply voltage Vdd is applied. Therefore, n channel MOS transistor 201 is turned on, p channel MOS transistor 202 is turned off, gate electrode 203c of pass transistor 203 is grounded in the same manner as source electrode 201a of n channel MOS transistor 201, and pass transistor 203 is turned off. .
  • the source electrode 201a of the n-channel MOS transistor 201 is grounded, and the drain electrode 202b of the p-channel MOS transistor 202 has a so-called inverter structure in which the power supply voltage Vdd is electrically connected.
  • the ON state or OFF state of the cell transistor 200 and the ON state or OFF state of the pass transistor 203 are reversed, but as shown in FIG. 24, the source electrode 201a of the n channel MOS transistor 201 is electrically set to the power supply voltage Vdd.
  • the drain electrode 202b of the p-channel MOS transistor 202 is grounded, so that the on-state or off-state of the memory cell transistor 200 matches the on-state or off-state of the pass transistor 203. It is also possible.
  • the source electrode 200a and the substrate bias electrode 208 of the memory cell transistor 200 are grounded, and a high voltage is applied to the gate electrode 200c of the memory cell transistor 200.
  • a high voltage is applied to inject electrons from the channel 310 into the charge storage layer 200 c 2 of the memory cell transistor 200.
  • the source electrode 200 a of the memory cell transistor 200 When writing to another memory cell transistor sharing a voltage source with the gate electrode 200 c of the memory cell transistor 200 (that is, when writing to the memory cell transistor 200 is not desired), the source electrode 200 a of the memory cell transistor 200, The source electrode 201a of the n-channel MOS transistor 201, the drain electrode 202b of the p-channel MOS transistor 202, and the substrate bias electrode 208 are brought into a floating state.
  • the potential of the p well region 302 is increased by the gate-substrate capacitance.
  • the gate electrode 201 c of the n channel MOS transistor 201 and the gate electrode 203 c of the pass transistor 203 each have a pn junction
  • the p-well region is electrically connected by 215 and 216, and a voltage is applied to these pn junctions 215 and 216 in the forward direction (p side is high potential).
  • the gate electrode 201c and the gate electrode 203c At the same potential, the gate insulating film is protected.
  • the gate insulating film of the p-channel MOS transistor 202 may be protected.
  • the gate insulating film of p channel MOS transistor 202 may be protected by applying a high potential to substrate bias electrode 218 on n well region 301.
  • the gate electrode 200c When erasing the memory cell transistor 200, the gate electrode 200c is grounded to 0 V, and the other electrodes are floated, then a high voltage is applied to the substrate bias electrode 208, and electrons in the charge storage layer of the memory cell transistor 200 are Pull out. At this time, all memory cells sharing the well are erased (block batch erase).
  • the p-type Si substrate 300 is prepared, and the element isolation regions 304a, 304b, and 304c of the STI structure for element isolation are formed as in the first embodiment.
  • the element isolation regions 304a, 304b, and 304c of the STI structure for element isolation are formed as in the first embodiment.
  • six first to sixth element regions 305 1 to 3056 separated from each other are formed on the substrate 300 (FIG. 25).
  • the fifth and sixth element region 305 5, 305 6 covered with a mask such as a resist element regions of the first to fourth P-type impurities such as B are implanted into 305 1 to 305 4 .
  • the first element region 305 1, the second element region 305 2 to form a pass transistor, the third element region 305 3 to form the memory cell transistors forming a substrate contact it may be an impurity implanted at a fourth different implantation conditions in the element region 305 4 forming the NMOS transistor (FIG. 25).
  • first to fourth element regions 305 305 1 to 305 4 of the resist covered with a mask such as the fifth and sixth element region 305 5, 305 6, for example, a donor such as P or As Ions are implanted to form an n-well region 301 (FIG. 25).
  • donor ions such as As or P are implanted to form a channel profile of the p-channel MOS transistor (FIG. 25).
  • a SiO 2 film having a thickness of about several nm is formed as a tunnel film 200 c 1
  • a SiN film having a thickness of about several nm is formed as a charge trap film 200 c 2. (FIG. 25).
  • the third element region 305 3 is covered with a mask such as a resist (not shown), for example first using RIE or the like, the second, fourth, fifth, element region 305 1 of the sixth, 305 2, 305 4, 305 5, 305 SiN film 200c 2 and SiO 2 film 200c 1 on 6 is removed (FIG. 26).
  • a mask such as a resist (not shown)
  • the second, fourth, fifth, element region 305 1 of the sixth, 305 2, 305 4, 305 5, 305 SiN film 200c 2 and SiO 2 film 200c 1 on 6 is removed (FIG. 26).
  • tunnel film 200c 1 and the charge trapping layer 200c 2 are leaving.
  • an insulating film (for example, SiO 2 film) 306 with a thickness of about several nm is formed on the entire surface as a gate insulating film or a block insulating film.
  • Membrane FIG. 27. That is, here the third element region 305 3 layered structure of the block layer 306 / charge trapping layer 200c 2 / tunnel layer 200c 1 and comprising SiO 2 film 306 / SiN film 200c 2 / SiO 2 film 200c 1 is on the form is, the second, fourth, the fifth element region 305 2, 305 4, 305 5 only the SiO 2 film 306 serving as a gate insulating film is formed. I'm talking.
  • a polysilicon film 308 is formed as a gate electrode material (FIG. 28).
  • the gate electrode material may be, for example, a metal thin film other than the polysilicon film.
  • a resist is coated on the entire surface, and the polysilicon film 308 and the SiO 2 film 306 are patterned by lithography and RIE (Reactive Ion Etching), and the SiN film 200c 2 and the SiO 2 film 200c 1 are further patterned. Accordingly, the second to fifth element region 305 2-305 5 in gate 203c, 200c, 201c, to form respectively 202c (FIG. 29).
  • a gate insulating film 203c 1 of the gate 203c is formed on the second element region 305 2 SiO 2, has a laminated structure of the gate electrode 203c 2 of polysilicon, the gate 200c and the third element region 305 3 are formed on in a tunnel film 200c 1 of SiO 2, a charge trapping film 200c 2 of SiN, a block insulating film 200c 3 of SiO 2, has a laminated structure of the gate electrode 200c 4 of polysilicon, gate 201c and the gate insulating film 201c 1 of SiO 2 is formed on the fourth element region 305 4 has a laminated structure of the gate electrode 201c 2 of polysilicon, the gate 202c is the fifth element region 305 5 above
  • the gate insulating film 202 c 1 of SiO 2 and the gate electrode 202 c 2 of polysilicon have a laminated structure.
  • a mask such as a resist (not shown)
  • the second to fourth element region 305 2-305 4 and the sixth element region 305 6 A donor such as As is implanted into the upper polysilicon film, the source / drain region, and the electrode for bias application.
  • the second element region 305 second impurity regions 203a of the shallow n-type junction depth 1, 203b 1 is formed, a shallow n-type impurity region of the junction depth in the third element region 305 3 200a 1, 200b 1 is formed, the fourth element region 305 4 shallow n-type junction depth in the impurity regions 201a 1, 201b 1 is formed, the junction depth is the sixth element region 305 6 shallow n-type impurity regions 218 1 is formed (FIG. 30).
  • a halo may be formed to suppress the short channel effect.
  • the formation of the halo is a known method of forming an impurity region of a conductivity type different from that of the source / drain below the inside of the source / drain diffusion layer. Further, by using a lithography technique, each may be implanted ions at different conditions of the second to fourth element region 305 2-305 4, and the sixth element region 305 6.
  • the first and the element region 305 1 of 5, 305 5 on the mask is removed, second to mask comprising a fourth device region 305 2-305 4 and the sixth element region 305 6, for example, from resist Cover with Subsequently, the first element region 305 the first substrate contact region, the polysilicon film and the source / drain region of the fifth element region 305 5 acceptor implantation and B performed.
  • the first element region 305 first impurity regions 2081 of the shallow p-type junction depth is formed, the impurity regions 202a 1 of the shallow p-type junction depth in the fifth element region 305 5, 202b 1 are formed (FIG. 30).
  • acceptor implantation in the first element region 305 1 and the fifth element region 305 5 such as by a lithography technique to separate, the fifth element region 305 5 halo for suppressing the short channel effect
  • the second to fourth element region 305 2-305 4 and sixth mask element region 305 on 6 removed, as in the first embodiment, the gate 203c, 200c, 201c, and 202c side
  • the gate side walls 203d, 200d, 201d and 203d of the insulator are formed in the portion (FIG. 30).
  • the second element region 305 2 2 impurity regions 203a of the deep n-type junction depth, 203b 2 are formed, the deep n-type impurity region of the junction depth in the third element region 305 3 200a 2, 200b 2 are formed, the deep n-type junction depth in the fourth device region 305 fourth impurity regions 201a 2, 201b 2 is formed, the junction depth is the sixth element region 305 6 deep n-type impurity regions 218 2 is formed (FIG. 31).
  • impurity regions 203a 1, 203a 2 is next to the source region 203a of the n-channel transistor 203, the impurity regions 203b 1, 203b 2 is the drain region 203b of the n-channel transistor 203.
  • the impurity regions 200 a 1 and 200 a 2 become the source region 200 a of the n-channel transistor 200, and the impurity regions 200 b 1 and 200 b 2 become the drain region 200 b of the n-channel transistor 200.
  • the impurity regions 201 a 1 and 201 a 2 become the source region 201 a of the n-channel transistor 201, and the impurity regions 201 b 1 and 201 b 2 become the drain region 201 b of the n-channel transistor 201.
  • n-type impurity regions 218 1, 218 2 is electrode 218 (FIG. 31). Then, removing the mask covering the element regions 305 1, 305 5 of the first and fifth.
  • a mask such as device regions 305 2-305 4 and 6 the element region 305 6 for example, a resist of the first and fifth element region 305 1, 305
  • a deep acceptor ion Into the terminal formation region 5 is implanted a deep acceptor ion.
  • the first element region 305 first impurity region 208 and second deep n-type junction depth is formed, the impurity region of the fifth element region 305 deep p-type junction depth in 5 202a 2, 202b 2 is formed (FIG. 31).
  • the p-type impurity regions 208 1 and 208 2 serve as the electrode 208, the impurity regions 202 a 1 and 202 a 2 serve as the source region 202 a of the p-channel transistor 202, and the impurity regions 202 b 1 and 202 b 2 serve as the drain region 202 b of the p-channel transistor 202. It becomes (FIG. 31). Thereafter, the mask is removed, and heat treatment for impurity activation is performed as required (FIG. 31). Thereafter, a nickel thin film, for example, about 10 nm thick may be formed on the entire surface, if necessary, and heat treatment for silicidation may be performed to form a silicide electrode in the terminal formation region. Subsequently, an interlayer insulating film is formed on the entire surface, wiring is formed, and the logic switch of the second embodiment shown in FIG. 21 is formed.
  • the MONOS memory cell 200c and the other transistors can be manufactured at once, and the number of process steps can be reduced.
  • Nonvolatile programmable logic switch 8 p + type impurity region (terminal) Reference Signs List 10 memory cell transistor 10a source region 10b drain region 10c gate 10c 1 tunnel insulating film 10c 2 floating gate 10c 3 block insulating film (interelectrode insulating film) 10c 4 control gate 15 diode 20 pass transistor 20a source region 20b drain region 20c gate 20c 1 tunnel insulating film 20c 2 gate electrode

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Abstract

［課題］サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することを可能にする。 ［解決手段］半導体基板に設けられた素子分離領域１０２と、半導体基板に設けられ素子分離領域によって分離された第１および第２半導体領域１０１ａ、１０１ｂと、第１半導体領域に離間して設けられた第１ソース領域１０ａおよび第１ドレイン領域１０ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体領域上に、第１絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、第２絶縁膜１０ｃ３、制御ゲート１０ｃ４がこの順序で積層されたゲート１０ｃと、を有するメモリセルトランジスタ１０と、第２半導体領域に離間して設けられた第２ソース領域２０ａおよび第２ドレイン領域２０ｂと、第２ソース領域と第２ドレイン領域との間の第２半導体領域上に設けられた第３絶縁膜２０ｃ１と、第３絶縁膜上に設けられ、第１ドレイン領域と電気的に接続されたゲート電極２０ｃ２と、を有するパストランジスタと、半導体基板に設けられ、第１および第２半導体領域に基板バイアスを印加するための第１導電型の不純物領域８と、を備えている。

Description

不揮発性プログラマブルロジックスイッチ
　本発明は、不揮発性プログラマブルロジックスイッチに関する。
　プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられる。
　ＦＰＧＡに用いられるプログラマブルロジックスイッチは、メモリに、ＳＲＡＭなどの揮発性メモリを用いている。このため、ＳＲＡＭに保存されたデータは一度電源を切ると保持していたデータが消えてしまうため、再度電源を投入したときは別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されているので、使用されるＳＲＡＭの数が多いＦＰＧＡでは、ＦＰＧＡのチップ内においてＳＲＡＭの占める面積の割合が大きく、ＦＰＧＡのチップ面積が大きくなるという問題があった。
　信頼性の高い通常の半導体プロセスをベースとした不揮発性プログラマブルロジックスイッチが提案されている（例えば、特許文献１参照）。この特許文献１に記載のロジックスイッチは、メモリセルとなる、浮遊ゲートを持つセルトランジスタ自体をパストランジスタとして用いたロジックスイッチである。パストランジスタ自体にデータを保持するため、占有面積が非常に小さい。しかしながら、このロジックスイッチを、ＦＰＧＡ等の再構成可能な回路に組み込むと回路設計上様々な問題が生じてしまう。例えば、データ保持にメモリセルを使用する都合上、セルトランジスタに対してデータの書き込み、消去を行う必要がある。特に、消去動作に着目すると、データ消去の際にセルトランジスタのソースまたはドレインとなる拡散層に高電圧が印加され、この消去の際の高電圧が後段のトランジスタのゲート電極に直接印加されてしまう。このため、特許文献１では、後段のトランジスタのゲート絶縁膜を１００ｎｍ～２００ｎｍと厚くすることで後段のトランジスタの破壊を防止している。
　メモリセルと、パストランジスタとを独立に設けたロジックスイッチが知られている（例えば、特許文献２参照）。この特許文献２に記載のロジックスイッチは、第１乃至第４のメモリセルがこの順序で直列接続され、第２および第３のメモリセルの共通接続ノードに１つのパストランジスタのゲートが電気的に接続された構成となっている。この場合、パストランジスタのゲート電位は、第１および第４のメモリセルに記憶されるデータと、第１および第４のメモリセルのコントロールゲートにそれぞれ入力される電圧によって制御される。
　また、ロジックスイッチの他の例が特許文献３に開示されている。この特許文献３に記載されたロジックスイッチは、抵抗素子と、浮遊ゲートを有するセルトランジスタとを直列に接続し、それらの共通接続ノードにパストランジスタのゲートを電気的に接続した構成となっている。この共通接続ノードの電位は、メモリセルに書き込まれるデータによって変化するチャネル抵抗と、上記抵抗素子の抵抗との比率によって決まる。
米国特許公開第２００２／０１９０７４９号明細書 米国特許第７，４３０，１３７号明細書 特開平７－１８３３８５号公報
　上述の特許文献１乃至３においては、後述するように、本発明者達によって初めて認識された以下の問題がある。
　引用文献１においては、ゲート絶縁膜が厚いため、短チャネル効果抑制の観点から、トランジスタのゲート長を長くせざるを得ない。結果、サイズの大きい素子を用いることになり、再構成可能な回路全体の応答速度を低下させてしまうという問題が生じる。特許文献２では少なくとも４つのメモリセルを用いなければならず、面積縮小に対する効果は僅かなものになってしまう。特許文献３は、信頼性の高い抵抗素子を小面積で作ることが困難なことであり、かつ効率よくデータを消去することができないという問題がある。
　本発明は、上記事情を考慮してなされたものであって、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することを目的とする。
　本発明の一態様による不揮発性プログラマブルロジックスイッチは、半導体基板に設けられた素子分離領域と、前記半導体基板に設けられ前記素子分離領域によって分離された第１導電型の第１および第２半導体領域と、前記第１半導体領域に離間して設けられた第２導電型の第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の前記第１半導体領域上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に設けられた制御ゲートと、を有するメモリセルトランジスタと、前記第２半導体領域に離間して設けられた第２導電型の第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の前記第２半導体領域上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的に接続されたゲート電極と、を有するパストランジスタと、前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための第１導電型の不純物領域と、を備えていることを特徴とする。
　本発明によれば、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することができる。
第１実施形態による不揮発性プログラマブルロジックスイッチの回路図。 第１実施形態による不揮発性プログラマブルロジックスイッチの断面図。 第１実施形態による不揮発性プログラマブルロジックスイッチの消去動作時のバイアス条件を説明する図。 比較例による不揮発性プログラマブルロジックスイッチの断面図。 消去動作を行ったときのパストランジスタ中心部における電位の深さ方向の分布を示す図。 消去動作を行ったときのパストランジスタ中心部における電界の深さ方向の分布を示す図。 過消去された状態でパストランジスタを動作させた時の動作を説明する図。 書き込み動作におけるバイアス条件を示す図。 書き込み動作後にパストランジスタを動作させた時の動作を説明する図。 メモリセルトランジスタの書き込みのシミュレーション結果を示す図。 不揮発性プログラマブルロジックスイッチのスイッチング特性を示す図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 不揮発性プログラマブルロジックスイッチの製造工程を示す断面図。 パストランジスタのゲート電位が、メモリセルトランジスタのソース領域の電位ＶＤＤ、浮遊ゲートの電位ＶＦＧ、基板電位との容量結合によって定まることを説明する等価回路図。 パストランジスタのゲート電位の、パストランジスタのゲート長依存性を示す図。 第２実施形態によるロジックスイッチの回路図。 第２実施形態によるロジックスイッチの断面図。 第２実施形態によるロジックスイッチの書き込み状態を説明する図。 第２実施形態によるロジックスイッチの書き込み状態を説明する図。 第２実施形態の一変形例によるロジックスイッチの回路図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。 第２実施形態によるロジックスイッチの製造方法を説明する断面図。
　本発明の実施形態を説明する前に、特許文献１乃至３について得られた本願発明者達の知見を説明する。
　引用文献１においては、ゲート絶縁膜が厚いため、短チャネル効果抑制の観点から、トランジスタのゲート長を長くせざるを得ない。結果、サイズの大きい素子を用いることになり、再構成可能な回路全体の応答速度を低下させてしまうという問題が生じる。また、セルトランジスタのトンネル絶縁膜自体もデータ保持の観点から８ｎｍ程度と厚くせざるを得ない。この場合も同様の理由によって、セルトランジスタのゲート長を長くしなければならない。このようにゲート長の長いパストランジスタを用いると、回路間に大きな寄生抵抗が存在することとなり、信号が正常に伝播しにくくなる問題がある。そのため、多少トランジスタ数が増えたとしてもメモリセルとパストランジスタとを独立に設けた方が、回路全体を正常に高速動作させることができる。
　また、この特許文献２においては、第２および第３のメモリセルの共通接続ノードの電圧を定める第１および第４のメモリセルの他に、第３および第４のメモリセルを設けなければならない。これは、第１および第４のメモリセルに対して加わる書き込み、消去電圧がパストランジスタのゲート絶縁膜を破壊することを防ぐためである。そのため、特許文献２では少なくとも４つのメモリセルを用いなければならず、面積縮小に対する効果は僅かなものになってしまう。
　特許文献３は、特許文献２に比べてトランジスタ数の点で優位であるが、少なくとも３つの技術的問題が存在する。第一の問題は、信頼性の高い抵抗素子を小面積で作ることが困難なことである。特許文献３では抵抗値の高いノンドープポリシリコンを用いて、抵抗素子をメモリセルの拡散層上に作成している。しかしながら、少しでも不純物が混入すると抵抗値が数桁変動するため、性能のばらつきを抑制することが難しい。多少の不純物を含むポリシリコンで抵抗素子を作成すれば、ばらつき耐性が向上するが、逆に小面積での実現が難しくなる。第二に、特許文献３では更に他のロジックスイッチも開示されている。しかし、この更に他の例のロジックスイッチは、特許文献２と同様に、メモリセルとパストランジスタとの間にトランジスタを設けなければならない。このため、面積縮小に対する効果は僅かとなる。第三に、特許文献３では消去時には拡散層に電圧を印加して電子を引き抜いている。しかしながら、浮遊ゲートと拡散層とのオーバーラップは小さいので、効率よくデータを消去することができない。
　このような知見を考慮することにより、本発明者達は、サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを得ることができた。この不揮発性プログラマブルロジックスイッチを以下に実施形態として説明する。
　以下、図面を参照しながら本発明の実施形態を詳細に説明する。
（第１実施形態）
　本発明の第１実施形態による不揮発性プログラマブルロジックスイッチ（以下、単にロジックスイッチとも云う）の回路図を図１に示し、断面図を図２に示す。この実施形態のロジックスイッチ１は、メモリセルトランジスタ１０と、ダイオード１５と、パストランジスタ２０とを備え、メモリセルトランジスタ１０、およびパストランジスタ２０は同一の半導体基板１００のｐ型半導体領域１０１ａ、および１０１ｃにそれぞれ形成される。ｐ型半導体領域１０１ｂには、ｐ＋型不純物領域８が設けられ、このｐ＋型不純物領域８は、半導体基板１００に基板バイアスを印加するために用いられる端子の役割も担っている。つまり、ｐ＋型不純物領域８は電極の機能が果たせればよいので、代わりにＮｉシリサイド等の金属化合物を用いてもかまわない。
　半導体領域１０１ａ、１０１ｂ、および１０１ｃは絶縁体からなる素子分離領域１０２によって互いに素子分離される。ここで、半導体領域は、半導体基板の一部領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。メモリセルトランジスタ１０は、半導体領域１０１ａに離間して形成されたｎ＋型のソース領域１０ａおよびドレイン領域１０ｂを有している。そして、ソース領域１０ａとドレイン領域１０ｂとの間のチャネルとなる半導体領域１０１ａ上に、トンネル絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、ブロック絶縁膜１０ｃ３、および制御ゲート１０ｃ４がこの順序で積層された積層構造を有するゲート１０ｃが設けられている。電荷蓄積膜１０ｃ２は、本実施形態においては、ポリシリコン膜を有し、この場合、浮遊ゲートとも云う。なお、電荷蓄積膜１０ｃ２は、電荷をトラップすることのできる絶縁体、例えばシリコン窒化膜を有する電荷トラップ膜であってもよい。ｐ型半導体領域１０１ａと、ｎ＋型ドレイン領域１０ｂとによってダイオードが形成される。
　また、パストランジスタ２０は、半導体領域１０１ｃに離間して形成されたｎ＋型のソース領域２０ａおよびドレイン領域２０ｂを有している。更に、ソース領域２０ａとドレイン領域２０ｂとの間のチャネルとなる半導体領域１０１ｃ上に、ゲート絶縁膜２０ｃ１、ゲート電極２０ｃ２がこの順序で積層された積層構造のゲート２０ｃを有している。
　メモリセルトランジスタ１０のドレイン１０ｂは、配線３０を介してパストランジスタ２０のゲート電極２０ｃ２に電気的に接続される。そして、不純物領域８を介して、メモリセルトランジスタ１０およびパストランジスタ２０には、基板バイアスが印加される。
　また、パストランジスタ２０の動作時、もしくはメモリセルトランジスタ１０への書き込み、消去動作以外の動作時にメモリセルトランジスタ１０のソース領域１０ａには駆動電圧ＶＤＤが印加される。
　メモリセルトランジスタ１０へのデータの書き込み（書き込み動作）は、半導体基板１００に対して制御ゲート１０ｃ４に正の高電圧を印加して、浮遊ゲート１０ｃ２への電子注入する（半導体基板１００から浮遊ゲート１０ｃ２へＦＮ(Fowler-Nordheim)電流を流す）ことよって行う。
　また、メモリセルトランジスタ１０からデータの消去（消去動作）は、制御ゲート１０ｃ４に対して半導体基板１００に正の高電圧を印加し、浮遊ゲートからの電子を引き抜く（浮遊ゲートから基板へのＦＮ電流を流す）ことによって行う。
　なお、本実施形態のロジックスイッチにおいては、メモリセルトランジスタ１０と、パストランジスタ２０のゲート長はそれぞれ４０ｎｍであり、メモリセルトランジスタ１０のトンネル絶縁膜１０ｃ１の厚さは８ｎｍ、パストランジスタ２０のゲート絶縁膜２０ｃ１の厚さは１．５ｎｍとした。ここでは浮遊ゲートや制御ゲートがポリシリコン、ゲート絶縁膜や層間絶縁膜がシリコン酸化膜、シリコン酸窒化膜の場合について議論する。しかし、浮遊ゲートや制御ゲートがメタルゲート（Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｒｎなどの窒化物や炭化物）でもよく、またゲート絶縁膜や層間絶縁膜がＨｉｇｈ－ｋ膜（ＳｉＯ２よりも誘電率の高い絶縁膜（例えば、シリコン窒化膜、またはＨｆ、Ｚｒ等の金属を含む金属酸化膜もしくは金属酸窒化膜））の構造であっても良い。これによりＥＯＴ（Equivalent Oxide Thickness）を薄くできるので、より高性能な不揮発性プログラマブルロジックスイッチを実現することができる。
　本実施形態のロジックスイッチにおいては、最初にメモリセルトランジスタ１０を過消去状態にしてから、必要に応じてメモリセルトランジスタ１０への電子書き込みを行ってメモリセルトランジスタ１０を書き込み状態にする。メモリセルトランジスタ１０の書き込み状態（浮遊ゲートの電荷蓄積状態）によってメモリセルトランジスタ１０のオン／オフ状態（導通／非導通状態）が定まるので、後述するようにソース領域１０ａに駆動電圧ＶＤＤを印加すれば、パストランジスタ２０の制御が可能となる。
　図３に、本実施形態のロジックスイッチの消去動作時のバイアス条件を示す。制御ゲート１０ｃ４に０Ｖの電圧ＶＣＧを印加し、半導体基板１００にｐ＋型不純物領域８を介して消去電圧ＶＥＲを加え、ソース領域１０ａを浮遊状態とすることでメモリセルトランジスタ１０と半導体基板１００間のトンネル絶縁膜１０ｃ１の電界が強くなり、浮遊ゲート１０ｃ２から電子を引き抜くことができる。消去が行われると浮遊ゲート１０ｃ２の電位が正になるので、メモリセルトランジスタ１０はオン状態になる。なお、このとき、パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂは浮遊状態にするか、またはソース領域２０ａおよびドレイン領域２０ｂに電気的に接続される外部回路の基板電位を浮遊状態にすることが望ましい。このようにすれば、消去電圧ＶＥＲが外部回路に及ぼす影響を防ぐことができる。
　従来技術の項で説明したように、先行技術文献では、消去動作時にかかる電圧によって周辺のトランジスタが破壊されないように、メモリセルトランジスタとパストランジスタとの間にトランジスタを挟んだり、後段のトランジスタのゲート絶縁膜の厚さを厚くしたりしていた。しかしながら、本実施形態のロジックスイッチにおいては、特別な対策を施す必要がない。これはメモリセルトランジスタのドレイン領域１０ｂがパストランジスタ２０のゲート電極２０ｃ２に電気的に接続されていると同時に、メモリセルトランジスタ１０とパストランジスタ２０とが形成される半導体領域が共通のｐ型半導体領域で構成されているためである。これにより、端子となるｐ＋型不純物領域８に消去電圧ＶＥＲを印加したとしても、パストランジスタ２０のゲート電極２０ｃ２と半導体基板１００の両方に消去電圧ＶＥＲが伝播し、パストランジスタ２０のゲート絶縁膜２０ｃ１の電界を小さく押さえることができる。
　一般に、メモリセルトランジスタ１０と、パストランジスタ２０とを同一チップ上に形成する場合は、メモリセルトランジスタ１０とパストランジスタ２０は独立したブロックにそれぞれ形成される。これを比較例のロジックスイッチとして、以下に説明する。この比較例のロジックスイッチにおいては、図４に示すように、メモリセルトランジスタはメモリ形成領域１０４に形成され、パストランジスタ２０は論理回路形成領域１０５にそれぞれ形成される。そして、メモリ形成領域１０４と、論理回路形成領域１０５とは、例えば、ｎウェル１０６に分離される。なお、図４では、ｎウェル１０６は狭く表示してあるが、実際には非常に広い幅を有している。このような比較例の構造においては、メモリセルトランジスタ１０の基板に消去電圧ＶＥＲをかけたとしても、基板電位は接地されたままの状態にある。そのため、パストランジスタ２０のゲート絶縁膜の電界は非常に強くなってしまう。
　図２に示す本実施形態のロジックスイッチと、図４に示す比較例のロジックスイッチにおいて消去動作を行ったときの、パストランジスタ中心部における電位および電界強度の深さ方向分布を、図５および図６にそれぞれ示す。図５からわかるように、本実施形態および比較例は、ともにゲート電極に消去電圧ＶＥＲが伝播する。しかし、比較例においては、基板は接地されているので、図６からわかるように、本実施形態に比べて、ゲート絶縁膜の電界が強くなる。比較例においては、このような高電界が、消去動作ごとにかかるので、パストランジスタのゲート絶縁膜を破壊する恐れがある。これに対して、本実施形態においては、パストランジスタのゲート絶縁膜にかかる電界は低い。
　本実施形態のロジックスイッチ１において、メモリセルトランジスタ１０が過消去された状態でパストランジスタ２０を動作させた場合を図７に示す。基板バイアスが印加される端子となるｐ＋型不純物領域８には接地電位ＧＮＤが印加され、メモリセルトランジスタ１０のソース領域１０ａには駆動電圧ＶＤＤが印加され、パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂには、それぞれ異なる外部回路が電気的に接続されている。メモリセルトランジスタ１０の制御ゲート１０ｃ４に印加する電圧ＶＣＧは任意であるが、ここでは０Ｖとしている。メモリセルトランジスタ１０が過消去状態にあるため、パストランジスタ２０のゲート電極２０ｃ２には、メモリセルトランジスタ１０のドレイン領域１０ｂを介してソース領域１０ａの駆動電圧ＶＤＤが伝わり、パストランジスタ２０はオン状態となる。その結果、パストランジスタ２０のソース領域２０ａおよぶドレイン領域２０ｂに電気的に接続された外部回路は電気的に接続される。
　パストランジスタ２０をオフ状態にするには、メモリセルトランジスタ１０の浮遊ゲート１０ｃ２に電子を注入して負に帯電させればよい。
　メモリセルトランジスタ１０の書き込み動作におけるバイアス条件を図８に示す。このとき、制御ゲート１０ｃ４には書き込み電圧（プログラム電圧）Ｖｐｒｇｍを印加し、不純物領域８と、メモリセルトランジスタ１０のソース領域１０ａはＧＮＤに電気的に接続される。パストランジスタ２０のソース領域２０ａおよびドレイン領域２０ｂは浮遊状態であってもよいし、外部回路に電気的に接続されていても良い。制御ゲート１０ｃ４に書き込み電圧Ｖｐｒｇｍを印加することでメモリセルトランジスタ１０のトンネル絶縁膜１０ｃ１の電界が強まるので、基板１００から浮遊ゲート１０ｃ２へ電子が注入される。
　メモリセルトランジスタ１０の書き込み動作後にパストランジスタ２０を動作させた状態を図９に示す。このとき、制御ゲート１０ｃ４は、０Ｖの電位となっている。メモリセルトランジスタ１０には電子が書き込まれているため、浮遊ゲート１０ｃ２の電位ＶＦＧは負となり、メモリセルトランジスタ１０はオフ状態となる。このため、パストランジスタ２０のゲート電極２０ｃ２にはソース領域１０ａの駆動電圧ＶＤＤが伝わらない。そのため、パストランジスタ２０のソース領域２０ａとドレイン領域２０ｂに電気的に接続された外部回路は電気的に切断された状態となる。
　このようにパストランジスタ２０をカットオフ状態にするためには、書き込み動作による浮遊ゲート１０ｃ２の電位変化量が重要となる。本実施形態のロジックスイッチにおいて、メモリセルトランジスタ１０の書き込みについて、シミュレーションを行った結果を図１０に示す。このシミュレーションは、過消去状態からＶｐｒｇｍ＝２０Ｖで書き込みを行った場合について計算している。この場合、ｔ＝０の浮遊ゲート１０ｃ２の電位ＶＦＧを例えば１Ｖとしている。メモリセルトランジスタ１０の制御ゲート１０ｃ４と、浮遊ゲート１０ｃ２との間にはブロック絶縁膜１０ｃ３を介した強い容量結合があるため、制御ゲート１０ｃ４の電位ＶＣＧの変化に伴って浮遊ゲート１０ｃ２の電位ＶＦＧも変化する。このため、浮遊ゲート１０ｃ２へのＦＮ注入（ＦＮ電流の注入）がなければ、ＶＦＧは最終的にはＶＣＧとカップリング比で定められた値になる。しかし、実際には浮遊ゲート１０ｃ２へのＦＮ注入が起こるため、ＶＣＧを一定に保たったとしてもＶＦＧは時間と共に低下する。これは注入された電子の影響であり、本実施形態の場合では書き込み時間１００μｓに対してＶＦＧは－５．４Ｖ変化する（図１０）。このまま、制御ゲート１０ｃ４の電位ＶＣＧをＶｐｒｇｍから０Ｖにすると、注入された電子が浮遊ゲート１０ｃ２に蓄えられたまま、浮遊ゲート１０ｃ２の電位ＶＦＧが低下するので、ｔ＝０にて１Ｖであった電位ＶＦＧは書き込み後では－４．４Ｖになる（図１０）。
　本実施形態の不揮発性プログラマブルロジックスイッチのスイッチング特性を、図１１に示す。図１１において、横軸はＶＣＧ＝０Ｖにおける浮遊ゲート１０ｃ２の電位ＶＦＧであり、縦軸はパストランジスタ１０のソース領域２０ａおよびドレイン領域２０ｂの電位をＶＤＤ＝１ＶとＧＮＤにしたときに流れるパストランジスタ２０のドレイン電流である。図１０に示すように、本実施形態では過消去からの書き込み動作によって、浮遊ゲート１０ｃ２の電位ＶＦＧは１Ｖから－４．４Ｖにシフトする。この時、パストランジスタ２０のオン／オフ比は４桁であり、パストランジスタ２０として正常に機能することが分かる。
　以上説明したように、本実施形態ではメモリセルトランジスタとパストランジスタの２つのトランジスタによって不揮発性プログラマブルロジックスイッチを実現することができる。このように従来技術に比べて使用するトランジスタ数が少ないので、チップの高密度化が可能になるほか、1チップあたりの消費電力を低減することができる。また、ゲート長の小さいトランジスタで構成することができるので、従来技術に比べて回路全体を高速化することができる。
　一般的に、素子を微細化すると素子速度の向上や単位チップ当たりのコスト低下などのメリットが得られることは良く知られているが、これに加えて本実施形態では微細化するほどパストランジスタがオフしやすくなる特徴も持つ。これは、電子書き込み状態（メモリセルトランジスタ１０がオフ状態）のときを、等価回路に置き換えることで理解することができる。図１８はパストランジスタのゲート電位が、メモリセルトランジスタ１０のソース領域１０ａの電位ＶＤＤ、浮遊ゲートの電位ＶＦＧ、基板電位との容量結合、すなわち、メモリセルトランジスタ１０のソース領域１０ａとパストランジスタ２０のソース領域２０ａとの容量Ｃ１、パストランジスタ２０のソース領域２０ａと浮遊ゲート間の容量Ｃ２、パストランジスタ２０のソース領域２０ａと基板間の容量Ｃ３、パストランジスタ２０のゲート容量Ｃ４とによって定まることを説明する等価回路図である。ゲート長が十分に長いときはパストランジスタ２０のゲート容量Ｃ４の影響が強いため、容量結合によってパストランジスタ２０のゲート電位がほぼ０Ｖとなる。これに対しゲート長が短くなると容量Ｃ４との容量結合が弱まり、浮遊ゲートとメモリセルトランジスタ１０のソース領域１０ａ（＝パストランジスタのゲート）間の容量結合の影響が現れ始める。その結果、パストランジスタ２０のゲート電位はマイナス方向にシフトするようになり、浮遊ゲートの電位が同じであってもパストランジスタ２０のカットオフ特性が向上する効果が得られるようになる。
　図１９は、ＶＦＧ＝－４．５Ｖとしたときのパストランジスタ２０ゲート電位をパストランジスタのゲート長に対してプロットしたものである。なお、メモリセルトランジスタ１０のゲート長はパストランジスタ２０のそれと同じ長さにしている。プロセス条件１は本実施形態のロジックスイッチにおいて、チャネル濃度を２×１０１８ｃｍ－３、プロセス条件２はチャネル濃度を１×１０１８ｃｍ－３とした結果である。ゲート長を短くするほどパストランジスタ２０のゲート電位が低下し、ゲート長が４０ｎｍ～８０ｎｍにて極小値を取ることが分かる。
　プロセス条件１とプロセス条件２において、ゲート長を３０ｎｍ～４０ｎｍ以下にすると逆にゲート電位が上昇するのは、メモリセルの短チャネル効果によってメモリセルトランジスタ１０のソース領域１０ａからの電位ＶＤＤがパストランジスタ１０のゲート電極に伝播するためである。しかしながら、プロセス条件１とプロセス条件２で用いられる熱処理とは異なるＬＳＡ（Laser Spike Anneal）（プロセス条件３）を用いれば、例えばプロセス条件２と同じチャネル濃度１×１０１８ｃｍ－３であっても接合深さを、従来の７０ｎｍ～１００ｎｍから２０ｎｍ以下にすることが可能であり、短チャネル効果を抑制することができる。そうすれば、短チャネル効果が抑制された不揮発性プログラマブルロジックスイッチの実現が可能となり、図１９に示すようにゲート長が４０ｎｍ以下でより良好な特性を得ることができるようになる。
　上記説明は、メモリセルトランジスタ１０と、パストランジスタ２０とがｎチャネルトランジスタであるとして説明したが、ｐチャネルトランジスタであってよい。この場合、例えば、半導体基板１００はｎ型、メモリセルトランジスタ１０のソース領域１０ａ、ドレイン領域１０ｂはｐ型、パストランジスタ２０のソース領域２０ａ、ドレイン領域２０ｂもｐ型、端子用の不純物領域８はｎ＋不純物領域となる。ただし、メモリセルトランジスタと、パストランジスタのチャネルの導電型が異なる場合には、本発明を適用することができない。
　本実施形態の構造では、メモリセルトランジスタとパストランジスタのゲート長を等しくしている。しかしながら、メモリセルトランジスタのゲート長をパストランジスタのそれより大きくしたとしても、３倍以下であれば従来のＳＲＡＭに比べて面積の点で優位性を保つことができる。これは一般的にＳＲＡＭが６つのトランジスタで構成され、且つトランジスタが「２個／列×３列」の形で配置されているためである。
　次に、第１実施形態の不揮発性プログラマブルロジックスイッチの製造方法を、図１２（ａ）～図１７（ｂ）を参照して説明する。以下の説明では、不純物濃度が５×１０１５ｃｍ－３程度の、面方位（１００）のｐ型Ｓｉ基板を用いるが、他の面方位を用いてロジックスイッチを製作しても良い。
　まず、図１２（ａ）に示すように、Ｓｉ基板２００上に熱酸化膜２０２を形成し、その後、Ｓｉ３Ｎ４膜２０４、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜２０６を順次形成する。続いて、素子分離領域となるＳＴＩ（Shallow Trench Isolation）形成のために、レジストを塗布した後、レジストのパターンニングを行い、レジストからなるマスク２０８を形成する。このマスク２０８を用いて、ＴＥＯＳ膜２０６、Ｓｉ３Ｎ４膜２０４、ＳｉＯ２膜２０２、Ｓｉ基板２００を順次エッチングし、図２０（ｂ）に示すような深さ２００ｎｍ程度の溝２１０をＳｉ基板２００に形成する。続いて、レジストのマスク２０８を除去した後、再度ＴＥＯＳ膜２０６を堆積し、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ＴＥＯＳ膜２０６を平坦化する。すると、図１２（ｃ）に示すように、Ｓｉ基板２００に形成された溝２１０にＴＥＯＳ膜２０６が埋め込まれる。
　次に、図１３（ａ）に示すように、Ｓｉ３Ｎ４膜２０４、ＳｉＯ２膜２０２をエッチングにて除去することによりＳＴＩ２０６ａが形成される。これらのＳＴＩ２０６ａによって、Ｓｉ基板２００は、メモリセルトランジスタ形成領域２０１ａ、パストランジスタ形成領域２０１ｂ、基板バイアスを印加するための端子形成領域２０１ｃに分離される。続いて、図１３（ｂ）に示すように、Ｓｉ基板２００の表面に犠牲酸化膜２１２を形成し、その後、チャネルの不純物プロファイルを形成するために、Ｂなどをイオン注入し、熱処理を施す。可能ならば、メモリセルトランジスタと、パストランジスタとの不純物プロファイルは共通にした方が良い。しかし、場合によっては両者で異なる不純物プロファイルを用いる必要があり、その時はマスクを用いてメモリセルトランジスタ形成領域２０１ａと、パストランジスタ形成領域２０１ｂで異なる条件のイオン注入を行う必要がある。本実施形態の製造方法では、メモリセルトランジスタと、パストランジスタに最適なゲート絶縁膜の厚さが異なる。そこで、メモリセルトランジスタ形成領域２０１ａおよびパストランジスタ形成領域２０１ｂごとに異なる厚さの熱酸化膜を形成する必要がある。まず、犠牲酸化膜２１２を除去した後、膜厚が数ｎｍのパストランジスタ用のゲート絶縁膜２１４を形成する（図１３（ｃ））。
　次に、図１４（ａ）に示すように、全面を覆うようにＳｉ３Ｎ４膜２１６を形成し、その後、Ｓｉ３Ｎ４膜２１４上にレジスト２１８を塗布する。続いて、レジスト２１８のパターニングを行い、メモリセルトランジスタの形成領域２０１ａに開口２１８ａを形成する（図１４（ａ））。その後、Ｓｉ３Ｎ４膜２１６およびＳｉＯ２膜２１４に対するエッチングを行い、レジスト２１８を除去することにより、図１４（ｂ）に示すようにメモリセルトランジスタ形成領域２０１ａにあるＳｉ３Ｎ４膜２１６およびゲート絶縁膜２１４のみが除去される。続いて、メモリセルトランジスタ形成領域２０１ａに、厚さ８ｎｍ程度のゲート絶縁膜２２０を形成した後、レジスト２１８およびＳｉ３Ｎ４膜２１６をエッチングにて除去する。このようなプロセスを経ることで、図１４（ｃ）に示すように、形成領域２０１ａ、２０１ｂごとに異なるゲート絶縁膜を形成することができる。なお、ここではゲート絶縁膜はＳｉＯ２であるとの前提で説明を行ったが、ＮＯやＮＨ３などで窒化したシリコン窒化膜、金属酸化膜、または金属酸窒化膜等のＨｉｇｈ－ｋ膜であってもよい。
　本実施形態では、メモリセルトランジスタとパストランジスタとでゲート電極の構造が異なる。すなわち、メモリセルトランジスタは制御ゲートの他に浮遊ゲートがあるのに対し、パストランジスタは、例えばポリシリコンからなるゲート電極だけを持つ構造である。この様な構造に対して以下のようなプロセスを用いれば、異なるゲート電極構造のトランジスタを１つの半導体領域に作成することが可能となり、メモリセルトランジスタと、パストランジスタをそれぞれが独立した領域に形成する必要が無くなり、図４で説明したようなｎウェル領域１０６は不要となる。
　まず、Ｐ（リン）などをイオン注入したポリシリコン膜２２２およびメモリセルトランジスタの電極間絶縁膜（ブロック絶縁膜）となる絶縁膜２２４を形成する（図１５（ａ））。なお、イオン注入したポリシリコン膜２２２の形成は、ポリシリコン膜を形成した後、Ｐなどをイオン注入してもよい。続いて、図１５（ｂ）に示すように、パストランジスタのゲート電極が形成される個所の電極間絶縁膜２２４の一部をエッチングにて除去し、溝２２４ａを形成する。この溝２２４ａの幅は、パストランジスタのゲートの幅よりも狭い。その後、Ｐなどのイオン注入したポリシリコン膜２２６を全面に形成する（図１５（ｃ））。すると、溝２２４ａはポリシリコン膜２２６によって埋め込まれ、ポリシリコン膜２２６はポリシリコン膜２２２と接続する（図１５（ｃ））。
　次に、全面にレジストの塗布を行い、このレジストをパターンニングしてゲート形成用のパターン２２８を形成する（図１６（ａ））。このパターン２２８をマスクとして、ポリシリコン膜２２６、絶縁膜２２４、ポリシリコン膜２２２の順でエッチング処理を施す。そうすると、図１６（ｂ）に示すように、メモリセルトランジスタ形成領域２０１ａには、トンネル絶縁膜２３０１、浮遊ゲート２３０２、電極間絶縁膜２３０３、制御ゲート２３０４がこの順序で積層された積層構造を有するゲート２３０が形成され、パストランジスタ形成領域２０１ｂには、ゲート絶縁膜２３２１、ゲート電極２３２２がこの順序で積層された積層構造を有するゲート２３２が形成される。この後、後酸化プロセスを行う。なお、後酸化プロセスにより生ずる酸化膜領域の図示は省略する。なお、上記製造方法では、制御ゲートがポリシリコン膜であったが、金属膜であってもよい。
　次に、砒素やリンなどのイオン注入ならびに熱処理を施し、図１７（ａ）に示すように、メモリセルトランジスタ形成領域２０１ａにｎ型不純物領域２３４ａ、２３４ｂを形成し、パストランジスタ形成領域２０１ｂにｎ型不純物領域２３６ａ、２３６ｂを形成する。これらのｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂは、基板表面に不純物濃度のピークを有する。また、場合によっては、上記ｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂを形成した後、短チャネル効果を抑制するために、これらのｎ型不純物領域２３４ａ、２３４ｂ、２３６ａ、２３６ｂの下部にｐ型不純物をイオン注入し、ハロー領域を形成してもよい。
　また、本実施形態は、図２に示すメモリセルトランジスタとパストランジスタとの間のＳＴＩ１０２の幅に着目すると、図４に示す比較例のそれと比べて幅を縮小することができる。一般的に比較例のような構造においては、素子同士の動作が干渉しないようにＳＴＩの幅を一定値以下にすることができない。具体的にはＳＴＩの幅が、メモリセルトランジスタが形成される半導体領域１０１ａとｎウェル１０６と間に形成される空乏層幅と、パストランジスタが形成される半導体領域１０１ｃとｎウェル１０６との間に形成される空乏層幅の和以上になっていなければならない。そうでないと、ｎウェル１０６が完全に空乏化するからである。
　ｐ型領域のアクセプター濃度がＮａ、ｎ型領域のドナー濃度がＮｄのとき、ｐｎ接合間で生じる空乏層幅Ｗｄｅｐは
Figure JPOXMLDOC01-appb-M000001
 と表される。ここでεｓｉはＳｉの誘電率、ｑは素電荷、Ψｍはｐｎ接合間の接合電位（例えば、１Ｖ）と消去電圧１５Ｖとの和（１６Ｖ）である。比較例においては、空乏層がＳＴＩの両側から伸びたとしても接触しないことが求められるので、ＳＴの幅Ｗｓｔｉは
Figure JPOXMLDOC01-appb-M000002
 の関係を満たすことが求められる。右辺の係数「３」は、両側から空乏層が伸びたとしても両者が接触しないようにするための係数であり、少なくとも２より大きいことが必要であり、安全を考えて３としている。一般的にＳＴＩの周辺のアクセプター、ドナー濃度は１×１０１７～１×１０１８ｃｍ－３なので、計算すると、比較例においては、Ｗｓｔｉは２μｍとなる。
　これに対して、本実施形態におけるメモリセルトランジスタとパストランジスタとの間のＳＴＩに求められる機能は、メモリセルトランジスタの拡散層１０ｂと、パストランジスタの拡散層２０ａを電気的に絶縁状態にすることである。そのためＳＴＩの幅は、最小加工寸法以上（例えば、１００ｎｍ以上）であればよい。また、ロジックスイッチが全体としてコンパクトでサイズを小さくするためには、５００ｎｍ以下であることが好ましい。
　続いて、絶縁膜、例えばＴＥＯＳ膜を堆積し、ＲＩＥを施すことにより、ゲート２３０、２３２の側部にＴＥＯＳ膜からゲート側壁２３８を形成する（図１７（ａ））。ゲート側壁はＴＥＯＳ膜ではなく、Ｓｉ３Ｎ４膜など他の絶縁膜で形成しても良い。また、単層構造ではなく、ＴＥＯＳ膜とＳｉ３Ｎ４膜など２層以上の絶縁膜でゲート側壁２３８を形成しても良い。
　次に、端子形成領域２０１ｃのみをレジスト等のマスク材でマスクし、砒素やリンなどの不純物イオン注入工程を行い、図１７（ｂ）に示すような不純物濃度１×１０１９ｃｍ－３～１×１０２０ｃｍ－３程度のｎ＋不純物領域２４０ａ、２４０ｂをメモリセルトランジスタ形成領域２０１ａに形成し、不純物濃度１×１０１９ｃｍ－３～１×１０２０ｃｍ－３程度のｎ＋不純物領域２４２ａ、２４２ｂをパストランジスタ形成領域２０１ｂに形成する。その後、メモリセルトランジスタ形成領域２０１ａおよびパストランジスタ形成領域２０１ｂをマスクし、端子形成領域２０１ｃにｐ型の不純物、例えば、Ｂ（ボロン）を注入し、基板バイアスを印加する端子となるｐ＋不純物領域２４４を形成する。続いて、全面に層間絶縁膜２５０を形成し、配線（図示せず）を形成し、図１７（ｂ）に示す本実施形態のロジックスイッチ１を形成する。
　なお、上記説明に従って作成される本実施形態のロジックスイッチは、メモリセルトランジスタとパストランジスタの基板プロファイルおよび拡散層プロファイルが基本的に同じになる。しかしながら、メモリセルトランジスタとパストランジスタが共通のｐウェルで形成されていれば、イオン注入の際にマスクによる打ち分けを行いプロファイルは異なっても問題ない。
　以上説明したように、本実施形態によれば、メモリセルトランジスタとパストランジスタから構成されるので、サイズを可及的に小さくすることができる。また、メモリセルトランジスタとパストランジスタを同一半導体基板または半導体領域に、通常の半導体プロセスを用いて形成することが可能となる。
（第２実施形態）
　次に、本発明の第２実施形態によるロジックスイッチを説明する。本実施形態のロジックスイッチの回路図を図２０に示し、断面図を図２１に示す。この実施形態のロジックスイッチ２は、ｎウェル領域３０１およびｐウェル領域３０２を備えている半導体層に設けられる。なお、図２０においては、ｐウェル領域３０２はｎウェル領域３０１に隣接して設けられ、ｎウェル領域３０１とは素子分離領域３０４ａによって分離されている。この実施形態のロジックスイッチ２は、ｐウェル領域３０２に設けられた電極２０８、メモリセルトランジスタ２００、ｎチャネルＭＯＳトランジスタ２０１、およびｎ型パストランジスタ２０３と、ｎウェル領域に設けられたｐチャネルＭＯＳトランジスタ２０２および電極２１８とを備えている。電極２０８、メモリセルトランジスタ２００、ｎチャネルＭＯＳトランジスタ２０１、およびｎ型パストランジスタ２０３は、素子分離領域３０４ｂによって互いに分離され、ｐチャネルＭＯＳトランジスタ２０２および電極２１８は、素子分離領域３０４ｃによって互いに分離されている。ここでは、第１実施形態と重複する点については記載を省略する。ｎチャネルＭＯＳトランジスタ２０１およびｐチャネルＭＯＳトランジスタ２０２は直列に接続されている。
　図２０に示すように、メモリセルトランジスタ２００のドレイン電極２００ｂはｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃに電気的に接続されており、ｎチャネルＭＯＳトランジスタ２０１のドレイン電極２０１ｂおよびｐチャネルＭＯＳトランジスタ２０２のソース電極２０２ａはともにパストランジスタ２０３のゲート電極２０３ｃへ電気的に接続されている。
　ｐウェル領域３０２にはｐ＋拡散層で形成された電極２０８が形成されており、電極２０８を通じてｐウェル領域３０２に基板バイアスを印加することができる。ｎウェル領域３０１はｐウェル領域３０２と隣接してｐｎ接合２１７を形成している。一方、ｎウェル領域３０１にはｎ＋拡散層で形成された電極２１８が形成されており、ｎウェル領域３０１に基板バイアスを印加することができる。電極２１８に正バイアスを印加した場合、ｐｎ接合２１７は逆バイアス条件となるため、電位はｐウェル領域３０２側に伝わらず、ｎウェル領域３０１のみに正バイアスを印加することができる。また、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃは、メモリセルトランジスタ２００のドレイン電極２００ｂとｐウェル領域３０２とで形成されるｐｎ接合２１５を通じて電極２０８と電気的に接続している。同様にパストランジスタ２０３のゲート電極２０３ｃはｐｎ接合２１６を通じて電極２０８と電気的に接続している。
　図２１に示すように、メモリセルトランジスタ２００は、ｐウェル領域３０２内の半導体領域３１０に離間して形成されたｎ＋型のソース領域２００ａおよびドレイン領域２００ｂを有している。更に、ソース領域２００ａとドレイン領域２００ｂとの間のチャネルとなる半導体領域３１０上に、トンネル絶縁膜２００ｃ１、電荷蓄積膜２００ｃ２、ブロック絶縁膜２００ｃ３、および制御ゲート２００ｃ４がこの順序で積層された積層構造のゲート２００ｃを有している。本実施形態においては、第１実施形態と異なり、電荷蓄積膜２００ｃ２は例えば窒化膜を含む電荷トラップ膜を有している。すなわち、メモリセルトランジスタ２００はＭＯＮＯＳ(Metal－Oxide-Nitride-Oxide-Semiconductor)ゲート構造を有している。このゲート２００ｃの側部には絶縁体の側壁２００ｄが設けられている。なお、半導体領域３１０とドレイン領域２００ｂはＰＮ接合２１５を形成している。
　ｎチャネルＭＯＳトランジスタ２０１は、ｐウェル領域３０２内の半導体領域３１１に離間して形成されたｎ＋型のソース領域２０１ａおよびドレイン領域２０１ｂを有している。更に、ソース領域２０１ａとドレイン領域２０１ｂとの間のチャネルとなる半導体領域３１１上に、ゲート絶縁膜２０１ｃ１、ゲート電極２０１ｃ２がこの順序で積層された積層構造のゲート２０１ｃを有している。このゲート２０１ｃの側部には絶縁体の側壁２０１ｄが設けられている。なお、半導体領域３１１とドレイン領域２０１ｂはｐｎ接合２１６を形成している。
　ｐチャネルＭＯＳトランジスタ２０２は、ｎウェル領域３０１内の半導体領域３１２に離間して形成されたｐ＋型のソース領域２０２ａおよびドレイン領域２０２ｂを有している。更に、ソース領域２０２ａとドレイン領域２０２ｂとの間のチャネルとなる半導体領域３１２上に、ゲート絶縁膜２０２ｃ１、ゲート電極２０２ｃ２がこの順序で積層された積層構造のゲート２０２ｃを有している。このゲート２０２ｃの側部には絶縁体の側壁２０２ｄが設けられている。なお、ｎウェル領域３０１とｐウェル領域３０２は素子分離領域３０４ａ下でｐｎ接合２１７を形成している。
　また、ｎチャネルＭＯＳトランジスタ２０３は、ｐウェル領域３０２内の半導体領域３１３に離間して形成されたｎ＋型のソース領域２０３ａおよびドレイン領域２０３ｂを有している。更に、ソース領域２０３ａとドレイン領域２０３ｂとの間のチャネルとなる半導体領域３１３上に、ゲート絶縁膜２０３ｃ１、ゲート電極２０３ｃ２がこの順序で積層された積層構造のゲート２０３ｃを有している。このゲート２０３ｃの側部には絶縁体の側壁２０３ｄが設けられている。なお、電極２０８は、第１実施形態の電極８と同様の構造を有している。
　次に、本実施形態のロジックスイッチ２のスイッチ動作について説明する。まず、メモリセルトランジスタ２００のソース電極２００ａに電源電圧Ｖｄｄが印加されており、ｎチャネルＭＯＳトランジスタ２０１のドレイン電極２０１ａおよびｐチャネルＭＯＳトランジスタ２０２のソース電極２０２ｂにはそれぞれ０Ｖ（接地）および電源電圧Ｖｄｄが印加されている状態であるとする。ｐウェル領域３０２に基板バイアスを印加するための電極２０８は接地されているとする。また、電極２１８に正バイアス（例えばＶｄｄ）を印加することにより、ｐチャネルＭＯＳトランジスタ２０２は０～Ｖｄｄの電圧範囲でスイッチ動作するものとする。
　メモリセルトランジスタ２００に電荷蓄積層に電子が書き込まれている場合（図２２）、メモリセルトランジスタ２００はオフ状態であるため、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃはメモリセルトランジスタ２００のソース領域２００ａと電気的に切り離されており、従って、これらゲート電極２０１ｃ、２０２ｃに電源電圧Ｖｄｄが印加されることはない。このため、平衡状態ではゲート電極２０１ｃ、２０２ｃの電位は基板と同じ０Ｖとなり、ｎチャネルＭＯＳトランジスタ２０１はオフ状態、ｐチャネルＭＯＳトランジスタ２０２はオン状態となる。ｐチャネルＭＯＳトランジスタ２０２がオン状態になることにより、パストランジスタ２０３のゲート電極２０３ｃにはｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂと同じく電源電圧Ｖｄｄが印加され、パストランジスタ２０３はオン状態となる。ｎチャネルＭＯＳトランジスタ２０３のゲート電極２０３ｃの電位はｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂを通じて電源電圧Ｖｄｄで安定する。この結果、第１実施形態に比して、パストランジスタ２０３への外部回路の高周波信号の影響を抑えることができ、回路動作の信頼性が向上する。
　メモリセルトランジスタ２００の電荷蓄積層が過消去状態の場合（図２３）は、メモリセルトランジスタ２００はオン状態となるため、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびｐチャネルＭＯＳトランジスタ２０２のゲート電極２０２ｃはメモリセルトランジスタ２００のソース電極２００ａと電気的に接続されて電源電圧Ｖｄｄが印加される。従ってｎチャネルＭＯＳトランジスタ２０１はオン状態、ｐチャネルＭＯＳトランジスタ２０２はオフ状態となり、パストランジスタ２０３のゲート電極２０３ｃはｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａと同じく接地され、パストランジスタ２０３はオフ状態となる。
　以上の説明では、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａは接地され、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂには電源電圧Ｖｄｄが電気的に接続された、いわゆるインバーター構造となっているため、メモリセルトランジスタ２００のオン状態またはオフ状態とパストランジスタ２０３のオン状態またはオフ状態は逆になっているが、図２４に示すように、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａを電源電圧Ｖｄｄに電気的に接続し、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂを接地する、いわゆるリピーター構造にすることでメモリセルトランジスタ２００のオン状態またはオフ状態とパストランジスタ２０３のオン状態またはオフ状態を一致させることも可能である。
　次に書き込みまたは消去方法について説明する。メモリセルトランジスタ２００に書き込みを行うときは、第１実施形態の場合と同様に、メモリセルトランジスタ２００のソース電極２００ａおよび基板バイアス電極２０８を接地し、メモリセルトランジスタ２００のゲート電極２００ｃに高電圧（例えば２０Ｖ）を印加して電子をチャネル３１０からメモリセルトランジスタ２００の電荷蓄積層２００ｃ２へ注入する。メモリセルトランジスタ２００のゲート電極２００ｃと電圧源を共有する他のメモリセルトランジスタに書き込みを行う場合（つまり、メモリセルトランジスタ２００に書き込みを行いたくない場合）は、メモリセルトランジスタ２００のソース電極２００ａ、ｎチャネルＭＯＳトランジスタ２０１のソース電極２０１ａ、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂ、および基板バイアス電極２０８を浮遊状態とする。メモリセルトランジスタ２００のドレイン電極２００ｃに高電圧が入力されるとゲート－基板容量によってｐウェル領域３０２の電位が上昇する。ｎチャネルＭＯＳトランジスタ２０１、パストランジスタ２０３はｐウェル領域を共有しているため、これらの基板電位も上昇するが、ｎチャネルＭＯＳトランジスタ２０１のゲート電極２０１ｃおよびパストランジスタ２０３のゲート電極２０３ｃはそれぞれｐｎ接合２１５、２１６によってｐウェル領域と電気的に接続しており、これらのｐｎ接合２１５、２１６には順方向に電圧がかかる（ｐ側が高電位）ため、結果としてゲート電極２０１ｃおよびゲート電極２０３ｃは基板と同電位になり、ゲート絶縁膜が保護される。
　一方、ｐチャネルＭＯＳトランジスタ２０２については、ゲート電極２０２ｃにはｐｎ接合２１５を通じて高電圧がかかるが、ｐｎ接合２１７によってｎウェル領域３０１も同電位となるため、結果としてゲート絶縁膜は保護される。なお、ｐウェル領域とｎウェル領域が隣接せず、ｐｎ接合２１７が存在しない場合は、ｐチャネルＭＯＳトランジスタ２０２のドレイン電極２０２ｂにメモリセルトランジスタ２００のゲート電極２００ｃと同等の高電圧を印加することでｐチャネルＭＯＳトランジスタ２０２のゲート絶縁膜を保護してもよい。あるいは、ｎウェル領域３０１上の基板バイアス電極２１８に高電位を印加することでｐチャネルＭＯＳトランジスタ２０２のゲート絶縁膜を保護してもよい。
　メモリセルトランジスタ２００を消去するときは、ゲート電極２００ｃを０Ｖに接地し、他の電極は浮遊状態にした後に基板バイアス電極２０８に高電圧を印加し、メモリセルトランジスタ２００の電荷蓄積層の電子を引き抜く。この際、ウェルを共通にするメモリセルはすべて消去される（ブロック一括消去）。
　次に第２実施形態のロジックスイッチの製造方法を、図２５乃至図３１を参照して説明する。第１実施形態と同様にｐ型Ｓｉ基板３００を用意し、第１実施形態と同様に素子分離のためのＳＴＩ構造の素子分離領域３０４ａ、３０４ｂ、３０４ｃを形成する。これにより、基板３００上に互いに分離された６つの第１乃至第６の素子領域３０５１～３０５６が形成される（図２５）。続いて、基板３００の表面上に犠牲酸化膜（図示せず）を形成した後、第５および第６の素子領域３０５５、３０５６をレジストなどのマスクで覆い、第１乃至４の素子領域３０５１～３０５４にｐ型不純物、例えばＢなどを注入する。これにより、ｐウェル３０２およびｐチャネルＭＯＳトランジスタのチャネルプロファイルが形成される。必要に応じてリソグラフィー技術等を用いて、基板コンタクトを形成する第１の素子領域３０５１、パストランジスタを形成する第２の素子領域３０５２、メモリセルトランジスタを形成する第３の素子領域３０５３、ＮＭＯＳトランジスタを形成する第４の素子領域３０５４にそれぞれ異なる注入条件で不純物注入を行っても良い（図２５）。
　次に、第１乃至第４の素子領域３０５１～３０５４をレジスト（図示せず）などのマスクで覆い、第５および第６の素子領域３０５５、３０５６に例えばＰあるいはＡｓなどのドナーイオンを注入し、ｎウェル領域３０１を形成する（図２５）。続いて、ｐチャネルＭＯＳトランジスタのチャネルプロファイルを形成するために例えばＡｓあるいはＰなどのドナーイオンを注入する（図２５）。マスクおよび上記犠牲酸化膜を除去した後、トンネル膜２００ｃ１として膜厚が数ｎｍ程度のＳｉＯ２膜を成膜し、さらに電荷トラップ膜２００ｃ２として膜厚が数ｎｍ程度のＳｉＮ膜を成膜する（図２５）。
　次に、第３の素子領域３０５３のみをレジスト（図示せず）などのマスクで覆い、例えばＲＩＥ等を用いて第１、第２、第４、第５、第６の素子領域３０５１、３０５２、３０５４、３０５５、３０５６上のＳｉＮ膜２００ｃ２およびＳｉＯ２膜２００ｃ１を除去する（図２６）。これにより、第３の素子領域３０５３上にのみ、トンネル膜２００ｃ１および電荷トラップ膜２００ｃ２が残置される。
　次に、第３の素子領域３０５３上の上記マスク（図示せず）を除去した後、ゲート絶縁膜またはブロック絶縁膜として、全面に数ｎｍ程度の絶縁膜（例えばＳｉＯ２膜）３０６を成膜する（図２７）。すなわち、ここで第３の素子領域３０５３上にはブロック膜３０６／電荷トラップ膜２００ｃ２／トンネル膜２００ｃ１となるＳｉＯ２膜３０６／ＳｉＮ膜２００ｃ２／ＳｉＯ２膜２００ｃ１の積層構造が形成され、第２、第４、第５の素子領域３０５２、３０５４、３０５５にはゲート絶縁膜となるＳｉＯ２膜３０６のみが形成される。こている。
　次に、ゲート電極材として、例えばポリシリコン膜３０８を形成する（図２８）。なお、ゲート電極材としては、ポリシリコン膜以外の例えば金属薄膜でも良い。全面にレジストを塗布し、リソグラフィー技術およびＲＩＥ（Reactive Ion Etching）法を用いて、ポリシリコン膜３０８、ＳｉＯ２膜３０６をパターニングするとともに、更にＳｉＮ膜２００ｃ２およびＳｉＯ２膜２００ｃ１をパターニングする。これにより、第２乃至第５の素子領域３０５２～３０５５にゲート２０３ｃ、２００ｃ、２０１ｃ、２０２ｃをそれぞれ形成する（図２９）。すなわち、ゲート２０３ｃは第２の素子領域３０５２上に形成されてＳｉＯ２のゲート絶縁膜２０３ｃ１と、ポリシリコンのゲート電極２０３ｃ２との積層構造を有し、ゲート２００ｃは第３の素子領域３０５３上に形成されてＳｉＯ２のトンネル膜２００ｃ１と、ＳｉＮの電荷トラップ膜２００ｃ２と、ＳｉＯ２のブロック絶縁膜２００ｃ３と、ポリシリコンのゲート電極２００ｃ４の積層構造を有し、ゲート２０１ｃは第４の素子領域３０５４上に形成されてＳｉＯ２のゲート絶縁膜２０１ｃ１と、ポリシリコンのゲート電極２０１ｃ２との積層構造を有し、ゲート２０２ｃは第５の素子領域３０５５上に形成されてＳｉＯ２のゲート絶縁膜２０２ｃ１と、ポリシリコンのゲート電極２０２ｃ２との積層構造を有している。
　次に、第１および第５の素子領域３０５１、３０５５をレジストなどのマスク（図示せず）で覆い、第２乃至第４の素子領域３０５２～３０５４および第６の素子領域３０５６上のポリシリコン膜、ソース／ドレイン領域およびバイアス印加用の電極にＡｓなどのドナー注入を行う。これにより、第２の素子領域３０５２には接合深さの浅いｎ型の不純物領域２０３ａ１、２０３ｂ１が形成され、第３の素子領域３０５３には接合深さの浅いｎ型の不純物領域２００ａ１、２００ｂ１が形成され、第４の素子領域３０５４には接合深さの浅いｎ型の不純物領域２０１ａ１、２０１ｂ１が形成され、第６の素子領域３０５６には接合深さの浅いｎ型の不純物領域２１８１が形成される（図３０）。この際、短チャネル効果抑制のためにハローの形成を行っても良い。ハローの形成はソース／ドレイン拡散層の内側下方にソース／ドレインとは異なる導電型の不純物領域を形成する公知の手法である。また、リソグラフィー技術などを用いて、第２乃至第４の素子領域３０５２～３０５４、および第６の素子領域３０５６のそれぞれを別々の条件でイオンを注入しても良い。
　次に、第１および５の素子領域３０５１、３０５５上の上記マスクを除去し、第２乃至第４の素子領域３０５２～３０５４および第６の素子領域３０５６を例えばレジストからなるマスクで覆う。続いて、第１の素子領域３０５１の基板コンタクト領域，第５の素子領域３０５５のポリシリコン膜およびソース／ドレイン領域にＢなどのアクセプター注入を行う。これにより、第１の素子領域３０５１には接合深さの浅いｐ型の不純物領域２０８１が形成され、第５の素子領域３０５５には接合深さの浅いｐ型の不純物領域２０２ａ１、２０２ｂ１が形成される（図３０）。この際、リソグラフィー技術などによって第１の素子領域３０５１と第５の素子領域３０５５のアクセプター注入を別々に行ってもよく、第５の素子領域３０５５には短チャネル効果抑制のためにハローの形成を行っても良い。
　続いて、第２乃至第４の素子領域３０５２～３０５４および第６の素子領域３０５６上のマスクを除去し、第１実施形態と同様に、ゲート２０３ｃ、２００ｃ、２０１ｃ、および２０２ｃの側部に絶縁体のゲート側壁２０３ｄ、２００ｄ、２０１ｄ、２０３ｄの形成を行う（図３０）。
　その後、第１および第５の素子領域３０５１、３０５５を例えばレジストなどのマスク（図示せず）で覆い、第２乃至第４領域３０５２～３０５４および第６の素子領域３０５６の端子形成領域にディープ用ドナーイオンを注入する。これにより、第２の素子領域３０５２には接合深さの深いｎ型の不純物領域２０３ａ２、２０３ｂ２が形成され、第３の素子領域３０５３には接合深さの深いｎ型の不純物領域２００ａ２、２００ｂ２が形成され、第４の素子領域３０５４には接合深さの深いｎ型の不純物領域２０１ａ２、２０１ｂ２が形成され、第６の素子領域３０５６には接合深さの深いｎ型の不純物領域２１８２が形成される（図３１）。そして、不純物領域２０３ａ１、２０３ａ２がｎチャネルトランジスタ２０３のソース領域２０３ａとなり、不純物領域２０３ｂ１、２０３ｂ２がｎチャネルトランジスタ２０３のドレイン領域２０３ｂとなる。また、不純物領域２００ａ１、２００ａ２がｎチャネルトランジスタ２００のソース領域２００ａとなり、不純物領域２００ｂ１、２００ｂ２がｎチャネルトランジスタ２００のドレイン領域２００ｂとなる。更に、不純物領域２０１ａ１、２０１ａ２がｎチャネルトランジスタ２０１のソース領域２０１ａとなり、不純物領域２０１ｂ１、２０１ｂ２がｎチャネルトランジスタ２０１のドレイン領域２０１ｂとなる。ｎ型不純物領域２１８１、２１８２が電極２１８となる（図３１）。その後、第１および第５の素子領域３０５１、３０５５を覆っている上記マスクを除去する。
　次に、第２乃至第４の素子領域３０５２～３０５４および第６の素子領域３０５６を例えばレジストなどのマスク（図示せず）で覆い、第１および第５の素子領域３０５１、３０５５の端子形成領域にディープ用アクセプターイオンを注入する。これにより、第１の素子領域３０５１には接合深さの深いｎ型の不純物領域２０８２が形成され、第５の素子領域３０５５には接合深さの深いｐ型の不純物領域２０２ａ２、２０２ｂ２が形成される（図３１）。そして、ｐ型不純物領域２０８１、２０８２が電極２０８となり、不純物領域２０２ａ１、２０２ａ２がｐチャネルトランジスタ２０２のソース領域２０２ａとなり、不純物領域２０２ｂ１、２０２ｂ２がｐチャネルトランジスタ２０２のドレイン領域２０２ｂとなる（図３１）。その後、上記マスクを除去し、必要に応じて不純物活性化の熱処理を施す（図３１）。その後、必要に応じて全面に例えばニッケル薄膜を例えば１０ｎｍ程度成膜し、シリサイド化するための熱処理を行って、端子形成領域にシリサイド電極の形成を行ってもよい。続いて全面に層間絶縁膜を形成し、配線を形成し、図２１に示す第２実施形態のロジックスイッチを形成する。
　第２実施形態の製造方法によれば、ＭＯＮＯＳ型のメモリセル２００ｃと他のトランジスタを一括して製造することができ、プロセス工程を低減できる。
　なお、以上具体例を参照しつつ本発明の実施形態について説明したが、これらの具体例はあくまで例として挙げられているだけであり、本発明を限定するものではない。また、各実施形態の記載は適宜相互に適用できる。例えば、メモリセルは第１実施形態ではＦＧ型であり、第２実施形態ではＭＯＮＯＳ型であるが、第１実施形態にＭＯＮＯＳ型を用い、第２実施形態にＦＧ型を用いてもかまわない。その他、本発明の要素を具備し、当業者が適宜設計変更しうるロジックスイッチは本発明の範囲に包含される。
　　１　不揮発性プログラマブルロジックスイッチ
　　８　ｐ＋型不純物領域（端子）
　　１０　メモリセルトランジスタ
　１０ａ　ソース領域
　１０ｂ　ドレイン領域
　１０ｃ　ゲート
　１０ｃ１　トンネル絶縁膜
　１０ｃ２　浮遊ゲート
　１０ｃ３　ブロック絶縁膜（電極間絶縁膜）
　１０ｃ４　制御ゲート
　１５　ダイオード
　２０　パストランジスタ　
　２０ａ　ソース領域
　２０ｂ　ドレイン領域
　２０ｃ　ゲート
　２０ｃ１　トンネル絶縁膜
　２０ｃ２　ゲート電極

Claims (8)

  1. 　半導体基板に設けられた素子分離領域と、
    　前記半導体基板に設けられ前記素子分離領域によって互いに分離された第１導電型の第１および第２半導体領域と、
    　　　前記第１半導体領域に離間して設けられた第２導電型の第１ソ
    　　　ース領域および第１ドレイン領域と、
    　　　前記第１ソース領域と前記第１ドレイン領域との間の前記第１
    　　　半導体領域上に設けられた第１絶縁膜と、
    　　　前記第１絶縁膜上に設けられた電荷蓄積膜と、
    　　　前記電荷蓄積膜上に形成された第２絶縁膜と、
    　　　前記第２絶縁膜上に設けられた制御ゲートと、
    を有するメモリセルトランジスタと、
    　　　前記第２半導体領域に離間して設けられた第２導電型の第２ソ
    　　　ース領域および第２ドレイン領域と、
    　　　前記第２ソース領域と前記第２ドレイン領域との間の前記第２
    　　　半導体領域上に設けられた第３絶縁膜と、
    　　　前記第３絶縁膜上に設けられ、前記第１ドレイン領域と電気的
    　　　に接続されたゲート電極と、
    を有するパストランジスタと、
    　前記半導体基板に設けられ、前記第１および第２半導体領域に基板バイアスを印加するための電極と、
    　を備えていることを特徴とする不揮発性プログラマブルロジックスイッチ。
  2. 　前記第２ソース領域および前記第２ドレイン領域は、互いに異なる外部回路に電気的に接続され、
    　前記第１ソース領域は駆動電源に電気的に接続され、
    　前記メモリセルトランジスタの前記電荷蓄積膜における電荷蓄積状態に基づいて前記パストランジスタが導通することを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
  3. 　前記パストランジスタのゲート長をＬとすると、前記メモリセルトランジスタのゲート長は３Ｌ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
  4. 　前記素子分離領域の幅は、１００ｎｍ以上５００ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
  5. 　前記パストランジスタのゲート長は、４０ｎｍ以上８０ｎｍ以下であることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
  6. 　接続ノードを介して直列に接続された第１導電型トランジスタおよび第２導電型トランジスタをさらに備え、
    　前記第１ドレイン領域は前記第１および第２導電型トランジスタのゲート電極に電気的に接続され、前記パストランジスタのゲート電極は前記第１および第２導電型トランジスタの前記接続ノードに電気的に接続されることを特徴とする請求項１記載の不揮発性プログラマブルロジックスイッチ。
  7. 　前記素子分離領域によって互いに分離された第１導電型の第３半導体領域および第２導電型の第４半導体領域をさらに備え、前記第１乃至３半導体領域の何れかと前記第４半導体領域は前記素子分離領域の下でｐｎ接合を形成し、
    　前記第１導電型トランジスタは前記第４半導体領域に形成され、前記第２導電型トランジスタは前記第３半導体領域に形成されることを特徴とする請求項６記載の不揮発性プログラマブルロジックスイッチ。
  8. 　前記半導体基板に設けられ、前記第４半導体領域に基板バイアスを印加するための電極をさらに備えることを特徴とする請求項７記載の不揮発性プログラマブルロジックスイッチ。
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