JP2013197741A - プログラマブルロジックデバイス - Google Patents
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Abstract
【解決手段】 本発明の実施形態に係るプログラマブルロジックデバイスのロジックスイッチは、第1の配線に接続された第1の端子、第2および第3の配線に接続された第2および第3の端子を有する第1のメモリと、前記第1の配線に接続された第4の端子、第4および第5の配線に接続された第5および第6の端子を有する第2のメモリと、前記第1の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第6、第7の配線に接続されるパストランジスタとを含み、第1のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第8、第6の配線に接続され、ゲートが第9の配線に接続され、第2のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第10、第7の配線に接続され、ゲートが第11の配線に接続される。
【選択図】 図1
Description
図1は本実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス1には、セルがアレイ状に並べられる。各セルは、2つの不揮発メモリトランジスタ(以降では、メモリトランジスタとも称する)と1つのパストランジスタとを含み、ロジックスイッチを構成する。図1では、一例として4つのセルを示している。これら4つのセルを、それぞれ第1セル(メモリトランジスタMT1a、MT1bとパストランジスタPT1を有するセル)、第2セル(メモリトランジスタMT2a、MT2bとパストランジスタPT2を有するセル)、第3セル(メモリトランジスタMT3a、MT3bとパストランジスタPT3を有するセル)、第4セル(メモリトランジスタMT4a、MT4bとパストランジスタPT4を有するセル)と称する。
第1セルの2つのメモリトランジスタMT1a、MT1bが消去状態で、どちらか一方のメモリトランジスタ(例えば、メモリトランジスタMT1a)にデータを書き込む場合について説明する。1つのセルに含まれる2つのメモリトランジスタにデータを書き込む場合には、いずれか一方のメモリトランジスタが書き込み状態、他方が消去状態となるように、相補的にデータを書き込む。
(式1) T(SiO2)=Tox*ε(SiO2)/ε
ここで、Toxはパストランジスタのゲート絶縁膜の実測膜厚であり、ε(SiO2)はSiO2の誘電率であり、εはパストランジスタのゲート絶縁膜の誘電率である。
(式2) Et=(Vinh−Vprt)/T(SiO2)
ゲート絶縁膜が破壊される電界をEBKとすると、Etは、EBKより小さくなければならない。
(式3) Et≦EBK
第2の条件として、データを書き込まないセルへの誤書き込みを防ぐために印加される書き込み防止電圧Vinhについて考察する。メモリトランジスタには、データを書き込むのにゲート絶縁膜へ印加する必要がある書き込み最低電界Elim1と、データを書き込まないときにゲート絶縁膜に印加することができる非書き込み最高電界Elim2がある。書込み防止電圧Vinhは以下の条件を満たす必要がある。
(式4) Vinh≧(Elim1−Elim2)*TM
TMは、メモリトランジスタのゲート絶縁膜の膜厚の総和である。ポリシリコンなどの導電型浮遊ゲートを有するメモリトランジスタの場合、TMはトンネル膜の膜厚とブロック膜の膜厚の和である。窒化シリコン膜などの絶縁膜に電荷を捕獲させるメモリトランジスタの場合、TMはトンネル膜の膜厚と電荷捕獲膜の膜厚と、ブロック膜の膜厚の和である。
図4は、プログラマブルロジックデバイス1が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モードの時には、配線SL1とSL2に0Vを与え、セレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bをオフ状態とする。そして、各セルに接続された2つのビット線の一方に0V、他方に電源電圧Vddを与える。例えば、図4では、ビット線BL1a、BL2aに0V、ビット線BL1b、BL2bに電源電圧Vddを与える。
図5は、プログラマブルロジックデバイス1が消去モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。消去モードでは、プログラマブルロジックデバイス1に含まれる全てのメモリトランジスタを消去状態にする。消去モードでは、セレクトゲートトランジスタSG1a、SG2a、SG1b、SG2bをオフ状態にする。そして、全てのワード線WL1a、WL1b、WL2a、WL2bに負の消去電圧−Vprgを印加し、全てのビット線BL1a、BL1b、BL2a、BL2bにVssの電圧を印加する。電圧Vssは、例えば0Vである。
図6は第2の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス2は、2つのメモリトランジスタと1つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う2つのセル(第1セルと第2セル/第3セルと第4セル)でビット線を共有する。他の構成は第1の実施形態と同様である。本実施形態によれば、隣り合う2つのセルでビット線を共有するため、チップ面積を削減することができる。
第1セルの2つのメモリトランジスタMT1a、MT1bが消去状態で、どちらか一方のメモリトランジスタ(例えば、メモリトランジスタMT1a)にデータを書き込む場合について説明する。
図9は、プログラマブルロジックデバイス2が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モードの時には、配線SL1とSL2に0Vを与え、セレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bをオフ状態とする。そして、各セルに接続された2つのビット線の一方に0V、他方に電源電圧Vddを与える。本実施形態では、2つの隣接したセルでビット線を共有するため、例えばビット線BL1aにVdd、BL2aに0V、BL2bにVddを印加する。このように各配線に電圧を印加すると、第1の実施形態と同様にプログラマブルロジックデバイス2を動作させることができる。
プログラマブルロジックデバイス2が消去モードの時には、第1の実施形態と同様に、セレクトゲートトランジスタSG1a、SG2a、SG1b、SG2bをオフ状態にする。そして、全てのワード線WL1a、WL1b、WL2a、WL2bに負の消去電圧−Vprgを印加し、全てのビット線BL1a、BL2a、BL2bにVssの電圧を印加する。電圧Vssは、例えば0Vである。これによって、第1の実施形態と同様に、プログラマブルロジックデバイス2に含まれる全てのメモリトランジスタを消去状態にすることができる。
本実施形態のプログラマブルロジックスイッチは、1つのセルが複数のメモリトランジスタを含むメモリストリングと1つのパストランジスタとで構成される。図10は、本実施形態のプログラマブルロジックスイッチ3を示す図である。図11は、プログラマブルロジックスイッチ3の第1セルとセレクトゲートトランジスタSG1a、SG1bとを示す図である。なお、第1セル以外のセルも、第1セルと同様の構成である。
書き込みモードでは、セルのメモリトランジスタ対の中から1つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対MP2の一方のメモリトランジスタMT1bを書き込み状態、MT1gを消去状態とする場合を用いて説明する。
図13は、プログラマブルロジックデバイス3が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。図13は、メモリトランジスタ対MP2を選択して動作する場合の例である。動作モードの時には、配線SL1とSL2に0Vを与え、セレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bをオフ状態とする。そして、各セルに接続された2つのビット線の一方に0V、他方に電源電圧Vddを与える。
プログラマブルロジックデバイス3が消去モードの時には、第1の実施形態と同様に、セレクトゲートトランジスタSG1a、SG2a、SG1b、SG2bをオフ状態にする。そして、全てのワード線WL1a〜WL1h、WL2a〜WL2hに負の消去電圧−Vprgを印加し、全てのビット線BL1a、BL1b、BL2a、BL2bにVssの電圧を印加する。電圧Vssは、例えば0Vである。これによって、プログラマブルロジックデバイス3に含まれる全てのメモリトランジスタを消去状態にすることができる。
対を成すメモリトランジスタのゲートに接続されるワード線は共通であっても良い。本変形例のプログラマブルロジックスイッチ3aを図14に示す。図15は、プログラマブルロジックスイッチ3aの第1セルとセレクトゲートトランジスタSG1a、SG1bとを示す図である。なお、第1セル以外のセルも、第1セルと同様の構成である。
書き込みモードでは、セルのメモリトランジスタ対の中から1つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対MP2の一方のメモリトランジスタMT1bを書き込み状態、MT1gを消去状態とする場合を用いて説明する。
図17は、プログラマブルロジックデバイス3aが動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。図17は、メモリトランジスタ対MP2を選択して動作する場合の例である。動作モードの時には、配線SL1とSL2に0Vを与え、セレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bをオフ状態とする。そして、各セルに接続された2つのビット線の一方に0V、他方に電源電圧Vddを与える。
プログラマブルロジックデバイス3aが消去モードの時には、第1の実施形態と同様に、セレクトゲートトランジスタSG1a、SG2a、SG1b、SG2bをオフ状態にする。そして、全てのワード線WL1a〜WL1d、WL2a〜WL2dに負の消去電圧−Vprgを印加し、全てのビット線BL1a、BL1b、BL2a、BL2bにVssの電圧を印加する。電圧Vssは、例えば0Vである。これによって、プログラマブルロジックデバイス3aに含まれる全てのメモリトランジスタを消去状態にすることができる。
図18は第4の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス4は、2つのメモリストリングと1つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う2つのセル(第1セルと第2セル/第3セルと第4セル)でビット線を共有する。他の構成は第3の実施形態と同様である。本実施形態によれば、隣り合う2つのセルでビット線を共有するため、チップ面積を削減することができる。
書き込みモードでは、セルのメモリトランジスタ対の中から1つを選択し、そのメモリトランジスタ対の一方にデータを書き込む。一例として、メモリトランジスタ対MP2の一方のメモリトランジスタMT1bを書き込み状態、MT1gを消去状態とする場合を用いて説明する。
図20は、プログラマブルロジックデバイス4が動作モードの時にメモリセルアレイの各配線に印加する電圧を示す図である。動作モード時には、配線SL1とSL2に0Vを与え、セレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bをオフ状態とする。そして、各セルに接続された2つのビット線の一方に0V、他方に電源電圧Vddを与える。非選択のメモリトランジスタ対に接続されたワード線には、電圧Vpass2を印加する。そして、選択されたメモリトランジスタ対に接続されたワード線に、読み出し用の電圧Vreadを印加する。
プログラマブルロジックデバイス4が消去モードの時には、第3の実施形態と同様に、セレクトゲートトランジスタSG1a、SG2a、SG1b、SG2bをオフ状態にする。そして、全てのワード線WL1a〜WL1d、WL2a〜WL2dに負の消去電圧−Vprgを印加し、全てのビット線BL1a、BL1b、BL2a、BL2bにVssの電圧を印加する。これによって、プログラマブルロジックデバイス4に含まれる全てのメモリトランジスタを消去状態にすることができる。
図21は第5の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス5は、第1の実施形態のプログラマブルロジックデバイス1からセレクトゲートトランジスタSG1a、SG1b、SG2a、SG2bを除いた構成である。ただし、プログラマブルロジックデバイス5では、パストランジスタのゲート絶縁膜をプログラマブルロジックデバイス1のパストランジスタのゲート絶縁膜よりも厚くする必要がある。
図22は第1セルの一方のメモリトランジスタにデータを書き込む場合の、第1セルと第2セルの各配線に印加する電圧を示す図である。また、図22は、これらの電圧を印加するタイミングを示す図である。まず、第2セルのメモリトランジスタに接続されるビット線BL2a、BL2bに書き込み防止用の電圧Vinhを印加する。また、第1セルのメモリトランジスタに接続されるビット線BL1a、BL1bには、0Vを印加する。
(式5) Et=(Vinh)/T(SiO2)
ゲート絶縁膜が破壊される電界をEBKとすると、Etは、EBKより小さくなければならない。
図23は第6の実施形態に係るプログラマブルロジックデバイスを示す回路図である。プログラマブルロジックデバイス6は、2つのメモリトランジスタと1つのパストランジスタを含むセルがアレイ状に並べられる。本実施形態では、隣り合う2つのセル(第1セルと第2セル/第3セルと第4セル)でビット線を共有する。他の構成は第5の実施形態と同様である。本実施形態によれば、隣り合う2つのセルでビット線を共有するため、チップ面積を削減することができる。本実施形態によれば、図24に示すように各配線に電圧を印加すれば、第5の実施形態と同様にメモリトランジスタMT1aにデータを書き込むことができる。電圧の印加タイミングは第5の実施形態と同様である。
Claims (11)
- ロジックスイッチと、第1のセレクトゲートトランジスタと、第2のセレクトゲートトランジスタを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチは、
第1の配線に接続されて信号を出力する第1の端子と、第2の配線に接続されて信号の入力を受ける第2の端子と、第3の配線に接続された第3の端子とを有する第1のメモリと、
前記第1の配線に接続されて信号を出力する第4の端子と、第4の配線に接続されて信号の入力を受ける第5の端子と、第5の配線に接続された第6の端子とを有する第2のメモリと、
前記第1の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第6の配線と第7の配線に接続されるパストランジスタとを含み、
前記第1のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第8の配線と前記第6の配線に接続され、ゲートが第9の配線に接続され、
前記第2のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第10の配線と前記第7の配線に接続され、ゲートが第11の配線に接続されることを特徴とするプログラマブルロジックデバイス。 - 前記第1のメモリは、電荷を蓄積する絶縁膜を有し、前記第1の端子、前記第2の端子、前記第3の端子がそれぞれドレイン、ソース、ゲートであるメモリトランジスタであり、
前記第2のメモリは、電荷を蓄積する絶縁膜を有し、前記第4の端子、前記第5の端子、前記第6の端子がそれぞれドレイン、ソース、ゲートであるメモリトランジスタであることを特徴とする請求項1に記載のプログラマブルロジックデバイス。 - 前記第1のメモリを書き込み状態にする場合には、前記第3の配線に書き込み電圧を印加し、前記第5の配線に前記書き込み電圧よりも低い第1の電圧を印加することを特徴とする請求項1または2に記載のプログラマブルロジックデバイス。
- 前記ロジックスイッチを複数有し、前記複数のロジックスイッチのうちの第1のロジックスイッチの第3の配線と第5の配線は、第2のロジックスイッチは第3の配線と第5の配線と接続され、
前記ロジックスイッチのうちの第1のロジックスイッチにデータを書き込む場合には、前記第1のセレクトゲートトランジスタと前記第2のセレクトゲートトランジスタをオン状態にして前記第6の配線と前記第7の配線に第2の電圧を印加し、
前記第2のロジックスイッチの前記第2の配線と前記第4の配線に第3の電圧を印加することを特徴とする請求項1乃至3のいずれか一項に記載のプログラマブルロジックデバイス。 - 前記パストランジスタのゲート絶縁膜のSiO2換算膜厚の総和をT(SiO2)、前記第2の電圧をVprt、前記第3の電圧をVinhとすると、Vprt≧Vinh−10(MV/cm)×T(SiO2)を満たすことを特徴とする請求項4に記載のプログラマブルロジックデバイス。
- 前記ロジックスイッチのデータを消去する場合には、前記第1のセレクトゲートトランジスタと前記第2のセレクトゲートトランジスタをオフ状態にして、前記第3の配線と前記第5の配線に消去電圧を印加し、前記第2の配線と前記第4の配線に第4の電圧を印加することを特徴とする請求項1乃至5のいずれか一項に記載のプログラマブルロジックデバイス。
- 前記ロジックスイッチを動作させる場合には、前記第1のセレクトゲートトランジスタと前記第2のセレクトゲートトランジスタをオフ状態にして、前記第3の配線と前記第5の配線に読み出し電圧を印加し、前記第2の配線と前記第4の配線の一方に第5の電圧、他方に接地電圧を印加することを特徴とする請求項1乃至6のいずれか一項に記載のプログラマブルロジックデバイス。
- ロジックスイッチと、第1のセレクトゲートトランジスタと、第2のセレクトゲートトランジスタを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチは、
直列に接続された複数のメモリトランジスタを含み、一端が第1の配線に接続され、他端が第2の配線に接続された第1のメモリストリングと、
前記第1のメモリストリングの複数のメモリトランジスタと相補的なデータを記憶する複数の直列に接続されたメモリトランジスタを含み、一端が前記第1の配線に接続され、他端が第4の配線に接続された第2のメモリストリングと、
前記第1の配線にゲートが接続され、ソース・ドレイン端がそれぞれ第6の配線と第7の配線に接続されるパストランジスタとを含み、
前記第1のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第8の配線と前記第6の配線に接続され、ゲートが第9の配線に接続され、
前記第2のセレクトゲートトランジスタは、ソース・ドレイン端がそれぞれ第10の配線と前記第7の配線に接続され、ゲートが第11の配線に接続されることを特徴とするプログラマブルロジックデバイス。 - 前記ロジックスイッチを複数有し、前記複数のロジックスイッチのうちの第1のロジックスイッチの第2の配線と第4の配線は、第2のロジックスイッチは第2の配線と第4の配線と接続され、
前記ロジックスイッチのうちの第1のロジックスイッチにデータを書き込む場合には、前記第1のセレクトゲートトランジスタと前記第2のセレクトゲートトランジスタをオン状態にして前記第6の配線と前記第7の配線に第2の電圧を印加し、
前記第1のロジックスイッチのメモリトランジスタのゲートに接続された第2のロジックスイッチの前記第2の配線と前記第4の配線に第3の電圧を印加することを特徴とする請求項8に記載のプログラマブルロジックデバイス。 - 前記ロジックスイッチを複数有し、前記複数のロジックスイッチのうちの第1のロジックスイッチの第2の配線と第4の配線は、第2のロジックスイッチは第2の配線と第4の配線と接続され、行方向に隣り合う2つのロジックスイッチは、一方のロジックスイッチの第4の配線と他方のロジックスイッチの第2の配線が接続されていることを特徴とする請求項1乃至9のいずれか一項に記載のプログラマブルロジックデバイス。
- 複数のロジックスイッチを有するプログラマブルロジックデバイスであって、
前記ロジックスイッチのそれぞれは、
第1の配線に接続されて信号を出力する第1のドレインと、第2の配線に接続されて信号の入力を受ける第1のソースと、第3の配線に接続された第1のゲートとを有する第1のメモリトランジスタと、
前記第1の配線に接続されて信号を出力する第2のドレインと、第4の配線に接続されて信号の入力を受ける第2のソースと、第5の配線に接続された第2のゲートとを有する第2のメモリトランジスタと、
前記第1の配線に第3のゲートが接続され、第3のソース・ドレインがそれぞれ第6の配線と第7の配線に接続されるパストランジスタとを含み、
複数前記ロジックスイッチのうちの第1のロジックスイッチにデータを書き込む場合には、前記第1のロジックスイッチの前記第3の配線および前記第5の配線に接続された第2のロジックスイッチの前記第2の配線と前記第4の配線に第6の電圧を印加し、前記パストランジスタのゲート絶縁膜のSiO2換算膜厚の総和をT(SiO2)、前記第6の電圧をVinhとすると、Vinh≦10(MV/cm)×T(SiO2)を満たすことを特徴とするプログラマブルロジックデバイス。
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