DE19958144A1 - Programmierbare Zwischenverbindungszelle zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis - Google Patents

Programmierbare Zwischenverbindungszelle zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis

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Abstract

Es werden eine FPGA-Zelle und eine FPGA-Anordnungsstruktur offenbart, die das FN-Tunneln zum Programmieren und Löschen verwenden. Jede Zelle umfaßt einen Schalt-Feldeffekttransistor (30) mit schwimmendem Gate (42) und einen Lese-Feldeffekttransistor (32) mit schwimmendem Gate (42), wobei sowohl die schwimmenden Gates (42) als auch die Steuer-Gates (44) jeweils eine gemeinsame Leitung bilden. Das Programmieren einer Zelle wird über eine neben dem Schalttransistor (30) und neben dem Lesetransistor (32) liegende vergrabene Bitleitung (50) bewirkt, über der das schwimmende Gate (42) und das Steuer-Gate (44) liegen. Der Lesetransistor (32) kann gleichzeitig mit der Herstellung des Schalttransistors (30) hergestellt werden, wobei die beiden Transistoren völlig gleiche Dotierungskonzentrationen besitzen.

Description

Die Erfindung betrifft eine Zwischenverbindungszelle zum wahlweisen Verbinden von Schaltkreisknoten in einem integrierten Schaltkreis nach dem Oberbegriff des Anspruchs 1.
Eine feldprogrammierbare Gate-Anordnung (FPGA) umfaßt eine Anord­ nung von Logikelementen und von Verdrahtungsverbindungen mit Tausenden oder Zehntausenden von programmierbaren Zwischenverbindungen, so daß die FPGA durch den Anwender zu einem integrierten Schaltkreis mit definierten Funktionen konfiguriert werden kann. Jede programmierbare Zwischenverbindung bzw. jeder programmierbare Schalter kann zwei Schaltkreisknoten in dem inte­ grierten Schaltkreis verbinden, um eine Verdrahtungsverbindung herzustellen (oder zu unterbrechen) oder um die Funktion oder die Funktionen eines Logikele­ ments einzustellen.
FPGAs verwenden für die programmierbare Zwischenverbindung entwe­ der Speicherzellen oder Antisicherungen. Speicherzellen sind neuprogrammier­ bar, während Antisicherungen lediglich einmal programmierbar sind. Eine neue programmierbare Zwischenverbindung vom Typ des nichtflüchtigen Speichers ist in US 5 764 096 beschrieben. In dieser FPGA wird eine nichtflüchtige neupro­ grammierbare Transistorspeicherzelle (NVM-Zelle) verwendet, um ein Universal­ schaltelement zum zufälligen Verbinden von FPGA-Verdrahtungs- und Schalt­ kreiselementen zu schaffen. Grundsätzlich besitzt eine NVM-Zelle einen MOS- Transistor mit einem schwimmenden Gate, das geladen und/oder entladen werden kann. Das Laden und/oder Entladen des schwimmenden Gates schafft das Merkmal der nichtflüchtigen Programmierbarkeit der NVM-Technologien.
In einer FPGA und tatsächlich in jedem integrierten Schaltkreis ist es wichtig, daß die Elemente der FPGA für einen effizienten Entwurf des Schaltkrei­ ses so kompakt wie möglich sind und so leicht wie möglich hergestellt werden. US 5 633 518 ist auf hochkompakte Zellen einer der in US 5 764 096 beschriebe­ nen programmierbaren Zwischenverbindungen gerichtet. Es wird eine effiziente Anordnung solcher Zwischenverbindungen, von denen jede wahlweise program­ mierbar ist, erzielt. Jede programmierbare Zwischenverbindungszelle besitzt einen ersten MOS-Transistor mit Sources und Drains, die an erste bzw. zweite Schalt­ kreisknoten angeschlossenen sind, sowie ein schwimmendes Gate, das den ersten MOS-Transistor in Abhängigkeit von der Ladungsmenge auf dem Gate aus- und einschaltet. Außerdem besitzt die Zelle eine Tunnelvorrichtung, die mit einem Anschlußpunkt an das schwimmende Gate des ersten MOS-Transistors angeschlossen und über eine Tunneloxidschicht mit einer Programmier/Lösch- Leitung verbunden ist, ein mit dem schwimmenden Gate kapazitiv verbundenes Steuer-Gate sowie wenigstens eine Tunnelsteuerleitung zum steuerbaren Sperren des Tunnels durch die Oxidschicht. Die Tunnelsteuerleitung und die Program­ mier/Löschleitung bilden einen PN-Übergang, der in der Nähe des Gebiets unter der Tunneloxidschicht, jedoch seitlich versetzt von ihr liegt. Zum Sperren des Tunnelns erstreckt sich die Ladung des Verarmungsgebiets des Übergangs unter einer Sperr-Vorspannung über das Gebiet unter dem Tunneloxid. Dies ermöglicht, daß jede programmierbare Zwischenverbindung wahlweise programmiert werden kann.
US 5 838 040 beschreibt eine FPGA-Zellen- und -Anordnungs-Struktur mit einer höheren Herstellungsausbeute, mit einer höheren Zuverlässigkeit, mit einer höheren Programmiergeschwindigkeit, mit verbesserten Grenzwerten und mit verringerten Kosten. Die Zelle enthält einen Gate-Schalttransistor und einen Gate-Lesetransistor mit gemeinsamen schwimmenden Gates, wobei der Lese­ transistor durch das Fowler-Nordheim-Elektronentunneln (FN-Elektronentunneln) zu und von dem Transistor-Drain und zu und von dem schwimmenden Gate außerdem das Programmieren und Löschen des Schalttransistors liefert. Zur Verwendung beim Abtasten der Schwellwertspannung des Lesetransistors und des Schalttransistors und somit zum Messen des programmierten oder gelöschten Zustands des Schalttransistors sind in einer Anordnung von Zellen oder in einer FPGA-Kachel in jeder Spalte jeweils an die Source- und Drain-Gebiete der Lesetransistoren zwei Spaltenleitungen angeschlossen.
Die Verwendung des Lesetransistors zum Programmieren und Löschen des Schalttransistors kann sich auf die Lesefunktion des Transistors auswirken. Für ein genaues Abtasten, für eine enge Verteilung, für eine einfache Schaltungs­ anordnung und für einfache Herstellungsschritte sollten die Lese- und Schalttran­ sistoren völlig gleiche Vorrichtungen sein. Für das Elektronentunneln zwischen dem schwimmenden Gate und dem Drain erfordert die Programmier- und Lösch­ funktion jedoch bisher einen nichtsymmetrischen Drain-Übergang in dem Lesetransistor. Diese Asymmetrie ist schwer herunterzuskalieren und kann zu einer ungleichförmigen FN-Programmierung (zu einem ungleichförmigen Elektro­ nentunneln) und zu einer örtlich begrenzten Belastung auf das Tunneloxid führen. Ferner benötigt der Drain eine längere Kanallänge, um einen Durchgriff, der zu einer größeren Zellenhöhe führt, zu verhindern. Die Struktur gemäß US 5 838 040 besitzt eine symmetrische Source/Drain-Struktur mit Elektronentunneln von bei­ den Source/Drain-Gebieten zu dem schwimmenden Gate. Die Sources und Drains sind jedoch durch ein selbstjustierendes Gate-Implantat ausgebildet, das das Elektronentunneln vom Rand der Source bzw. des Drains und des schwimmenden Gates erfordert.
Die Herstellung der Programmier-Drain/Polysilicium-Gate-Struktur erzeugt weitere Beschränkungen. Um das Elektronentunneln zwischen dem Drain 14 und dem schwimmenden Gate 12 zu erleichtern, müssen sich das Steuer-Gate 10 und das schwimmende Gate 12 eines Lese/Programmier-Transistors in dem Silicium­ substrat 13, wie in der Querschnittsansicht in Fig. 9 gezeigt ist, mit dem Drain 14 stärker als mit der Source überlappen. Da sich das Ionenimplantat 18 durch Ionenwanderung während des Temperns, wie bei 20 gezeigt ist, unter die Gate- Strukturen erstreckt, ist die Drain-Dotierung infolge der Überlappung nicht gleichförmig. Ferner beeinflußt die ungleichförmige Polysilicium-Gate-Struktur, die an den Gate-Kanten gekrümmte ("curved or smiling") untere Oberflächen besitzt, die Drain-Übergangs-Flanken-Programmiergeschwindigkeit und erfordert eine höhere Bitleitungsspannung, was zu einer erhöhten Bitleitungsstörung und zu einem erhöhten Bitleitungs-Leckverlust führt.
Aufgabe der Erfindung ist es, eine Zwischenverbindungszelle nach dem Oberbegriff des Anspruchs 1 zu schaffen, die eine verbesserte Funktionalität aufweist.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des An­ spruchs 1 gelöst.
Es wird eine getrennte vergrabene Bitleitung zum Programmieren eines floatenden Gates einer FPGA-Zelle geschaffen, die neben einem Schalttransistor und neben einem Lesetransistor liegt. Die resultierende Zellen- und Anord­ nungsstruktur besitzt eine verbesserte und gleichförmige Kanal-FN-Programmie­ rung, wobei die Lese- und Schalttransistoren besser folgen, da die Transistoren völlig gleich sein können und in den gleichen Prozeßschritten hergestellt werden können. Da die Programmierung über die vergrabene Bitleitung und nicht über dessen Kanten zu dem darüber liegenden Polysilicium ausgeführt wird, hat die Gate-Polysilicium-Krümmung ("gate: polysilicon smiling") keine Auswirkung. Da es in der vergrabenen Bitleitung keine torgesteuerte Diode gibt, ist der Leckverlust der vergrabenen Bitleitung sehr niedrig. Außerdem erfolgt die vergrabene Im­ plantation vor der Ausbildung des Tunneloxids, wobei sie einen fein abgestuften Übergang zeigt. Die resultierende FPGA-Zelle und die resultierende FPGA-An­ ordnung sind besser skalierbar, herstellbar und zuverlässiger.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschrei­ bung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand von in den beigefügten Abbildun­ gen dargestellten Ausführungsbeispielen näher erläutert.
Fig. 1 ist eine Schnittansicht einer FPGA.
Fig. 2 ist eine Draufsicht der Zellenstruktur nach Fig. 1.
Fig. 3 ist eine Draufsicht einer Anordnung von in Fig. 2 gezeig­ ten Zellen.
Fig. 4 ist ein Stromlaufplan der Anordnung von Zellen in Fig. 3.
Fig. 5A, 5B sind graphische Darstellungen, die die Dotierungsprofile in der vergrabenen Bitleitung quer über die Oberfläche bzw. über die Tiefe in dem Kanal zeigen.
Fig. 6A, 6B sind graphische Darstellungen, die das Spannungspoten­ tial als Funktion der Tiefe der vergrabenen Bitleitung und des Gate-Tunnelstroms bzw. des seitlichen Abstands quer über die vergrabene Bitleitung zeigen.
Fig. 7A-7C sind eine Draufsicht einer Zelle, eine Draufsicht einer Anordnung und ein Stromlaufplan einer weiteren Ausfüh­ rung.
Fig. 8A-8C sind eine Draufsicht einer Zelle, eine Draufsicht einer Anordnung und ein Stromlaufplan einer zusätzlichen Ausführung.
Fig. 9 ist eine Schnittansicht, die eine bekannte Struktur eines Lese/Programmier-Transistors zeigt.
Fig. 10 ist eine Schnittansicht einer bekannten FPGA-Zellen­ struktur.
Die Zellenstrukturen sind in bezug auf N-Kanal-Transistoren beschrieben, die in P-dotierten Wannen ausgebildet sind, wobei die Zellenstrukturen jedoch selbstverständlich in N-dotierten Wannen ausgebildete P-Kanal-Transistoren sein können. Die bekannte Struktur aus Fig. 10 enthält einen in der P-Wanne 34 her­ gestellten Schalttransistor 30 sowie einen ebenfalls darin hergestellten Lesetran­ sistor 32, wobei die beiden Transistoren durch ein 0,84 µm langes Oxid-Dielektri­ kum 36 zur elektrischen Isolation getrennt sind. Die Sources und die Drains 31 des Schalttransistors 30 sind angrenzend an das Feldoxid 38 und an die Oxid- Isolation 36 ausgebildet, während die Source- und Drain-Gebiete 33 des Lese­ transistors 32 angrenzend an das Feldoxid 40 und an die dielektrische Isolation 36 ausgebildet sind. Der Schalttransistor 30 und der Lesetransistor 32 nutzen ein gemeinsames schwimmendes Gate 42 und ein gemeinsames Steuer-Gate 44.
Wie in Fig. 9 gezeigt und beschrieben ist, müssen sich die Gate-Struktu­ ren 42, 44 des Lesetransistors mit dem Drain 33 überlappen, um das Elektro­ nentunneln beim Programmieren des floatenden Gates 42 zu erleichtern. Dies führt zu den obenbeschriebenen Herstellungs- und Betriebsschwierigkeiten. Fer­ ner erfordert die beim Programmieren des floatenden Gates 42 über den Lese­ verstärker erforderliche erhöhte Spannung, daß die dielektrische Isolation 36 hin­ reichend lang ist, um eine elektrische Isolation zwischen dem Schalttransistor 30 und dem Lesetransistor 32 zu schaffen.
Gemäß Fig. 1 ist in der P-dotierten Wanne 34 eine (in dieser Ausführung) neben dem Schalttransistor 30 und dem Lesetransistor 32 liegende vergrabene N+-Bitleitung 50 ausgebildet, wobei das schwimmende Polysilicium-Gate 42 und das schwimmende Polysilicium-Gate 44 über die vergrabene N+-Bitleitung 50 ver­ laufen. Um eine elektrische Isolation der vergrabenen Bitleitung 50 gegenüber dem Schalttransistor 30 und dem Lesetransistor 32 zu schaffen, ist die Bitleitung 50 zwischen den zwei Oxid-Isolationsgebieten 52 ausgebildet. Das Programmie­ ren des schwimmenden Gates wird von der vergrabenen N+-Bitleitung 50 bewirkt, während der Leseverstärker 32 lediglich das Bestimmen der Programmierung der Zelle bewirkt. Dementsprechend können die Transistoren 30 und 32 mit völlig gleichen Dotierungsmittelkonzentrationen und Zellenstrukturen in den gleichen Herstellungsprozeßschritten ausgebildet werden.
Fig. 2 zeigt die Anordnung des Schalttransistors 30, des Lesetransistors 32 und der vergrabenen N+-Bitleitung 50. Das schwimmende Gate 42 aus dem Polysilicium 1 verläuft entlang der Längsrichtung der Zelle, ist jedoch auf sie be­ grenzt, während das selbstjustierte Steuer-Gate 44 aus dem Polysilicium 2 sich auf benachbarte Zellenstrukturen erstreckt. Für die Source- und Drain-Gebiete 31 des Schalttransistors 30 sind Kontakte 31' zum Kontaktieren der Schaltkreiskno­ ten vorgesehen, während die Kontakte 33', 33" für die Source- und Drain-Gebiete 33 des Schalttransistors 32 und der Kontakt 50' für die vergrabene N+-Bitleitung 50 hergestellt sind.
Gemäß Fig. 3 sind die Zellen seitlich quer angeordnet, wobei das Polysili­ cium-Steuer-Gate 44 quer über sämtliche Zellen verläuft. Die Bitleitung 50 verläuft in jeder Zelle in einer Spalte vertikal zwischen dem Schalttransistor 30 und dem Lesetransistor 32. Eine Masseleitung 60 verläuft vertikal und liegt an den Kontak­ ten 33' zu den Source-Gebieten der Lesetransistoren in den gestapelten benach­ barten Feldeffekttransistoren an. Die Leseleitungen 62 verlaufen parallel zur Mas­ seleitung 60 und liegen an den Drain-Gebieten der Lesetransistoren in den be­ nachbarten und gestapelten Zellen an. Die Masse- und die Leseleitung 60, 62 sind isoliert über den Zellenstrukturen liegende Metalleitungen. In dieser Ausfüh­ rung besitzen die Sources in benachbarten Spalten eine gemeinsam genutzte geerdete Source-Leitung.
Fig. 4 zeigt die jeweiligen Steuer-Gate-Spannungen zum Löschen/Pro­ grammieren/Lesen (Er/Prg/Rd) für nicht ausgewählte Zeilen (uR) bzw. für aus­ gewählte Zeilen (sR). Die Spannungen betreffen eine Zellenstruktur mit einer Gate-Breite von 0,25 µm, mit einem Vcc von 2,5 Volt und mit einem Vtp = [-2 Volt, +2 Volt].
Zum Löschen einer Zelle durch Injizieren von Elektronen in das schwim­ mende Gate wird die Steuerleitung auf 18 Volt angehoben, während die ausge­ wählte Bitleitung (sB) und die ausgewählte Spalte (sC) geerdet werden. Die nicht ausgewählten Bitleitungen (uB) und die nicht ausgewählten Spalten (uC) werden ebenfalls geerdet.
Für eine Programmieroperation, in der Elektronen von dem schwimmen­ den Gate entfernt werden, werden an das Steuer-Gate für die ausgewählte Zeile (sR) -11 Volt angelegt, während sämtliche anderen Steuer-Gates (uR) geerdet oder zum Verhindern einer Bitleitungsstörung auf eine positive Spannung (z. B. 0 bis +5 Volt) angehoben werden. Die Bitleitung für die zu programmierende Spalte (sB) wird auf +5 Volt angehoben, während die ausgewählte Spalte (sB) geerdet wird, wobei die Elektronen von dem schwimmenden Gate auf die Bitleitung fließen. Sämtliche anderen Bitleitungen (uB), Spaltenleitungen (uC) und Zeilen (uR) werden geerdet.
Während einer Leseoperation wird das Steuer-Gate für die abzutastende Zeile (sR) auf +2 Volt vorgespannt, während sämtliche anderen Steuer-Gates (uR) auf -5 Volt vorgespannt werden. Sämtliche Bitleitungen werden geerdet, wobei die Drain-Leitung für die nicht ausgewählten Spalten der Zellen geerdet wird, während der Drain für die ausgewählte Spalte auf +1 Volt vorgespannt wird. Somit fließt bei einer Vorspannung von 1 Volt über eine Source und über einen Drain des Lese­ transistors und bei einer Steuer-Gate-Vorspannung von +2 Volt der Strom über eine programmierte Zelle, während über eine gelöschte Zelle kein Strom fließt.
Die Fig. 5A und 5B sind graphische Darstellungen, die das Dotierungspro­ fil entlang der Oberfläche einer N+-Bitleitung bzw. als Funktion der Tiefe in dem Kanal einer Ausführung der N+-Bitleitung zeigen. Das Dotierungsprofil entlang der Seitenfläche schwankt von 1.1020,5 für ein Source/Drain-Gebiet bis zu 1.1019,5 für die Bitleitung. In Fig. 6B zeigt das Dotierungsprofil eine allgemein gleich­ förmige Dotierung von 5.1019 Atomen pro Kubikzentimeter an der Oberfläche, die auf unter 1.1016 Atome pro Kubikzentimeter in einer Tiefe von etwa -35 µm sinkt.
Die Fig. 6A und 6B zeigen das Bitleitungspotential als Funktion der Tiefe bzw. den Gate-Strom als Funktion des seitlichen Abstands während der Pro­ grammierung. In Fig. 6A ist die Oberflächenverarmung während des FN-Tunnelns gezeigt, wobei das Oberflächenpotential während einer Zeitdauer ansteigt. Das Potential steigt auf 5,5 Volt in einer Tiefe von -0,005 µm an. Fig. 6B zeigt den über die vergrabene N+-Bitleitung erreichten gleichförmigen Gate-Strom, der das Tun­ neln des Stroms zwischen dem schwimmenden Gate und der Bitleitung verbessert.
In der in den Fig. 7A, 7B und 7C gezeigten Ausführung besitzen benach­ barte Spalten keine gemeinsam genutzte Source-Leitung, wobei die Zellen keine gespiegelte Anordnung besitzen. Die vergrabene N+-Bitleitung 50 liegt am Ende jeder Zelle und nicht wie in den Fig. 1 und 2 zwischen dem Schalttransistor 30 und dem Lesetransistor 32. Das schwimmende Gate und das Steuer-Gate sind wie­ derum aus Polysilicium, während die Source- und die Drain-Leitung aus Metall sind. Da zwischen ihnen keine höhere Spannung als Vcc anliegt, zählt zu den Merkmalen dieser Ausführung ein minimaler zwischen den Schalt- und Lesetran­ sistoren erforderlicher Abstand. Falls die Cs- und die Cd-Leitungen bei ausge­ wählter BNBL auf Vcc oder auf eine niedrigere Spannung vorgespannt sind, ist außerdem ein minimaler Abstand zwischen dem Lesetransistor und der BNBL erforderlich.
In der in den Fig. 8A, 8B und 8C gezeigten Ausführung ist die vergrabene Bitleitung oder BNBL 50 an die Sources der Lesetransistoren in der gleichen Spalte der Zellen angeschlossen und zwischen dem Schalttransistor 30 und dem Lesetransistor 32 angeordnet. Ein primärer Vorteil bei dieser Ausführung besteht in der Verwendung einer einzigen Spaltenleitung 62 und der Bitleitung 50 zum Programmieren und Abtasten/Lesen. Ferner wird ein gleichförmiges FN-Tunneln zur Programmierung geschaffen. Um den Zwischenband-Leckverlust zu ver­ ringern, könnte jedoch ein zusätzliches Matriximplantat auf der Source-Seite erforderlich sein.
Die beschriebene FPGA-Zelle und die beschriebene FPGA-Anordnung sind leicht unter Verwendung einer herkömmlichen EEPROM-CMOS-Verarbeitung mit wenigen Masken herzustellen. Durch die Schaffung der vergrabenen N+-Bit­ leitung (BNBL-Bitleitung) zur Programmierung können der Lesetransistor und der Schalttransistor während der gleichen Prozeßschritte hergestellt werden, was somit völlig gleiche Strukturen und Dotierungsprofile sicherstellt. Dementspre­ chend spiegelt der Lesetransistor genauer den Zustand des programmierten oder gelöschten Schalttransistors wider. Die vergrabene Bitleitung schafft eine gleich­ förmige Kanal-FN-Programmierung, während der Herstellungsprozeß eine besser skalierbare, besser herstellbare und zuverlässigere nichtflüchtige FPGA-Zelle schafft.

Claims (28)

1. Programmierbare Zwischenverbindungszelle zum wahlweisen Verbin­ den von Schaltkreisknoten in einem integrierten Schaltkreis, mit
einem Halbleiterkörper mit einer Hauptoberfläche,
einem Feldeffekt-Schalttransistor (30), der angrenzend an die Hauptober­ fläche in dem Halbleiterkörper ausgebildet ist und an einen ersten und an einen zweiten Schaltkreisknoten (31') angeschlossene erste und zweite Sources und Drains (31), ein schwimmendes Gate (42) zum Speichern von Ladung und ein Steuer-Gate (44) zum Ein- und Ausschalten des ersten Feldeffekttransistors (30) als Antwort auf die Ladung auf dem schwimmenden Gate (42) besitzt,
einem Feldeffekt-Lesetransistor (32), der angrenzend an die Hauptober­ fläche und von dem Schalttransistor (30) beabstandet in dem Halbleiterkörper ausgebildet ist und erste und zweite Sources und Drains (33), ein schwimmendes Gate (42) zum Speichern von Ladung und ein Steuer-Gate (44) zum Ein- und Ausschalten des Lesetransistors (32) als Antwort auf die Ladung auf dem schwimmenden Gate (42) besitzt,
dadurch gekennzeichnet, daß
in dem Halbleiterkörper angrenzend an die Hauptoberfläche neben den Schalttransistor (30) und neben dem Lesetransistor (32) eine vergrabene Bitlei­ tung (50) ausgebildet ist, ein über der Bitleitung (50) liegendes und von ihr durch ein Tunneloxid getrenntes schwimmendes Gate (42) ausgebildet ist und ein über dem schwimmenden Gate (42) liegendes Steuer-Gate (44) ausgebildet ist, wobei einerseits das schwimmende Gate (42) des Schalttransistors (30) und des Lese­ transistors (32) und die vergrabene Bitleitung (50) miteinander verbunden sind und andererseits das Steuer-Gate (44) des Schalttransistors (30) und des Lese­ transistors (32) und die Bitleitung (50) miteinander verbunden sind.
2. Zwischenverbindungszelle nach Anspruch 1, dadurch gekennzeich­ net, daß die schwimmenden Gates (42) eine erste Polysiliciumleitung umfassen.
3. Zwischenverbindungszelle nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die Steuer-Gates (44) eine zweite Polysiliciumleitung umfassen.
4. Zwischenverbindungszelle nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß eine erste Leitung und eine zweite Leitung (60, 62) vorgesehen sind, die an die ersten und zweiten Sources und Drains (33) des Lesetransistors (32) zum Abtasten des Stromflusses durch den Lesetransistor (32) angeschlossen sind.
5. Zwischenverbindungszelle nach Anspruch 4, dadurch gekennzeich­ net, daß die erste und die zweite Leitung (60, 62) Metalleitungen umfassen, die senkrecht zu der ersten Polysiliciumleitung und zu der zweiten Polysiliciumleitung verlaufen.
6. Zwischenverbindungszelle nach Anspruch 5, dadurch gekennzeich­ net, daß die erste Polysiliciumleitung auf den ersten Feldeffekttransistor (30), auf die vergrabene Bitleitung (50) und auf den zweiten Feldeffekttransistor (32) be­ grenzt ist.
7. Zwischenverbindungszelle nach Anspruch 5 oder 6, dadurch gekenn­ zeichnet, daß die erste Polysiliciumleitung und die zweite Polysiliciumleitung selbstjustierend sind.
8. Zwischenverbindungszelle nach einem der Ansprüche 1 bis 7, da­ durch gekennzeichnet, daß die vergrabene Bitleitung (50) zwischen dem Schalt­ transistor (30) und dem Lesetransistor (32) liegt.
9. Zwischenverbindungszelle nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß die vergrabene Bitleitung (50) an einem Ende der Zelle liegt, während der Lesetransistor (32) zwischen dem Schalttransistor (30) und der vergrabenen Bitleitung (50) liegt.
10. Zwischenverbindungszelle nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß die vergrabene Bitleitung (50) an eine Source/einen Drain (33) des Lesetransistors (32) angeschlossen ist.
11. Anordnung programmierbarer Zwischenverbindungszellen in einem Halbleiterkörper zum wahlweisen Verbinden von Schaltkreisknoten in einem inte­ grierten Schaltkreis, mit
mehreren in Zeilen und Spalten angeordneten Zwischenverbindungszel­ len, die jeweils zum Verbinden und Trennen von Schaltkreisknoten programmiert werden können,
wobei jede Zelle einen ersten Feldeffekt-Schalttransistor (30), der auf die ersten Feldeffekttransistoren (30) der anderen Zellen in einer ersten Spalte ausge­ richtet ist, einen zweiten Feldeffekt-Lesetransistor (32), der auf die zweiten Feld­ effekttransistoren (32) der anderen Zellen in einer zweiten Spalte ausgerichtet ist, und eine vergrabene Bitleitung (50), die neben dem ersten Feldeffekttransistor (30) und neben dem zweiten Feldeffekttransistor (32) liegt und auf die vergrabe­ nen Bitleitungen (50) in einer dritten Spalte ausgerichtet ist, besitzt, wobei jede Zelle auf die anderen Zellen in der gleichen Zeile ausgerichtet ist, und
wobei jede Zelle eine erste Polysiliciumleitung, die beabstandet von die­ sen zwischen den Sources und Drains (31) des ersten Feldeffekttransistors (30) und beabstandet von diesen zwischen den Sources und Drains (33) des zweiten Feldeffekttransistors (32) über der vergrabenen Bitleitung (50) verläuft und als ein gemeinsames schwimmendes Gate (42) wirkt, und eine über der ersten Polysilici­ umleitung liegende zweite Polysiliciumleitung besitzt, die als ein gemeinsames Steuer-Gate (44) wirkt, wobei die zweite Polysiliciumleitung zu anderen Zellen in einer Zeile verläuft, wobei das Programmieren einer Zelle über die vergrabene Bitleitung (50) erfolgt, während das Abtasten des leitenden und des nichtleitenden Zustands eines Knotens über den zweiten Feldeffekttransistor (32) erfolgt.
12. Anordnung nach Anspruch 11, gekennzeichnet durch erste und zweite Metalleitungen (60, 62), die mit den Sources und Drains (33) des zweiten Feldef­ fekttransistors (32) in Kontakt stehen und zu anderen Zellen in einer Spalte ver­ laufen.
13. Anordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die vergrabene Bitleitung (50) in jeder Zelle zwischen dem Schalttransistor (30) und dem Lesetransistor (32) liegt.
14. Anordnung nach einem der Ansprüche 11 bis 13, dadurch gekenn­ zeichnet, daß der Lesetransistor (32) in jeder Zelle zwischen dem Schalttransistor (30) und der vergrabenen Bitleitung (50) liegt.
15. Anordnung nach einem der Ansprüche 11 bis 14, dadurch gekenn­ zeichnet, daß die vergrabene Bitleitung (50) an eine Source/einen Drain (33) des Lesetransistors (32) in jeder Zelle angeschlossen ist.
16. Anordnung programmierbarer Zwischenverbindungszellen in einem Halbleiterkörper zum wahlweisen Verbinden von Schaltkreisknoten in einem inte­ grierten Schaltkreis, mit
mehreren Zwischenverbindungszellen, die in Zeilen und Spalten angeord­ net sind und jeweils zum Verbinden und Trennen von Schaltkreisknoten pro­ grammiert werden können, wobei jede Zelle umfaßt:
einen Feldeffekt-Schalttransistor (30), der angrenzend an die Hauptober­ fläche in dem Halbleiterkörper ausgebildet ist und an einen ersten und an einen zweiten Schaltkreisknoten (31') angeschlossene erste und zweite Sources und Drains (31), ein schwimmendes Gate (42) zum Speichern von Ladung und ein Steuer-Gate (44) zum Ein- und Ausschalten des ersten (30) Feldeffekttransistors als Antwort auf die Ladung auf dem schwimmenden Gate (42) besitzt,
einen Feldeffekt-Lesetransistor (32), der angrenzend an die Hauptoberflä­ che und von dem Schalttransistor (30) beabstandet in dem Halbleiterkörper aus­ gebildet ist und erste und zweite Sources und Drains (33), ein schwimmendes Gate (42) zum Speichern von Ladung und ein Steuer-Gate (44) zum Ein- und Ausschalten des Lesetransistors (32) als Antwort auf die Ladung auf dem schwimmenden Gate (42) besitzt, und
eine vergrabene Bitleitung (50), die angrenzend an die Hauptoberfläche neben dem Schalttransistor (30) und neben dem Lesetransistor (32) in dem Halbleiterkörper ausgebildet ist, ein über der Bitleitung (50) liegendes und von ihr durch ein Tunneloxid getrenntes schwimmendes Gate (42) und ein über dem schwimmenden Gate (42) liegendes Steuer-Gate (44), wobei einerseits das schwimmende Gate (42) des Schalttransistors (30) und des Lesetransistors (32) und die vergrabene Bitleitung (50) miteinander verbunden sind und andererseits das Steuer-Gate (44) des Schalttransistors (30) und des Lesetransistors (32) und die Bitleitung (50) miteinander verbunden sind.
17. Anordnung nach Anspruch 16, dadurch gekennzeichnet, daß die schwimmenden Gates (42) eine erste Polysiliciumleitung enthalten.
18. Anordnung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß die Steuer-Gates (44) eine zweite Polysiliciumleitung enthalten.
19. Anordnung nach einem der Ansprüche 16 bis 18, gekennzeichnet durch eine an die ersten und zweiten Sources und Drains (33) des Lesetransistors (32) angeschlossene erste Leitung und zweite Leitung (60, 62) zum Abtasten des Stromflusses durch den Lesetransistor (32).
20. Anordnung nach einem der Ansprüche 16 bis 19, dadurch gekenn­ zeichnet, daß die erste und die zweite Leitung (60, 62) Metalleitungen enthalten, die senkrecht zu der ersten Polysiliciumleitung und zu der zweiten Polysiliciumlei­ tung verlaufen.
21. Anordnung nach einem der Ansprüche 16 bis 20, dadurch gekenn­ zeichnet, daß die erste Polysiliciumleitung auf den ersten Feldeffekttransistor (30), auf die vergrabene Bitleitung (50) und auf den zweiten Feldeffekttransistor (32) begrenzt ist.
22. Anordnung nach einem der Ansprüche 16 bis 21, dadurch gekenn­ zeichnet, daß die erste Polysiliciumleitung und die zweite Polysiliciumleitung selbstjustiert sind.
23. Anordnung nach einem der Ansprüche 16 bis 22, dadurch gekenn­ zeichnet, daß der Schalttransistor (30) in einer ersten Spalte auf die Schalttransis­ toren (30) in den anderen Zellen ausgerichtet ist, der Lesetransistor (32) in einer zweiten Spalte auf die Lesetransistoren (32) in den anderen Zellen ausgerichtet ist, und die vergrabene Bitleitung (50) in einer dritten Spalte auf die vergrabenen Bitleitungen (50) in den anderen Spalten ausgerichtet ist.
24. Anordnung nach einem der Ansprüche 16 bis 23, dadurch gekenn­ zeichnet, daß jede Zelle in einer Zeile auf die anderen Zellen ausgerichtet ist.
25. Anordnung nach einem der Ansprüche 16 bis 24, dadurch gekenn­ zeichnet, daß die vergrabene Bitleitung (50) in jeder Zelle zwischen dem Schalt­ transistor (30) und dem Lesetransistor (32) liegt.
26. Anordnung nach einem der Ansprüche 16 bis 24, dadurch gekenn­ zeichnet, daß der Lesetransistor (32) in jeder Zelle zwischen dem Schalttransistor (30) und der vergrabenen Bitleitung (50) liegt.
27. Anordnung nach einem der Ansprüche 16 bis 26, dadurch gekenn­ zeichnet, daß die vergrabene Bitleitung (50) in jeder Zelle an eine Source und an einen Drain (33) des Lesetransistors (32) angeschlossen ist.
28. Anordnung nach einem der Ansprüche 16 bis 27, dadurch gekenn­ zeichnet, daß der Schalttransistor (30) in einer ersten Spalte auf die Schalttransis­ toren in den anderen Zellen ausgerichtet ist, der Lesetransistor (32) in einer zweiten Spalte auf die Lesetransistoren (32) in den anderen Zellen ausgerichtet ist und die vergrabene Bitleitung (50) in einer dritten Spalte auf die vergrabenen Bitleitungen (50) in den anderen Spalten ausgerichtet ist.
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