DE102011055127B4

DE102011055127B4 - Transistoranordnung aufweisend eine Schaltvorrichtung und eine Erfassvorrichtung mit elektrisch verbundenen Ladungsspeicherstrukturen sowie integrierter Schaltkreis aufweisend eine Mehrzahl von Feldprogrammierbare-Gatter-Anordnung-Zellen

Info

Publication number: DE102011055127B4
Application number: DE102011055127.1A
Authority: DE
Inventors: Klaus Knobloch; Robert Strenz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-12-02
Filing date: 2011-11-08
Publication date: 2020-07-02
Anticipated expiration: 2031-11-09
Also published as: DE102011055127A1; CN102486935B; US20120139581A1; US8410815B2; CN102486935A

Abstract

Transistoranordnung, aufweisend:einen Schalttransistor (320, 520), der eine Ladungsspeicherstruktur (124) und eine Steuerstruktur (125) aufweist; undeinen Erfasstransistor (340, 540), der eine Ladungsspeicherstruktur (144), eine Steuerstruktur (145) und eine Auswählstruktur (146) aufweist;wobei die Ladungsspeicherstruktur (124) des Schalttransistors (320, 520) mit der Ladungsspeicherstruktur (146) des Erfasstransistors (340, 540) elektrisch verbunden ist;wobei der Erfasstransistor (340, 540) so eingerichtet ist, dass die Auswählstruktur (146) und die Steuerstruktur (145) des Erfasstransistors (340, 540) unabhängig voneinander elektrisch angesteuert werden können; undwobei der Erfasstransistor (340, 540) als Split-Gate-Vorrichtung eingerichtet ist.

Description

Ausführungsformen betreffen allgemein eine Transistoranordnung und einen integrierten Schaltkreis.
Zum Realisieren von Logikschaltkreisen können im Feld programmierbare bzw. feldprogrammierbare Gatteranordnungen (Field Programmable Gate Arrays (FPGA)) verwendet werden. Ein FPGA kann ein Array aus Logikelementen und Verdrahtungsverbindungen mit einer Mehrzahl oder Vielzahl (zum Beispiel tausenden oder sogar zehntausenden) von programmierbaren Verbindungen (Interconnects) aufweisen, so dass das FPGA (zum Beispiel von einem Benutzer) zu einem integrierten Schaltkreis mit bestimmten Logikfunktionen konfiguriert werden kann. Jede programmierbare Verbindung, oder Schalter, kann zum Beispiel zwei Schaltungsknoten in dem integrierten Schaltkreis miteinander verbinden, so dass eine Drahtverbindung hergestellt (oder unterbrochen) werden kann oder die Funktion oder Funktionen eines Logikelements festgelegt werden kann.
FPGAs können mittels auf nicht-flüchtigem Speicher (non-volatile memory (NVM)) basierenden FPGA-Zellen realisiert werden. Jede FPGA-Zelle kann eine Transistoranordnung aufweisen, die einen Schalttransistor bzw. Switch-Transistor (Switch-Device) und einen Erfasstransistor bzw. Sense-Transistor (Sense-Device) aufweist. Der Erfasstransistor kann dazu verwendet werden, die Zelle zu programmieren oder löschen, während der Schalttransistor dazu verwendet werden kann, den Programmierzustand der Zelle auszulesen.
US 7 538 379 B1 beschreibt eine Transistoranordnung mit einem Schalttransistor und einem Erfasstransistor, wobei der Schalttransistor eine Ladungsspeicherstruktur und eine Steuerstruktur aufweist und wobei der Erfasstransistor eine Ladungsspeicherstruktur, eine Steuerstruktur und eine Auswählstruktur aufweist. US 2010 / 0 149 873 A1 beschreibt eine Transistoranordnung mit einem Schalttransistor und einem Erfasstransistor, wobei der Schalttransistor und der Erfasstransistor eine gemeinsame Ladungsspeicherstruktur aufweisen. DE 198 13 653 A1 beschreibt eine Transistoranordnung mit einem Schalttransistor und einem Erfasstransistor, wobei der Schalttransistor und der Erfasstransistor eine gemeinsame Ladungsspeicherstruktur aufweisen. US 7 692 972 B1 beschreibt eine Reihenschaltung von zwei nichtflüchtigen Split-Gate Speichertransistoren. US 6 144 580 A beschreibt eine nichtflüchtige Speicherzelle, die einen ersten Transistor und einen zweiten Transistor aufweist. US 6 005 806 A beschreibt eine nichtflüchtige, programmierbare Speicherzelle.
US 7 816 947 B1 beschreibt ein programmierbares System, das einen ersten programmierbaren Transistor und einen zweiten programmierbaren Transistor aufweist. DE 199 58 144 A1 beschreibt eine Transistoranordnung mit einer Schaltvorrichtung und einer Erfassvorrichtung. JP H03- 89 557 A beschreibt eine Transistoranordnung mit einem Schalttransistor und einem Erfasstransistor, wobei eine Ladungsspeicherstruktur des Schalttransistors und eine Ladungsspeicherstruktur des Erfasstransistors elektrisch verbunden sind und wobei der Erfasstransistor eine Auswählstruktur aufweist. US 6 125 059 A beschreibt eine Transistoranordnung mit einem Schalttransistor und einem Erfasstransistor, wobei der Schalttransistor und der Erfasstransistor eine gemeinsame Ladungsspeicherstruktur, die zwischen einer Steuerstruktur des Schalttransistors und einer Steuerstruktur des Erfasstransistors angeordnet ist, aufweisen.
Für die Bereitstellung eines leistungsstarken FPGA-Schalters kann es erforderlich sein, hohe Leseströme zu ermöglichen.
Es werden Transistoranordnungen (mit den Merkmalen des unabhängigen Patentanspruchs 1 und mit den Merkmalen des unabhängigen Patentanspruchs 16) und ein integrierter Schaltkreis (mit den Merkmalen des Patentanspruchs 22) bereitgestellt, die imstande sind, hohe Leseströme eines FPGA-Schalters zu erzielen, indem unterschiedliche Strukturen (beispielsweise Device-Typen) für einen Schalttransistor und einen Erfasstransistor verwendet werden.
In den Zeichnungen bezeichnen gleiche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, die Betonung liegt stattdessen im Allgemeinen darauf, die Prinzipien von Ausführungsformen zu veranschaulichen. In der nachfolgenden Beschreibung werden verschiedene Ausführungsformen beschrieben unter Bezug auf die nachfolgenden Zeichnungen, in denen:

1 eine schematische Darstellung einer Transistoranordnung gemäß einer Ausführungsform zeigt;
2 eine schematische Darstellung eines integrierten Schaltkreises gemäß einer weiteren Ausführungsform zeigt;
3A eine schematische Draufsicht einer Transistoranordnung gemäß einer weiteren Ausführungsform zeigt;
3B und 3C schematische Querschnittsansichten der Transistoranordnung aus 3A zeigen;
4A eine schematische Draufsicht einer Transistoranordnung gemäß einer weiteren Ausführungsform zeigt;
4B und 4C schematische Querschnittsansichten der Transistoranordnung aus 4A zeigen;
5A eine schematische Draufsicht einer Transistoranordnung gemäß einer weiteren Ausführungsform zeigt;
5B und 5C schematische Querschnittsansichten der Transistoranordnung aus 5A zeigen.

Die nachfolgende ausführliche Beschreibung nimmt Bezug auf die beigefügten Zeichnungen, die als Veranschaulichung bestimmte Details und Ausführungsformen zeigen, in denen die Erfindung ausgeübt werden kann. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um diejenigen, die mit der Technik vertraut sind, in die Lage zu versetzen, die Erfindung auszuführen. Andere Ausführungsformen können verwendet werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne vom Bereich der Erfindung abzuweichen. Die verschiedenen Ausführungsformen schließen sich nicht notwendigerweise gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um neue Ausführungsformen zu bilden.
Der Begriff „Schicht“ oder „Schichtstruktur“, so wie hierin verwendet, kann so verstanden werden, dass er eine einzelne Schicht bezeichnet, oder eine Schichtfolge (auch als Schichtstapel bezeichnet) mit einer Mehrzahl von Teilschichten. In einer Schichtfolge bzw. einem Schichtstapel können die einzelnen Teilschichten zum Beispiel unterschiedliche Materialien aufweisen oder aus unterschiedlichen Materialien bestehen, oder mindestens eine der Teilschichten kann dasselbe Material wie eine andere der Teilschichten aufweisen oder daraus bestehen.
Die Begriffe „angeordnet auf“ oder „ausgebildet auf“, so wie hierin verwendet, können so verstanden werden, dass sie eine Schicht (oder irgendein anderes Element oder Einheit) bezeichnen, die sich in unmittelbarem bzw. direktem mechanischen und/oder elektrischen Kontakt auf einer anderen Schicht (Element oder Einheit) befinden kann. Eine Schicht (Element oder Einheit) kann sich auch in mittelbarem bzw. indirektem (mechanischen und/oder elektrischen) Kontakt mit einer anderen Schicht (Element oder Einheit) befinden. In diesem Fall können eine oder mehrere zusätzliche Schichten (Elemente oder Einheiten) dazwischen vorhanden sein.
Die Begriffe „angeordnet über“ oder „ausgebildet über“, so wie hierin verwendet, können so verstanden werden, dass sie eine Schicht (oder irgendein anderes Element oder Einheit) bezeichnen, die sich zumindest mittelbar bzw. indirekt auf einer anderen Schicht (Element oder Einheit) befindet. Das heißt, es können sich eine oder mehrere andere Schichten (Elemente oder Einheiten) zwischen den gegebenen Schichten (Elementen oder Einheiten) befinden.
Die Begriffe „elektrisch verbunden“, „elektrisch kontaktiert“ oder „elektrisch gekoppelt“ können so verstanden werden, dass sie sowohl eine unmittelbare bzw. direkte elektrische Verbindung, Kontakt oder Kopplung als auch eine mittelbare bzw. indirekte elektrische Verbindung, Kontakt oder Kopplung umfassen.
1 zeigt eine schematische Ansicht einer Transistoranordnung 100 gemäß einer Ausführungsform.
Die Transistoranordnung 100 kann einen Schalttransistor (Switch-Transistor) 120 und einen Erfasstransistor (Sense-Transistor) 140 aufweisen. Der Schalttransistor 120 kann eine Ladungsspeicherstruktur 124 und eine Steuerstruktur 125 aufweisen. Der Erfasstransistor 140 kann eine Ladungsspeicherstruktur 144, eine Steuerstruktur 145 und eine Auswählstruktur 146 aufweisen. Die Ladungsspeicherstruktur 124 des Schalttransistors 120 kann mit der Ladungsspeicherstruktur 144 des Erfasstransistors 140 elektrisch verbunden sein, wie in 1 mittels einer Verbindungslinie 168 angedeutet ist. Zum Beispiel können die Ladungsspeicherstruktur 124 des Schalttransistors 120 und die Ladungsspeicherstruktur 144 des Erfasstransistors 140 gemäß einer Ausführungsform Teil einer gemeinsamen Ladungsspeicherstruktur sein, zum Beispiel Teil eines gemeinsamen Floating Gates gemäß einer Ausführungsform (nicht gezeigt, siehe zum Beispiel 3A). Alternativ kann die Verbindungslinie 168 eine geeignete Verdrahtung repräsentieren, die die Ladungsspeicherstrukturen 124, 144 elektrisch miteinander verbindet.
Der Erfasstransistor 140 kann so eingerichtet sein, dass die Auswählstruktur 146 und die Steuerstruktur 145 des Erfasstransistors 140 unabhängig voneinander elektrisch gesteuert werden können. Mit anderen Worten kann das elektrische Potential der Auswählstruktur 146 unabhängig von dem elektrischen Potential der Steuerstruktur 145 bestimmt oder verändert werden, und umgekehrt. Somit kann die Auswählstruktur 146 zum Beispiel auf ein elektrisches Potential gebracht werden, das von dem elektrischen Potential der Steuerstruktur 145 verschieden sein kann, und umgekehrt.
Gemäß einer Ausführungsform kann der Schalttransistor 120 als eine 1-Transistor-Vorrichtung (1-Transistor-Device) (auch als 1T-Vorrichtung (IT-Device) bezeichnet) eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3B). Der Schalttransistor 120 kann zum Beispiel frei sein von einer Auswählstruktur. Mit anderen Worten ist es möglich, dass der Schalttransistor keine Auswählstruktur aufweist.
Gemäß einigen Ausführungsformen kann die Steuerstruktur 125 des Schalttransistors 120 mit der Steuerstruktur 145 des Erfasstransistors 140 elektrisch verbunden sein, wie in 1 mittels einer gestrichelten Linie 170 angedeutet ist. Zum Beispiel können die Steuerstruktur 125 des Schalttransistors 120 und die Steuerstruktur 145 des Erfasstransistors 140 gemäß einer Ausführungsform Teil einer gemeinsamen Steuerstruktur sein, zum Beispiel Teil eines gemeinsamen Steuer-Gates gemäß einer Ausführungsform (nicht gezeigt, siehe zum Beispiel 3A). Alternativ kann die gestrichelte Verbindungslinie 170 eine geeignete Verdrahtung darstellen, die die Steuerstrukturen 125, 145 elektrisch miteinander verbindet.
Gemäß einer Ausführungsform können die Ladungsspeicherstruktur 124 des Schalttransistors 120 und die Ladungsspeicherstruktur 144 des Erfasstransistors 140 jeweils ein Floating-Gate aufweisen oder als ein Floating-Gate eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3B und 3C). Gemäß einer Ausführungsform können die Steuerstruktur 125 des Schalttransistors 120 und die Steuerstruktur 145 des Erfasstransistors 140 jeweils ein Steuer-Gate aufweisen oder als ein Steuer-Gate eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3B und 3C). Gemäß einer Ausführungsform kann die Auswählstruktur 146 des Erfasstransistors 140 ein Auswähl-Gate aufweisen oder als ein Auswähl-Gate eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3C).
Gemäß einer Ausführungsform können die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 124 des Schalttransistors 120 und die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 144 des Erfasstransistors 140 Teil einer gemeinsamen Ladungsspeicherstruktur (zum Beispiel Floating-Gate) sein. Mit anderen Worten können der Schalttransistor 120 und der Erfasstransistor 140 eine gemeinsame Ladungsspeicherstruktur (zum Beispiel ein gemeinsames Floating-Gate) teilen bzw. gemeinsam nutzen (nicht gezeigt, siehe zum Beispiel 3A).
Die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 oder die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) können elektrisch leitfähiges Material aufweisen oder daraus bestehen. Gemäß einer Ausführungsform können/kann die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 und/oder die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) Polysilizium aufweisen oder daraus bestehen.
Gemäß einer Ausführungsform können die Steuerstruktur (zum Beispiel Steuer-Gate) 125 des Schalttransistors 120 und die Steuerstruktur (zum Beispiel Steuer-Gate) 145 des Erfasstransistors 140 Teil einer gemeinsamen Steuerstruktur (zum Beispiel eines gemeinsamen Steuer-Gates) sein. Mit anderen Worten können der Schalttransistor 120 und der Erfasstransistor 140 eine gemeinsame Steuerstruktur (zum Beispiel ein gemeinsames Steuer-Gate) teilen bzw. gemeinsam nutzen (nicht gezeigt, siehe zum Beispiel 3A).
Die Steuer-Strukturen (zum Beispiel Steuer-Gates) 125, 145 oder die gemeinsame Steuer-Struktur (zum Beispiel das gemeinsame Steuer-Gate) können elektrisch leitfähiges Material aufweisen oder daraus bestehen. Gemäß einer Ausführungsform können/kann die Steuerstrukturen (zum Beispiel Steuer-Gates) 125, 145 und/oder die gemeinsame Steuerstruktur (zum Beispiel gemeinsames Steuer-Gate) Polysilizium aufweisen oder daraus bestehen.
Gemäß einigen Ausführungsformen kann der Erfasstransistor 140 als eine 2-Transistor-Vorrichtung (2-Transistor-Device) (auch als 2T-Vorrichtung (2T-Device) bezeichnet) eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3C).
Gemäß einer Ausführungsform kann der Erfasstransistor 140 als Split-Gate-Vorrichtung (Split-Gate-Device) eingerichtet sein (nicht gezeigt, siehe zum Beispiel 3C).
Gemäß einer Ausführungsform können die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 144 und die Steuerstruktur (zum Beispiel Steuer-Gate) 145 des Erfasstransistors 140 übereinander gestapelt (gestackt) sein. Mit anderen Worten können die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 144 und die Steuerstruktur (zum Beispiel Steuer-Gate) 145 des Erfasstransistors 140 einen Stapel (Stack) (zum Beispiel einen Gate-Stapel (Gate-Stack)) bilden (nicht gezeigt, siehe zum Beispiel 3C).
Gemäß einer Ausführungsform können die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 124 und die Steuerstruktur (zum Beispiel Steuer-Gate) 125 des Schalttransistors 120 übereinander gestapelt (gestackt) sein. Mit anderen Worten können die Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 124 und die Steuerstruktur (zum Beispiel Steuer-Gate) 125 des Schalttransistors 120 einen Stapel (Stack) (zum Beispiel einen Gate-Stapel (Gate-Stack)) bilden (nicht gezeigt, siehe zum Beispiel 3B).
Gemäß einer Ausführungsform können die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) und die gemeinsame Steuerstruktur (zum Beispiel gemeinsames Steuer-Gate) übereinander gestapelt (gestackt) sein. Mit anderen Worten können die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) und die gemeinsame Steuerstruktur (zum Beispiel gemeinsames Steuer-Gate) einen Stapel (Stack) (zum Beispiel einen Gate-Stack) bilden (nicht gezeigt, siehe zum Beispiel 3A).
Gemäß einer Ausführungsform kann die Auswählstruktur (zum Beispiel Auswähl-Gate) 146 des Erfasstransistors 140 als ein Spacer (Abstandshalter) eingerichtet sein, der über einer Seitenwand der Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 144 und/oder Steuerstruktur (zum Beispiel Steuer-Gate) 145 des Erfasstransistors 140 angeordnet ist. Mit anderen Worten kann die Auswählstruktur (zum Beispiel Auswähl-Gate) 146 gemäß dieser Ausführungsform unter Verwendung einer Spacer-Technologie ausgebildet sein.
Die Auswählstruktur (zum Beispiel Auswähl-Gate) 146 kann elektrisch leitfähiges Material aufweisen oder daraus bestehen. Gemäß einer Ausführungsform kann die Auswählstruktur (zum Beispiel Auswähl-Gate) 146 Polysilizium aufweisen oder daraus bestehen.
Gemäß einer Ausführungsform kann der Erfasstransistor 140 eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 des Schalttransistors 120 und des Erfasstransistors 140 zu programmieren und/oder löschen. Zum Beispiel kann der Erfasstransistor 140 gemäß einer Ausführungsform eingerichtet sein, die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) zu programmieren und/oder löschen. Das Programmieren und/oder Löschen kann erreicht werden, indem geeignete elektrische Potentiale an den Erfasstransistor angelegt werden, so dass Programmier- oder Löschströme durch den Erfasstransistor 140 fließen und die Ladungsspeicherstrukturen 124, 144 laden oder entladen können.
Gemäß einer Ausführungsform kann der Erfasstransistor 140 eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 oder die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) mittels eines Source-Seiten-Injektion-Mechanismus (Source-Side-Injection(SSI)-Mechanismus) zu programmmieren.
Gemäß einer anderen Ausführungsform kann der Erfasstransistor 140 eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 oder die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) mittels eines Fowler-Nordheim(FN)-Tunneln-Mechanismus zu programmieren.
Gemäß einer Ausführungsform kann der Erfasstransistor 140 eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 oder die gemeinsame Ladungsspeicherstruktur (zum Beispiel gemeinsames Floating-Gate) mittels eines Fowler-Nordheim(FN)-Tunneln-Mechanismus zu löschen.
Gemäß einer Ausführungsform kann der Schalttransistor 120 eingerichtet sein, den Programmierzustand der Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) 124, 144 oder der gemeinsamen Ladungsspeicherstruktur (zum Beispiel des gemeinsamen Floating-Gates) auszulesen. Das Auslesen kann erreicht werden, indem geeignete elektrische Potentiale an den Schalttransistor 120 angelegt werden, so dass ein Lesestrom durch den Schalttransistor 120 fließen kann. Die Stärke des Lesestroms kann den Programmierzustand anzeigen.
Gemäß einer Ausführungsform kann der Schalttransistor 120 optional eine Auswählstruktur 126 aufweisen, wie in gestrichelten Linien gezeigt ist. Gemäß einer Ausführungsform kann die Auswählstruktur 126 mit der Auswählstruktur 146 des Erfasstransistors 140 elektrisch verbunden sein, wie in 1 mittels einer gestrichelten Verbindungslinie 172 angedeutet ist. Die Auswählstruktur 126 des Schalttransistors 120 und die Auswählstruktur 146 des Erfasstransistors 140 können zum Beispiel gemäß einer Ausführungsform Teil einer gemeinsamen Auswählstruktur sein, zum Beispiel Teil eines gemeinsamen Auswähl-Gates gemäß einer Ausführungsform (nicht gezeigt, siehe zum Beispiel 5A). Alternativ kann die gestrichelte Verbindungslinie 172 eine geeignete Verdrahtung darstellen, die die Auswählstrukturen 126, 146 miteinander elektrisch verbindet.
Gemäß einer Ausführungsform können die Auswählstruktur 126 und die Steuerstruktur 125 des Schalttransistors 120 unabhängig voneinander elektrisch gesteuert werden. Mit anderen Worten kann das elektrische Potential der Auswählstruktur 126 unabhängig von dem elektrischen Potential der Steuerstruktur 125 bestimmt oder verändert werden, und umgekehrt. Somit kann die Auswählstruktur 126 zum Beispiel auf ein elektrisches Potential gebracht werden, das von dem elektrischen Potential der Steuerstruktur 125 verschieden sein kann, und umgekehrt.
Gemäß einer Ausführungsform kann der Schalttransistor 120 als eine 2-Transistor-Vorrichtung (2-Transistor-Device) (2T-Vorrichtung (2T-Device)) eingerichtet sein.
Gemäß einer Ausführungsform kann der Schalttransistor 120 als eine Split-Gate-Vorrichtung (Split-Gate-Device) eingerichtet sein.
Gemäß einer Ausführungsform kann die Auswählstruktur 126 des Schalttransistors 120 als ein Auswähl-Gate eingerichtet sein. Gemäß einer Ausführungsform kann das Auswähl-Gate des Schalttransistors 120 als ein Spacer eingerichtet sein, der über einer Seitenwand der Ladungsspeicherstruktur (zum Beispiel Floating-Gate) 124 und/oder Steuerstruktur (zum Beispiel Steuer-Gate) 125 des Schalttransistors 120 angeordnet ist.
Gemäß einigen Ausführungsformen kann die Transistoranordnung 100 ferner ein Substrat 101 aufweisen (zum Beispiel ein Halbleitersubstrat wie zum Beispiel ein Siliziumsubstrat), und der Schalttransistor 120 und/oder der Erfasstransistor 140 können/kann in oder oberhalb (zum Beispiel über) dem Substrat 101 angeordnet sein, wie in 1 gezeigt.
Gemäß einer Ausführungsform kann die Transistoranordnung 100 als programmierbare Verbindung (Interconnect) eingerichtet sein oder in einer solchen verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung 100 als programmierbare Logikvorrichtung (programmierbares Logik-Device (PLD)) eingerichtet sein oder in einer solchen verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung 100 als eine Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle eingerichtet sein oder in einer solchen verwendet werden.
Eine Mehrzahl von FPGA-Zellen können zum Beispiel so gekoppelt sein, dass ein integrierter Schaltkreis gebildet wird, der zum Beispiel als Logikschaltkreis eingerichtet sein kann, so dass eine oder mehrere Logikfunktionen realisiert werden.
2 zeigt eine schematische Darstellung eines integrierten Schaltkreises 200 gemäß einer weiteren Ausführungsform.
Der integrierte Schaltkreis 200 kann eine Mehrzahl von Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zellen 201 aufweisen. In 2 sind als Beispiel vier Zellen 201 gezeigt, allgemein kann der integrierte Schaltkreis 200 eine beliebige Anzahl an Zellen 201 aufweisen. Jede der FPGA-Zellen 201 kann eine Transistoranordnung gemäß einer der hierin beschriebenen Ausführungsformen aufweisen oder daraus bestehen. Zum Beispiel kann jede der FPGA-Zellen 201 eine wie oben im Zusammenhang mit 1 beschriebene Transistoranordnung 100 aufweisen (alternativ eine Transistoranordnung gemäß einer oder mehreren anderen hierin beschriebenen Ausführungsformen). Zumindest einige der Zellen 201 können elektrisch miteinander verbunden sein, wie in 2 mittels einer Verbindung 202 symbolisiert ist. Die Verbindungen zwischen einzelnen Zellen 201 kann zum Beispiel mit Hilfe geeigneter Verdrahtungen (zum Beispiel einer oder mehreren leitfähigen Leitungen) erreicht werden. Gemäß einigen Ausführungsformen können die Zellen 201 in oder oberhalb (zum Beispiel über) einem Substrat 101 ausgebildet sein, wie gezeigt.
Gemäß einer Ausführungsform kann der integrierte Schaltkreis 200 als programmierbarer Logikschaltkreis eingerichtet sein. Der Logikschaltkreis kann zum Beispiel eine oder mehrere Logikfunktionen bereitstellen oder realisieren.
Gemäß einer Ausführungsform kann der integrierte Schaltkreis 200 als feldprogrammierbare Gatter-Anordnung (Field Programmable Gate Array (FPGA)) eingerichtet sein.
3A zeigt eine schematische Draufsicht-Layout-Darstellung einer Transistoranordnung 300 gemäß einer weiteren Ausführungsform. Die Transistoranordnung 300 weist einen Schalttransistor (Switch-Transistor) 320 und einen neben dem Schalttransistor 320 angeordneten Erfasstransistor (Sense-Transistor) 340 auf. 3B ist eine schematische Querschnittsansicht der Transistoranordnung 300 entlang der Linie A-A' in 3A, und 3C ist eine schematische Querschnittsansicht der Transistoranordnung 300 entlang der Linie B-B' in 3A. Anschaulich ist 3B eine Querschnittsansicht des Schalttransistors 320 der Transistoranordnung 300, während 3C eine Querschnittsansicht des Erfasstransistors 340 der Transistoranordnung 300 ist.
Gemäß einigen Ausführungsformen kann die Transistoranordnung 300 in und/oder oberhalb (zum Beispiel über) einem Substrat 101 ausgebildet sein (wie gezeigt), zum Beispiel einem Halbleitersubstrat wie zum Beispiel einem Silizium-Substrat (alternativ können andere Halbleitermaterialien verwendet werden). Gemäß einer Ausführungsform kann das Substrat 101 als P-Typ-Substrat eingerichtet sein. Gemäß einer anderen Ausführungsform kann das Substrat 101 als N-Typ-Substrat eingerichtet sein. Gemäß weiteren Ausführungsformen kann die Transistoranordnung 300 in und/oder oberhalb (zum Beispiel über) einem oder mehreren dotierten Wannenbereichen (nicht gezeigt), die in dem Substrat 101 ausgebildet sein können, ausgebildet sein.
Der Schalttransistor 320 weist eine über dem Substrat 101 angeordnete Ladungsspeicherstruktur 124 und eine über der Ladungsspeicherstruktur 124 angeordnete Steuerstruktur 125 auf. Gemäß der gezeigten Ausführungsform ist die Ladungsspeicherstruktur 124 des Schalttransistors 320 als Floating-Gate eingerichtet, und die Steuerstruktur 125 des Schalttransistors 320 ist als Steuer-Gate eingerichtet. Gemäß der gezeigten Ausführungsform bestehen das Floating-Gate 124 und das Steuer-Gate 125 des Schalttransistors 320 aus Polysilizium. Gemäß anderen Ausführungsformen können/kann das Floating-Gate 124 und/oder das Steuer-Gate 125 des Schalttransistors 320 andere elektrisch leitfähige Materialien aufweisen oder daraus bestehen. Gemäß einigen Ausführungsformen können das Floating-Gate 124 und das Steuer-Gate 125 des Schalttransistors 320 voneinander und/oder von dem Substrat 101 elektrisch isoliert sein, zum Beispiel mit Hilfe einer oder mehrerer dazwischen angeordneter elektrisch isolierender (dielektrischer) Schichten (nicht gezeigt).
Der Erfasstransistor 340 weist eine über dem Substrat 101 angeordnete Ladungsspeicherstruktur 144 und eine über der Ladungsspeicherstruktur 144 angeordnete Steuerstruktur 145 auf. Gemäß der gezeigten Ausführungsform ist die Ladungsspeicherstruktur 144 des Erfasstransistors 340 als Floating-Gate eingerichtet, und die Steuerstruktur 145 des Erfasstransistors 340 ist als Steuer-Gate eingerichtet. Gemäß der gezeigten Ausführungsform bestehen das Floating-Gate 144 und das Steuer-Gate 145 des Erfasstransistors 340 aus Polysilizium. Gemäß anderen Ausführungsformen können/kann das Floating-Gate 144 und/oder das Steuer-Gate 145 des Erfasstransistors 340 andere elektrisch leitfähige Materialien aufweisen oder daraus bestehen. Gemäß einigen Ausführungsformen können das Floating-Gate 144 und das Steuer-Gate 145 des Erfasstransistors 340 voneinander und/oder von dem Substrat 101 elektrisch isoliert sein, zum Beispiel mit Hilfe einer oder mehrerer dazwischen angeordneter elektrisch isolierender (dielektrischer) Schichten (nicht gezeigt).
Der Erfasstransistor 340 weist ferner eine Auswählstruktur 146 auf. Gemäß der gezeigten Ausführungsform ist die Auswählstruktur 146 des Erfasstransistors 340 als Auswähl-Gate eingerichtet. Das Auswähl-Gate 146 kann als ein Spacer eingerichtet sein und kann über einer Seitenwand des Floating-Gates 144 und des Steuer-Gates 145 des Erfasstransistors 340 angeordnet sein, wie gezeigt. Das Auswähl-Gate 146 kann von dem Floating-Gate 144, dem Steuer-Gate 145 und dem Substrat 101 elektrisch isoliert sein, zum Beispiel mit Hilfe einer oder mehrerer dazwischen angeordneter elektrisch isolierender (dielektrischer) Schichten (nicht gezeigt).
Die Ladungsspeicherstruktur 124 des Schalttransistors 320 ist mit der Ladungsspeicherstruktur 144 des Erfasstransistors 340 elektrisch verbunden. Gemäß der gezeigten Ausführungsform sind die Ladungsspeicherstruktur 124 (d.h. das Floating-Gate 124 gemäß dieser Ausführungsform) des Schalttransistors 320 und die Ladungsspeicherstruktur 144 (d.h. das Floating-Gate 144 gemäß dieser Ausführungsform) des Erfasstransistors 340 Teil eines gemeinsamen Floating-Gates. Das gemeinsame Floating-Gate ist Teil eines Gate-Stapels 370, der das gemeinsame Floating-Gate und ein gemeinsames Steuer-Gate aufweist (in der Layout-Darstellung der 3A ist das gemeinsame Floating-Gate durch das gemeinsame Steuer-Gate verdeckt). Anschaulich bildet das Floating-Gate 124 des Schalttransistors 320 einen ersten Teilbereich des gemeinsamen Floating-Gates, und das Floating-Gate 144 des Erfasstransistors 340 bildet einen zweiten Teilbereich des gemeinsamen Floating-Gates. Da die Floating-Gates 124, 144 des Schalttransistors 320 und des Erfasstransistors 340 Teil eines gemeinsamen Floating-Gates sind, haben sie dasselbe elektrische Potential und können gleichzeitig geladen oder entladen (programmiert oder gelöscht) werden.
Ferner sind gemäß der gezeigten Ausführungsform die Steuerstruktur 125 (d.h. das Steuer-Gate 125 gemäß dieser Ausführungsform) des Schalttransistors 320 und die Steuerstruktur 145 (d.h. das Steuer-Gate 145 gemäß dieser Ausführungsform) des Erfasstransistors 340 Teil eines gemeinsamen Steuer-Gates (welches Teil des Gate-Stapels 370 ist), wie in der Layout-Darstellung der 3A gezeigt ist. Anschaulich bildet das Steuer-Gate 125 des Schalttransistors 320 einen ersten Teilbereich des gemeinsamen Steuer-Gates, und das Steuer-Gate 145 des Erfasstransistors 340 bildet einen zweiten Teilbereich des gemeinsamen Steuer-Gates. Da die Steuer-Gates 125, 145 des Schalttransistors 320 und des Erfasstransistors 340 Teil eines gemeinsamen Steuer-Gates sind, können sie gleichzeitig auf dasselbe elektrische Potential gebracht werden, indem das elektrische Potential an das gemeinsame Steuer-Gate angelegt wird.
Anschaulich weist die Transistoranordnung 300 gemäß dieser Ausführungsform einen Floating-Gate/Steuer-Gate-Doppel-Poly-Stapel 370 auf, mit anderen Worten einen Gate-Stapel 370, der das Floating-Gate und das Steuer-Gate aufweist, die aus Polysilizium hergestellt sind und sich über den Schalttransistor 320 und den Erfasstransistor 340 erstrecken.
Gemäß alternativen Ausführungsformen können die Floating-Gates 124, 144 einzelne Gates sein, die elektrisch miteinander verbunden sein können, zum Beispiel mit Hilfe einer geeigneten Verdrahtung (zum Beispiel einer oder mehreren leitfähigen Leitungen), und/oder die Steuer-Gates 125, 145 können einzelne Gates sein, die elektrisch miteinander verbunden sein können zum Beispiel mit Hilfe einer geeigneten Verdrahtung (zum Beispiel einer oder mehreren leitfähigen Leitungen).
Der Erfasstransistor 340 weist ferner die Auswählstruktur 146 (d.h. das Auswähl-Gate gemäß dieser Ausführungsform) auf. Der Erfasstransistor 340 ist so eingerichtet, dass die Auswählstruktur (Auswähl-Gate) 146 und die Steuerstruktur (Steuer-Gate) 145 des Erfasstransistors 340 unabhängig voneinander elektrisch angesteuert werden können. Mit anderen Worten kann ein elektrisches Potential der Auswählstruktur (Auswähl-Gate) 146 unabhängig von einem elektrischen Potential der Steuerstruktur (Steuer-Gate) 145 bestimmt oder geändert werden, und umgekehrt. Somit kann die Auswählstruktur (Auswähl-Gate) 146 zum Beispiel auf ein elektrisches Potential gebracht werden, das von einem elektrischen Potential der Steuerstruktur (Steuer-Gate) 145 verschieden sein kann, und umgekehrt.
Der Schalttransistor 320 kann ferner Source/Drain-Bereiche 122, 123 aufweisen, die in dem Substrat 101 ausgebildet sein können, wie gezeigt (alternativ, in einem oder mehreren in dem Substrat 101 ausgebildeten Wannenbereichen). Die Source/Drain-Bereiche 122, 123 des Schalttransistors 320 können einen ersten Source/Drain-Bereich 122 (zum Beispiel als ein Source-Bereich des Schalttransistors 320 eingerichtet gemäß einer Ausführungsform) und einen zweiten Source/Drain-Bereich 123 (zum Beispiel als ein Drain-Bereich des Schalttransistors 320 ausgebildet gemäß einer Ausführungsform) aufweisen.
Gemäß einigen Ausführungsformen können die Source/Drain-Bereiche 122, 123 des Schalttransistors 320 dotiert sein, zum Beispiel hochdotiert. Zum Beispiel können die Source/Drain-Bereiche 122, 123 gemäß einer Ausführungsform hoch n-dotiert sein (zum Beispiel n⁺-dotiert).
Der Erfasstransistor 340 kann ferner Source/Drain-Bereiche 142, 143 aufweisen, die in dem Substrat 101 ausgebildet sein können, wie gezeigt (alternativ, in einem oder mehreren in dem Substrat 101 ausgebildeten Wannenbereichen). Die Source/Drain-Bereiche 142, 143 des Erfasstransistors 340 können einen ersten Source/Drain-Bereich 142 (zum Beispiel als ein Source-Bereich des Erfasstransistors 340 eingerichtet gemäß einer Ausführungsform) und einen zweiten Source/Drain-Bereich 143 (zum Beispiel als ein Drain-Bereich des Erfasstransistors 340 ausgebildet gemäß einer Ausführungsform) aufweisen.
Gemäß einigen Ausführungsformen können die Source/Drain-Bereiche 142, 143 des Erfasstransistors 340 dotiert sein, zum Beispiel hochdotiert. Zum Beispiel können die Source/Drain-Bereiche 142, 143 gemäß einer Ausführungsform hoch n-dotiert sein (zum Beispiel n⁺-dotiert).
Gemäß der gezeigten Ausführungsform ist der Schalttransistor 320 als 1-Transistor-Vorrichtung (1-Transistor-Device) eingerichtet, die das Floating-Gate 124 und das Steuer-Gate 125, die übereinander gestapelt (gestackt) sind, aufweist. Wie gezeigt, weist der Schalttransistor 320 keine Auswählstruktur auf, im Gegensatz zu dem Erfasstransistor 340. Der Erfasstransistor 340 ist anschaulich als 2-Transistor-Vorrichtung (2-Transistor-Device) (bzw. Split-Gate-Vorrichtung (Split-Gate-Device)) eingerichtet, die das Floating-Gate 144 und das Steuer-Gate 145, die übereinander gestapelt (gestackt) sind, und zusätzlich das Auswähl-Gate 146, welches unabhängig von dem Steuer-Gate 145 elektrisch angesteuert werden kann, aufweist. Gemäß einer Ausführungsform kann das Auswähl-Gate 146 zum Beispiel als ein Spacer eingerichtet sein, wie gezeigt.
Gemäß einigen Ausführungsformen kann der Erfasstransistor 340 dazu verwendet werden, die Ladungsspeicherstrukturen 124, 144 (d.h. Floating-Gates 124, 144 gemäß dieser Ausführungsform) des Schalttransistors 320 und des Erfasstransistors 340 zu programmieren und/oder zu löschen. Insbesondere kann der Erfasstransistor 340 dazu verwendet werden, das gemeinsame Floating-Gate zu programmieren und/oder zu löschen mittels Ladens oder Entladens des gemeinsamen Floating-Gates, wodurch das elektrische Potential des gemeinsamen Floating-Gates verändert wird.
Das Programmieren der Ladungsspeicherstrukturen (d.h. Floating-Gates 124, 144 bzw. gemeinsames Floating-Gate gemäß der gezeigten Ausführungsform) kann erreicht werden, indem geeignete elektrische Potentiale an zumindest das Substrat 101, den ersten Source/Drain-Bereich 142, den zweiten Source/Drain-Bereich 143, das Steuer-Gate 145 und das Auswähl-Gate 146 des Erfasstransistors 340 angelegt werden (zum Beispiel unter Verwendung einer geeigneten Schaltung, die mit dem Erfasstransistor 340 gekoppelt sein kann). In diesem Zusammenhang kann das Auswähl-Gate 146 zum Beispiel dazu verwendet werden, um Source-Seiten-Injektion (Source Side Injection (SSI)) als Programmiermechanismus zu verwenden. Gemäß anderen Ausführungsformen können andere Programmiermechanismen wie zum Beispiel ein Fowler-Nordheim-Tunneln-Programmiermechanismus verwendet werden.
In ähnlicher Weise kann das Löschen der Ladungsspeicherstrukturen (d.h. Floating-Gates 124, 144 bzw. gemeinsames Floating-Gate gemäß der gezeigten Ausführungsform) erreicht werden, indem geeignete elektrische Potentiale an zumindest das Substrat 101, den ersten Source/Drain-Bereich 142, den zweiten Source/Drain-Bereich 143, das Steuer-Gate 145 und das Auswähl-Gate 146 des Erfasstransistors 340 angelegt werden (zum Beispiel unter Verwendung einer geeigneten Schaltung, die mit dem Erfasstransistor 340 gekoppelt sein kann).
Gemäß einer Ausführungsform kann das Löschen der Ladungsspeicherstrukturen 124, 144 (d.h. Floating-Gates) erreicht werden unter Verwendung eines Fowler-Nordheim-Tunneln-Löschmechanismus.
Gemäß einigen Ausführungsformen kann die Transistoranordnung 300 als Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle eingerichtet sein oder in einer solchen verwendet werden.
Anschaulich weist eine auf der Transistoranordnung 300 basierende FPGA-Zelle unterschiedliche Vorrichtungstypen (Device-Typen) für Schalt- und Erfasstransistor auf.
Der Erfasstransistor 340, welcher zum Programmier- und Löschbetrieb der Zelle verwendet werden kann, besteht aus einer 2-Transistor-Split-Gate-Zellenstruktur, die ein Floating-Gate 144; ein Steuer-Gate 145 und ein Auswähl-Gate 146 aufweist. Das Auswähl-Gate 146 kann unabhängig von dem Steuer-Gate 145 angesteuert werden und kann zum Beispiel als ein Spacer eingerichtet bzw. ausgebildet sein. Das Auswähl-Gate 146 kann dazu verwendet werden, um Source-Seiten-Injektion (Source Side Injection) als Programmiermechanismus zu verwenden.
Bei dem Schalttransistor 320 ist das Auswähl-Gate weggelassen. Das heißt, der Schalttransistor 320 weist nur das Floating-Gate 124 und das Steuer-Gate 125 auf. Dies kann einen höheren Lesestrom an dem Schalter (Switch) ermöglichen aus den folgenden Gründen: da in dem Schalttransistor das Auswähl-Gate fehlt, kann die Länge L des Transistorkanals kleiner sein im Vergleich zu einem Schalttransistor mit einem zusätzlichen Auswähl-Gate. Daher kann das W/L-Verhältnis (W: Transistorweite, L: Länge des Transistorkanals) des Schalttransistors 320 größer sein im Vergleich zu einem Schalttransistor mit zusätlichem Auswähl-Gate, der dieselbe Weite W aber eine größere Länge L (aufgrund des Auswahl-Gates) aufweist. Aufgrund seines größeren W/L-Verhältnisses kann der Schalttransistor 320 einen niedrigeren elektrischen Serienwiderstand aufweisen im Vergleich zu einem Schalttransistor mit Auswähl-Gate, und somit kann der Lesestrom in dem Schalttransistor 320 höher sein im Vergleich zu einem Schalttransistor mit Auswähl-Gate. Ein hoher Schalt-Lesestrom kann vorteilhaft sein, um leistungsstarke (high-performance) FPGA-Produkte zu erhalten.
4A zeigt eine schematische Draufsicht-Layout-Darstellung einer Transistoranordnung 400 gemäß einem Teilaspekt der Erfindung. Die Transistoranordnung 400 weist einen Schalttransistor (Switch-Transistor) 420 und einen neben dem Schalttransistor 420 angeordneten Erfasstransistor (Sense-Transistor) 440 auf. 4B ist eine schematische Querschnittsansicht der Transistoranordnung 400 entlang der Linie C-C' in 4A, und 4C ist eine schematische Querschnittsansicht der Transistoranordnung 400 entlang der Linie D-D' in 4A. Anschaulich ist 4B eine Querschnittsansicht des Schalttransistors 420 der Transistoranordnung 400, während 4C eine Querschnittsansicht des Erfasstransistors 440 der Transistoranordnung 400 ist.
Die Transistoranordnung 400 ist der in 3A bis 3C gezeigten Transistoranordnung 300 teilweise ähnlich. Insbesondere sind Elemente mit denselben Bezugszeichen identisch und werden hier der Kürze halber nicht noch einmal ausführlich beschrieben. Die Transistoranordnung 400 unterscheidet sich von der im Zusammenhang mit 3A bis 3C gezeigten und beschriebenen Transistoranordnung 300 hauptsächlich darin, dass das Auswähl-Gate 146 des Erfasstransistors 440 Teil eines Gate-Stapels (Gate-Stacks) 471 ist, der das Auswähl-Gate 146, welches über dem Substrat 101 angeordnet ist, und ein zusätzliches Gate 449, welches über dem Auswähl-Gate 146 angeordnet ist, aufweist. Das zusätzliche Gate 449 kann elektrisch leitfähiges Material aufweisen oder daraus bestehen. Gemäß einer Ausführungsform kann das zusätzliche Gate 449 dasselbe Material aufweisen oder aus demselben Material oder denselben Materialien bestehen wie das Auswähl-Gate 146, zum Beispiel Polysilizium. In dem Fall, dass sowohl das Auswähl-Gate 146 als auch das zusätzliche Gate 449 aus Polysilizium bestehen, kann der Gate-Stapel 471 anschaulich als Doppel-Poly-Stapel (Double Poly Stack) eingerichtet sein.
Gemäß einigen Ausführungsformen können das zusätzliche Gate 449 und das Auswähl-Gate 146 voneinander und/oder von dem Substrat 101 elektrisch isoliert sein mit Hilfe einer oder mehrerer dazwischen angeordneter elektrisch isolierender (dielektrischer) Schichten (nicht gezeigt).
Gemäß einer Ausführungsform kann das zusätzliche Gate 499 (anschaulich, das obere Gate des Gate-Stapels 471) potentialfrei (floatend) gelassen werden, während das Auswähl-Gate 146 (anschaulich, das untere Gate des Gate-Stapels 471) gesteuert werden kann, indem geeignete elektrische Potentiale daran angelegt werden.
Gemäß einer anderen Ausführungsform können das zusätzliche Gate 449 und das Auswähl-Gate 146 elektrisch mit einander verbunden sein (nicht gezeigt). Gemäß noch einer anderen Ausführungsform kann das zusätzliche Gate 449 weggelassen bzw. fehlen. Mit anderen Worten ist es in diesem Fall möglich, dass nur das Auswähl-Gate 146 vorhanden ist (nicht gezeigt).
Das Gate-Stack 471, der das zusätzliche Gate 449 und das Auswähl-Gate 146 aufweist, ist lateral von dem Gate-Stapel 370, der das Floating-Gate 144 und das Steuer-Gate 145 des Erfasstransistors 440 aufweist, durch einen Abstand getrennt. Der Erfasstransistor 440 weist ferner einen Drift-Bereich 448 auf, welcher sich in dem Substrat 101 befindet und lateral zwischen dem das Auswähl-Gate 146 aufweisenden Gate-Stapel 471 und dem das Floating-Gate 144 aufweisenden Gate-Stapel 370 des Erfasstransistors 400 angeordnet ist, wie gezeigt.
Ähnlich wie bei dem Schalttransistor 320 der in 3A bis 3C gezeigten Transistoranordndung 300 fehlt bei dem Schalttransistor 420 der in 4A bis 4C gezeigten Transistoranordndung 400 ein Auswähl-Gate. Somit kann, ähnlich wie bei der Transistoranordnung 300, das W/L-Verhältnis des Schalttransistors 420 der Transistoranordnung 400 höher sein im Vergleich zu einem Schalttransistor mit Auswähl-Gate. Daher kann der Lesestrom vergrößert sein, was zum Beispiel von Vorteil sein kann im Hinblick auf die mögliche Verwendung der Transistoranordnung 400 in einer oder als eine FPGA-Zelle.
5A zeigt eine schematische Draufsicht-Layout-Darstellung einer Transistoranordnung 500 gemäß einer weiteren Ausführungsform. Die Transistoranordnung 500 weist einen Schalttransistor (Switch-Transistor) 520 und einen neben dem Schalttransistor 520 angeordneten Erfasstransistor (Sense-Transistor) 540 auf. 5B ist eine schematische Querschnittsansicht der Transistoranordnung 500 entlang der Linie E-E' in 5A, und 5C ist eine schematische Querschnittsansicht der Transistoranordnung 500 entlang der Linie F-F' in 5A. Anschaulich ist 5B eine Querschnittsansicht des Schalttransistors 520 der Transistoranordnung 500, während 5C eine Querschnittsansicht des Erfasstransistors 540 der Transistoranordnung 500 ist.
Die Transistoranordnung 500 ist der in 3A bis 3C gezeigten Transistoranordnung 300 teilweise ähnlich. Insbesondere sind Elemente mit denselben Bezugszeichen identisch und werden hier der Kürze halber nicht noch einmal ausführlich beschrieben. Die Transistoranordnung 500 unterscheidet sich von der im Zusammenhang mit 3A bis 3C gezeigten und beschriebenen Transistoranordnung 300 hauptsächlich darin, der Schalttransistor 520 auch eine Auswählstruktur 126 aufweist. Gemäß der gezeigten Ausführungsform ist die Auswählstruktur 126 des Schalttransistors 520 als Auswähl-Gate eingerichtet. Das Auswähl-Gate 126 kann als ein Spacer eingerichtet sein und kann über einer Seitenwand des Floating-Gates 124 und des Steuer-Gates 125 des Schalttransistors 520 angeordnet sein, wie gezeigt. Das Auswähl-Gate 126 kann von dem Floating-Gate 124, dem Steuer-Gate 125 und dem Substrat 101 elektrisch isoliert sein, zum Beispiel mit Hilfe einer oder mehrerer dazwischen angeordneter elektrisch isolierender (dielektrischer) Schichten (nicht gezeigt). Anschaulich kann das Auswähl-Gate 126 des Schalttransistors 520 in ähnlicher Weise eingerichtet sein wie das Auswähl-Gate 146 des Erfasstransistors 540. Gemäß einer Ausführungsform können das Auswähl-Gate 126 des Schalttransistors 520 und das Auswähl-Gate 146 des Erfasstransistors 540 Teil eines gemeinsamen Auswähl-Gates 571 sein, wie in 5A bis 5C gezeigt ist. Anschaulich kann das Auswähl-Gate 126 des Schalttransistors 520 einen ersten Teilbereich des gemeinsamen Auswähl-Gates 571 bilden, und das Auswähl-Gate 146 des Erfasstransistors 540 kann einen zweiten Teilbereich des gemeinsamen Auswähl-Gates 571 bilden, wie gezeigt. Alternativ können die Auswähl-Gates 126, 146 einzelne Gates sein, die elektrisch miteinander verbunden sein können, zum Beispiel mit Hilfe einer geeigneten Verdrahtung (zum Beispiel einer oder mehrerer leitfähiger Leitungen).
Anschaulich sind sowohl der Schalttransistor 520 als auch der Erfasstransistor 540 der Transistoranordnung 500 als 2-Transistor-Vorrichtung (2-Transistor-Device) mit einem Floating-Gate 124, 144, einem Steuer-Gate 125, 145 und einem Auswähl-Gate 126, 146 eingerichtet. Gemäß einer Ausführungsform können sowohl der Schalttransistor 520 als auch der Erfasstransistor 540 als Split-Gate-Vorrichtung (Split-Gate-Device) mit Spacer-Auswähl-Gate eingerichtet sein.
Eine Transistoranordnung gemäß einer Ausführungsform kann aufweisen: einen Schalttransistor (Switch-Transistor), der eine Ladungsspeicherstruktur und eine Steuerstruktur aufweist; und einen Erfasstransistor (Sense-Transistor), der eine Ladungsspeicherstruktur, eine Steuerstruktur und eine Auswählstruktur aufweist. Die Ladungsspeicherstruktur des Schalttransistors kann mit der Ladungsspeicherstruktur des Erfasstransistors elektrisch verbunden sein. Der Erfasstransistor kann so eingerichtet sein, dass die Auswählstruktur und die Steuerstruktur des Erfasstransistors unabhängig voneinander elektrisch angesteuert (oder gesteuert) werden können.
Gemäß einer Ausführungsform kann der Schalttransistor frei sein von einer Auswählstruktur. Mit anderen Worten kann bei dem Schalttransistor eine Auswählstruktur fehlen. Anschaulich kann der Schalttransistor als 1-Transistor-Vorrichtung (1-Transistor-Device) eingerichtet sein.
Gemäß einer Ausführungsform kann die Steuerstruktur des Schalttransistors mit der Steuerstruktur des Erfasstransistors elektrisch verbunden sein.
Gemäß einer Ausführungsform können die Ladungsspeicherstruktur des Schalttransistors und die Ladungsspeicherstruktur des Erfasstransistors jeweils ein Floating-Gate aufweisen, und die Steuerstruktur des Schalttransistors und die Steuerstruktur des Erfasstransistors können jeweils ein Steuer-Gate aufweisen, und die Auswählstruktur des Erfasstransistors kann ein Auswähl-Gate aufweisen.
Gemäß einer Ausführungsform kann mindestens eines der Gates Polysilizium aufweisen oder aus Polysilizium bestehen.
Gemäß einer Ausführungsform können das Floating-Gate des Schalttransistors und das Floating-Gate des Erfasstransistors Teil eines gemeinsamen Floating-Gates sein. Mit anderen Worten können der Schalttransistor und der Erfasstransistor ein gemeinsames Floating-Gate gemeinsam nutzen bzw. sich teilen.
Gemäß einer Ausführungsform können das Steuer-Gate des Schalttransistors und das Steuer-Gate des Erfasstransistors Teil eines gemeinsamen Steuer-Gates sein. Mit anderen Worten können der der Schalttransistor und der Erfasstransistor ein gemeinsames Steuer-Gate gemeinsam nutzen bzw. sich teilen.
Gemäß einer Ausführungsform können/kann das gemeinsame Floating-Gate und/oder das gemeinsame Steuer-Gate Polysilizium aufweisen oder aus Polysilizium bestehen.
Gemäß einer Ausführungsform kann der Erfasstransistor als 2-Transistor-Vorrichtung (2-Transistor-Device) eingerichtet sein.
Gemäß einer Ausführungsform kann der Erfasstransistor als Split-Gate-Vorrichtung (Split-Gate-Device) eingerichtet sein.
Gemäß einer Ausführungsform können das Floating-Gate und das Steuer-Gate des Erfasstransistors übereinander gestapelt (gestackt) sein. Mit anderen Worten können das Floating-Gate und das Steuer-Gate des Erfasstransistors einen Gate-Stapel (Gate-Stack) des Erfasstransistors bilden. In dem Gate-Stapel kann das Steuer-Gate über dem Floating-Gate angeordnet sein.
Gemäß einer Ausführungsform können das Floating-Gate und das Steuer-Gate des Schalttransistors übereinander gestapelt (gestackt) sein. Mit anderen Worten können das Floating-Gate und das Steuer-Gate des Schalttransistors einen Gate-Stapel (Gate-Stack) des Schalttransistors bilden. In dem Gate-Stapel kann das Steuer-Gate über dem Floating-Gate angeordnet sein.
Gemäß einer Ausführungsform können das gemeinsame Floating-Gate und das gemeinsame Steuer-Gate des gestapelt (gestackt) sein. Mit anderen Worten können das gemeinsame Floating-Gate und das gemeinsame Steuer-Gate einen Gate-Stapel (Gate-Stack) bilden, welcher sich über den Schalttransistor und den Erfasstransistor erstrecken kann. In dem Gate-Stapel kann das gemeinsame Steuer-Gate über dem gemeinsamen Floating-Gate angeordnet sein.
Gemäß einer Ausführungsform kann das Auswähl-Gate als Spacer (Abstandshalter) eingerichtet sein, der über einer Seitenwand des Floating-Gates und/oder des Steuer-Gates des Erfasstransistors angeordnet ist.
Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) des Schalttransistors und des Erfasstransistors zu programmieren und/oder zu löschen. Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, das gemeinsame Floating-Gate zu programmieren und/oder zu löschen.
Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) unter Verwendung eines Source-Seiten-Injektion(Source Side Injection (SSI))-Mechanismus zu programmieren. Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, das gemeinsame Floating-Gate unter Verwendung eines Source-Seiten-Injektion(Source Side Injection (SSI))-Mechanismus zu programmieren.
Gemäß einer weiteren Ausführungsform kann der Erfasstransistor eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) unter Verwendung eines Fowler-Nordheim-Tunneln-Mechanismus zu programmieren. Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, das gemeinsame Floating-Gate unter Verwendung eines Fowler-Nordheim-Tunneln-Mechanismus zu programmieren.
Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, die Ladungsspeicherstrukturen (zum Beispiel Floating-Gates) unter Verwendung eines Fowler-Nordheim-Tunneln-Mechanismus zu löschen. Gemäß einer Ausführungsform kann der Erfasstransistor eingerichtet sein, das gemeinsame Floating-Gate unter Verwendung eines Fowler-Nordheim-Tunneln-Mechanismus zu löschen.
Gemäß einer Ausführungsform kann der Schalttransistor ferner eine Auswählstruktur aufweisen. Die Auswählstruktur und die Steuerstruktur des Schalttransistors können unabhängig voneinander elektrisch angesteuert (oder gesteuert) werden.
Gemäß einer Ausführungsform kann der Schalttransistor als 2-Transistor-Vorrichtung (2-Transistor-Device) eingerichtet sein.
Gemäß einer Ausführungsform kann der Schalttransistor als Split-Gate-Vorrichtung (Split-Gate-Device) eingerichtet sein.
Gemäß einer Ausführungsform kann die Auswählstruktur des Schalttransistors ein Auswähl-Gate aufweisen. Das Auswähl-Gate kann als Spacer (Abstandshalter) eingerichtet sein, der über einer Seitenwand der Ladungsspeicherstruktur (zum Beispiel Floating-Gate) und/oder der Steuerstruktur (zum Beispiel Floating-Gate) des Schalttransistors angeordnet ist.
Gemäß einer Ausführungsform kann die Transistoranordnung ein Substrat (zum Beispiel ein Halbleitersubstrat wie zum Beispiel ein Siliziumsubstrat) aufweisen, und der Schalttransistor und der Erfasstransistor können in und/oder oberhalb (zum Beispiel über) dem Substrat angeordnet sein.
Gemäß einer Ausführungsform kann die Transistoranordnung als programmierbare Verbindung (Interconnect) eingerichtet sein oder in einer programmierbaren Verbindung (Interconnect) verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung als programmierbare Logikvorrichtung (programmierbares Logik-Device (PLD)) eingerichtet sein oder in einer programmierbaren Logikvorrichtung (PLD) verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung als Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle eingerichtet sein oder in einer Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle verwendet werden.
Eine Transistoranordnung gemäß einer weiteren Ausführungsform kann aufweisen: eine 1-Transistor-Typ-Schaltvorrichtung (1-Transistor-Typ-Switch-Device), die ein Floating-Gate und ein Steuer-Gate (Control Gate) aufweist; und eine 2-Transistor-Typ-Erfassvorrichtung (2-Transistor-Typ-Sense-Device), die ein Floating-Gate, ein Steuer-Gate und ein Auswähl-Gate aufweist. Das Floating-Gate der Schaltvorrichtung kann mit dem Floating-Gate der Erfassvorrichtung elektrisch verbunden sein. Die Erfassvorrichtung kann so eingerichtet sein, dass das Auswähl-Gate und das Steuer-Gate der Erfassvorrichtung unabhängig voneinander angesteuert (oder gesteuert) werden können.
Gemäß einer Ausführungsform können die Schaltvorrichtung und die Erfassvorrichtung gemäß einer Split-Gate-Zellen-Technologie eingerichtet sein.
Gemäß einer Ausführungsform können die Schaltvorrichtung und die Erfassvorrichtung gemäß einer Spacer-Split-Gate-Zellen-Technologie eingerichtet sein. Das Auswähl-Gate der Erfassvorrichtung kann als Spacer (Abstandshalter) eingerichtet sein, der über einer Seitenwand des Floating-Gates und/oder des Steuer-Gates der Erfassvorrichtung angeordnet sein kann.
Gemäß einer Ausführungsform kann mindestens eines der Gates der Schaltvorrichtung und der Erfassvorrichtung Polysilizium aufweisen oder aus Polysilizium bestehen.
Gemäß einer Ausführungsform können das Floating-Gate der Schaltvorrichtung und das Floating-Gate der Erfassvorrichtung Teil eines gemeinsamen Floating-Gates sein. Mit anderen Worten kann ein gemeinsames Floating-Gate bereitgestellt sein, das sich zum Beispiel über die Schaltvorrichtung und die Erfassvorrichtung erstrecken kann.
Gemäß einer Ausführungsform können das Steuer-Gate der Schaltvorrichtung und das Steuer-Gate der Erfassvorrichtung Teil eines gemeinsamen Steuer-Gates sein. Mit anderen Worten kann ein gemeinsames Steuer-Gate bereitgestellt sein, das sich zum Beispiel über die Schaltvorrichtung und die Erfassvorrichtung erstrecken kann.
Gemäß einer Ausführungsform können das gemeinsame Floating-Gate und das gemeinsame Steuer-Gate übereinander gestapelt (gestackt) sein. Mit anderen Worten können das Floating-Gate und das Steuer-Gate einen Gate-Stapel (Gate-Stack) der Transistoranordnung bilden. In dem Gate-Stapel kann das gemeinsame Steuer-Gate über dem gemeinsamen Floating-Gate angeordnet sein.
Gemäß einer Ausführungsform kann die Erfassvorrichtung eingerichtet sein, die Floating-Gates der Schaltvorrichtung und der Erfassvorrichtung (oder das gemeinsame Floating-Gate) unter Verwendung eines Source-Seiten-Injektion(Source Side Injection)-Mechanismus zu programmieren.
Gemäß einer Ausführungsform kann die Transistoranordnung als programmierbare Verbindung (Interconnect) eingerichtet sein oder in einer programmierbaren Verbindung (Interconnect) verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung als programmierbare Logikvorrichtung (programmierbares Logik-Device (PLD)) eingerichtet sein oder in einer programmierbaren Logikvorrichtung (PLD) verwendet werden.
Gemäß einer Ausführungsform kann die Transistoranordnung als Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle eingerichtet sein oder in einer Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zelle verwendet werden.
Ein integrierter Schaltkreis gemäß einer Ausführungsform kann eine Mehrzahl von Feldprogrammierbare-Gatter-Anordnung(FPGA)-Zellen gemäß einer oder mehreren der hierin beschriebenen Ausführungsformen aufweisen. Die FPGA-Zellen können miteinander elektrisch verbunden sein.
Gemäß einer Ausführungsform kann der integrierte Schaltkreis als programmierbarer Logikschaltkreis eingerichtet sein. Der Logikschaltkreis kann zum Beispiel eine oder mehrere Logikfunktionen bereitstellen oder realisieren.
Gemäß einer Ausführungsform kann der integrierte Schaltkreis als feldprogrammierbare Gatter-Anordnung (Field Programmable Gate Array (FPGA)) eingerichtet sein.
Nachfolgend werden bestimmte Merkmale, Aspekte und Effekte von beispielhaften Ausführungsformen beschrieben.
Gemäß einigen Ausführungsformen weist eine Transistoranordnung einen Schalttransistor (Switch-Transistor) und einen Erfasstransistor (Sense-Transistor) auf. Gemäß einigen Ausführungsformen können der Schalttransistor und der Erfasstransistor unter Verwendung derselben Technologie gebildet werden, wobei jedoch der Schalttransistor eine andere Struktur als der Erfasstransistor aufweisen kann. Mit anderen Worten kann der Schalttransistor ein anderer Device-Typ sein als der Erfasstransistor.
Zum Beispiel können sowohl der Schalttransistor als auch der Erfasstransistor unter Verwendung einer Split-Gate-Speicherzellen-Technologie (zum Beispiel einer Split-Gate-Speicherzellen-Technologie basierend auf einer Dreifach-Poly-Gate (Triple-Poly-Gate)-Speicherzellenstruktur (aufweisend einen Floating-Gate/Steuer-Gate-Stapel und ein Auswähl-Gate (Select-Gate), die aus Polysilizium hergestellt sind) und Source-Seiten-Injektion (Source Side Injection (SSI)) als Programmiermechanismus (hierin auch als HS3P („Hot Source Triple Poly“)-Speicherzellentechnologie bezeichnet)) gebildet sein, wobei jedoch bei dem Schalttransistor das Auswähl-Gate fehlt bzw. weggelassen ist. Das heißt, gemäß einigen Ausführungsformen kann der Erfasstransistor drei Gates aufweisen (Floating-Gate, Steuer-Gate (Control Gate) und Auswähl-Gate (Select Gate)), während der Schalttransistor nur zwei Gates (Floating-Gate und Steuer-Gate) aufweisen kann.
Gemäß einigen Ausführungsformen kann eine leistungsstarke (high-performance) Feldprogrammierbare-Gatter-Anordnung(FPGA)-Bitzelle unter Verwendung einer Split-Gate-Nichtflüchtige-Speicher-Zelle-Technologie (split-gate non-volatile memory (NVM) cell technology) bereitgestellt werden.
Gemäß einigen Ausführungsformen kann eine FPGA-Bitzelle basierend auf Split-Gate- (z.B. HS3P) eingebetteter Flash-Technologie (embedded Flash technology) bereitgestellt werden und kann dadurch ermöglichen, dass FPGA-Produkte mit Split-Gate- (z.B. HS3P-) Technologie realisiert werden.
Gemäß einigen Ausführungsformen können hohe Leseströme eines FPGA-Schalters erzielt werden, indem unterschiedliche Device-Typen als Sense- und Switch-Devices verwendet werden. Gemäß einigen Ausführungsformen können hohe Leseströme erzielt werden, indem in dem Schalttransistor das Auswähl-Gate weggelassen wird. Ein hoher Lesestrom des Schalttransistors kann ein relevanter Parameter sein für leistungsstarke (high-performance) FPGA-Produkte.
Gemäß einigen Ausführungsformen werden zwei unterschiedliche Device-Typen für Erfasstransistor (Sense-Transistor) und Schalttransistor (Switch-Transistor) verwendet. Gemäß einigen Ausführungsformen kann der Erfasstransistor, welcher für Programmier- und Löschvorgänge verwendet werden kann, eine Split-Gate-Zellenstruktur wie zum Beispiel eine HS3P-Zellenstruktur einschließlich Steuer-Gate, Floating-Gate sowie Auswähl-Gate, aufweisen oder daraus bestehen. Das Auswähl-Gate kann verwendet werden, um Source-Seiten-Injektion (Source Side Injection) als Programmiermechanismus zu verwenden. Gemäß einigen Ausführungsformen kann das Auswähl-Gate bei dem Schalttransistor entfernt oder beseitigt (mit anderen Worten, weggelassen) sein bzw. werden. Das heißt, gemäß einigen Ausführungsformen ist es möglich, dass der Schalttransistor nur ein Floating-Gate und ein Steuer-Gate aufweist (und kein Auswähl-Gate). Dies kann einen höheren Lesestrom an dem Schalter ermöglichen aufgrund eines höheren W/L-Verhältnisses (d.h. Weite-zu-Länge-Verhältnis). Ein hoher Schalt-Lesestrom kann ein relevanter Parameter für leistungsstarke (high-performance) FPGA-Produkte sein.

Claims

Transistoranordnung, aufweisend: einen Schalttransistor (320, 520), der eine Ladungsspeicherstruktur (124) und eine Steuerstruktur (125) aufweist; und einen Erfasstransistor (340, 540), der eine Ladungsspeicherstruktur (144), eine Steuerstruktur (145) und eine Auswählstruktur (146) aufweist; wobei die Ladungsspeicherstruktur (124) des Schalttransistors (320, 520) mit der Ladungsspeicherstruktur (146) des Erfasstransistors (340, 540) elektrisch verbunden ist; wobei der Erfasstransistor (340, 540) so eingerichtet ist, dass die Auswählstruktur (146) und die Steuerstruktur (145) des Erfasstransistors (340, 540) unabhängig voneinander elektrisch angesteuert werden können; und wobei der Erfasstransistor (340, 540) als Split-Gate-Vorrichtung eingerichtet ist.
Transistoranordnung gemäß Anspruch 1, wobei der Schalttransistor (320, 520) frei von einer Auswählstruktur ist.
Transistoranordnung gemäß Anspruch 1 oder 2, wobei die Steuerstruktur (125) des Schalttransistors (320, 520) mit der Steuerstruktur (145) des Erfasstransistors (340, 540) elektrisch verbunden ist.
Transistoranordnung gemäß einem der Ansprüche 1 bis 3, wobei die Ladungsspeicherstruktur (124) des Schalttransistors (320, 520) und die Ladungsspeicherstruktur (144) des Erfasstransistors (340, 540) jeweils ein Floating-Gate aufweisen; wobei die Steuerstruktur (125) des Schalttransistors (320, 520) und die Steuerstruktur (145) des Erfasstransistors (340, 540) jeweils ein Steuer-Gate aufweisen; wobei die Auswählstruktur (146) des Erfasstransistors (340, 540) ein Auswähl-Gate aufweist.
Transistoranordnung gemäß Anspruch 4, wobei mindestens eines der Gates Polysilizium aufweist.
Transistoranordnung gemäß Anspruch 4 oder 5, wobei das Floating-Gate des Schalttransistors (320, 520) und das Floating-Gate des Erfasstransistors (340, 540) Teil eines gemeinsamen Floating-Gates sind; und wobei das Steuer-Gate des Schalttransistors (320, 340, 540) und das Steuer-Gate des Erfasstransistors (340, 540) Teil eines gemeinsamen Steuer-Gates sind.
Transistoranordnung gemäß Anspruch 6, wobei das gemeinsame Floating-Gate und/oder das gemeinsame Steuer-Gate Polysilizium aufweisen/aufweist.
Transistoranordnung gemäß einem der Ansprüche 4 bis 7, wobei das Auswähl-Gate als Spacer eingerichtet ist, der über einer Seitenwand des Floating-Gates und/oder des Steuer-Gates des Erfasstransistors (340, 540) angeordnet ist.
Transistoranordnung gemäß einem der Ansprüche 1 bis 8, wobei der Erfasstransistor (340, 540) eingerichtet ist, die Ladungsspeicherstrukturen (124, 144) zu programmieren und/oder zu löschen.
Transistoranordnung gemäß Anspruch 9, wobei der Erfasstransistor (340, 540) eingerichtet ist, die Ladungsspeicherstrukturen (124, 144) unter Verwendung eines Source-Seiten-Injektion-Mechanismus zu programmieren.
Transistoranordnung gemäß einem der Ansprüche 1, 3 bis 10 wobei der Schalttransistor (320, 520) ferner eine Auswählstruktur (126) aufweist; wobei die Auswählstruktur (126) und die Steuerstruktur (125) des Schalttransistors (320, 520) unabhängig voneinander elektrisch angesteuert werden können.
Transistoranordnung gemäß Anspruch 11, wobei die Auswählstruktur (126) des Schalttransistors (320, 520) ein Auswähl-Gate aufweist, das als Spacer eingerichtet ist, der über einer Seitenwand der Ladungsspeicherstruktur (124) und/oder der Steuerstruktur (125) des Schalttransistors (320, 520) angeordnet ist.
Transistoranordnung gemäß einem der Ansprüche 1 bis 12, eingerichtet als Feldprogrammierbare-Gatter-Anordnung-Zelle.
Integrierter Schaltkreis, aufweisend eine Mehrzahl von Feldprogrammierbare-Gatter-Anordnung-Zellen gemäß Anspruch 13, die miteinander elektrisch verbunden sind.
Integrierter Schaltkreis gemäß Anspruch 14, eingerichtet als programmierbarer Logikschaltkreis.
Transistoranordnung, aufweisend: eine 1-Transistor-Typ-Schaltvorrichtung (320, 520), die ein Floating-Gate (124) und ein Steuer-Gate (125) aufweist; und eine 2-Transistor-Typ-Erfassvorrichtung, die ein Floating-Gate (144), ein Steuer-Gate (145) und ein Auswähl-Gate (146) aufweist; wobei das Floating-Gate (124) der Schaltvorrichtung (320, 520) mit dem Floating-Gate (144) der Erfassvorrichtung elektrisch verbunden ist; wobei die Erfassvorrichtung so eingerichtet ist, dass das Auswähl-Gate (146) und das Steuer-Gate (145) der Erfassvorrichtung unabhängig voneinander angesteuert werden können; und wobei der Erfasstransistor (340, 540) als Split-Gate-Vorrichtung eingerichtet ist.
Transistoranordnung gemäß Anspruch 16, wobei das Auswähl-Gate (146) der Erfassvorrichtung als Spacer eingerichtet ist, der über einer Seitenwand des Floating-Gates und/oder des Steuer-Gates der Erfassvorrichtung angeordnet ist.
Transistoranordnung gemäß Anspruch 16 oder 17, wobei mindestens eines der Gates (124, 125, 144, 145, 146) der Schaltvorrichtung (320, 520) und der Erfassvorrichtung Polysilizium aufweist.
Transistoranordnung gemäß einem der Ansprüche 16 bis 18, wobei das Floating-Gate (124) der Schaltvorrichtung (320, 520) und das Floating-Gate (144) der Erfassvorrichtung Teil eines gemeinsamen Floating-Gates sind; und wobei das Steuer-Gate (125) der Schaltvorrichtung (320, 520) und das Steuer-Gate (145) der Erfassvorrichtung Teil eines gemeinsamen Steuer-Gates sind.
Transistoranordnung gemäß einem der Ansprüche 16 bis 19, wobei die Erfassvorrichtung eingerichtet ist, die Floating-Gates (124, 144) der Schaltvorrichtung (320, 520) und der Erfassvorrichtung unter Verwendung eines Source-Seiten-Injektion-Mechanismus zu programmieren.
Transistoranordnung gemäß einem der Ansprüche 16 bis 20, eingerichtet als Feldprogrammierbare-Gatter-Anordnung-Zelle.
Integrierter Schaltkreis, aufweisend eine Mehrzahl von Feldprogrammierbare-Gatter-Anordnung-Zellen gemäß Anspruch 21, die miteinander elektrisch verbunden sind.
Integrierter Schaltkreis gemäß Anspruch 22, eingerichtet als programmierbarer Logikschaltkreis.