CN102486935B - 晶体管装置和集成电路 - Google Patents

晶体管装置和集成电路 Download PDF

Info

Publication number
CN102486935B
CN102486935B CN201110395091.XA CN201110395091A CN102486935B CN 102486935 B CN102486935 B CN 102486935B CN 201110395091 A CN201110395091 A CN 201110395091A CN 102486935 B CN102486935 B CN 102486935B
Authority
CN
China
Prior art keywords
transistor
gate
floating gate
control
sensing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110395091.XA
Other languages
English (en)
Other versions
CN102486935A (zh
Inventor
K.克诺布洛克
R.施特伦茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN102486935A publication Critical patent/CN102486935A/zh
Application granted granted Critical
Publication of CN102486935B publication Critical patent/CN102486935B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及晶体管装置和集成电路。一种晶体管装置包括开关晶体管和感测晶体管。所述开关晶体管包括电荷存储结构和控制结构。所述感测晶体管包括电荷存储结构、控制结构和选择结构。所述开关晶体管的电荷存储结构电气连接至所述感测晶体管的电荷存储结构。所述感测晶体管被配置为使得可以彼此独立地对所述感测晶体管的选择结构和控制结构进行电气控制。

Description

晶体管装置和集成电路
技术领域
实施例总体上涉及晶体管装置和集成电路。
背景技术
现场可编程门阵列（FPGA）可以用于实现逻辑电路。FPGA可以包括逻辑元件的阵列以及具有多个或多种（例如上千或上万）可编程互连的布线（wiring）互连，从而可以（例如由用户）将FPGA配置成具有所定义的逻辑功能的集成电路。每个可编程互连或开关可以例如将集成电路中的两个电路节点相连接，以形成（或打破）布线互连或者设置逻辑元件的一个或多个功能。
FPGA可以通过基于非易失性存储器（NVM）的FPGA单元实现。每个FPGA单元可以包括晶体管装置，该晶体管装置包括开关晶体管（开关器件）和感测晶体管（感测器件）。感测晶体管可以用于对单元进行编程或擦除，而开关晶体管可以用于读取该单元的编程状态。
附图说明
在附图中，贯穿不同视图，相似的参考标记一般指代相同部分。附图不必按比例绘制，一般地，重点在于示意实施例的原理。在以下描述中，参照以下附图来描述各个实施例，在附图中：
图1示出了根据一个实施例的晶体管装置的示意图；
图2示出了根据另一实施例的集成电路的示意图；
图3A示出了根据另一实施例的晶体管装置的示意自上而下视图（top-down view）；
图3B和3C示出了图3A的晶体管装置的示意横截面视图；
图4A示出了根据另一实施例的晶体管装置的示意自上而下视图；
图4B和4C示出了图4A的晶体管装置的示意横截面视图；
图5A示出了根据另一实施例的晶体管装置的示意自上而下视图；
图5B和5C示出了图5A的晶体管装置的示意横截面视图。
具体实施方式
以下详细描述参照了附图，附图以示意的方式示出了可实施本发明的具体细节和实施例。这些实施例被足够详细地描述以使本领域技术人员能够实施本发明。在不脱离本发明的范围的前提下，可以利用其他实施例并且可以进行结构、逻辑和电气方面的改变。各个实施例不一定相互排斥，因为一些实施例可以与一个或多个其他实施例进行组合以形成新实施例。
这里使用的术语“层”或“层结构”可以被理解为指代单个层或者包括多个子层的层序列（也被称作层堆叠）。在层序列或层堆栈中，各个子层可以例如包括不同材料或可以由不同材料制成，或者，至少一个子层可以包括与另一子层相同的材料或可以由与另一子层相同的材料制成。
这里使用的术语“布置在……上”、“安置在……上”或“形成在……上”可以被理解为指代可以以直接机械和/或电气接触的方式位于另一层（元件或实体）上的层（或者某其他元件或实体）。层（元件或实体）还可以以与另一层（元件或实体）间接（机械和/或电气）接触的方式定位，在这种情况下，一个或多个附加层（元件或实体）可以存在于其间。
这里使用的术语“布置在……上方”、“安置在……上方”或“形成在……上方”可以被理解为指代可以至少间接地位于另一层（元件或实体）上的层（或者某其他元件或实体）。即，一个或多个其他层（元件或实体）可以位于给定层（元件或实体）之间。
术语“电气连接”、“电气接触”或“电气耦合”可以被理解为包括直接电气连接、接触或耦合以及间接电气连接、接触或耦合。
图1示出了根据一个实施例的晶体管装置100的示意图。
晶体管装置100可以包括开关晶体管120和感测晶体管140。开关晶体管120可以包括电荷存储结构124和控制结构125。感测晶体管140可以包括电荷存储结构144、控制结构145和选择结构146。开关晶体管120的电荷存储结构124可以电气连接至感测晶体管140的电荷存储结构144，如图1中的连接线168所示。例如，根据一个实施例，开关晶体管120的电荷存储结构124和感测晶体管140的电荷存储结构144可以是公共电荷存储结构的一部分，例如根据一个实施例（未示出，参见例如图3A）的公共浮动栅的一部分。可替换地，连接线168可以表示将电荷存储结构124、144彼此电气连接的适当布线。
感测晶体管140可以被配置为使得可以彼此独立地对感测晶体管140的选择结构146和控制结构145进行电气控制。换言之，可以与控制结构145的电位独立地设置或改变选择结构146的电位，反之亦然。因此，可以使选择结构146例如达到可与控制结构145的电位不同的电位，反之亦然。
根据一个实施例，开关晶体管120可以被配置为1晶体管器件（也被称作1T器件）（未示出，参见例如图3B）。例如，开关晶体管120可以没有选择结构。
根据一些实施例，开关晶体管120的控制结构125可以电气连接至感测晶体管140的控制结构145，如图1中的虚线连接线170所示。例如，根据一个实施例，开关晶体管120的控制结构125和感测晶体管140的控制结构145可以是公共控制结构的一部分，例如根据一个实施例（未示出，参见例如图3A）的公共浮动栅的一部分。可替换地，虚线连接线170可以表示将控制结构125、145彼此电气连接的适当布线。
根据一个实施例，开关晶体管120的电荷存储结构124和感测晶体管140的电荷存储结构144均可以包括或被配置为浮动栅（未示出，参见例如图3B和3C）。根据一个实施例，开关晶体管120的控制结构125和感测晶体管140的控制结构145均可以包括或被配置为控制栅（未示出，参见例如图3B和3C）。根据一个实施例，感测晶体管140的选择结构146可以包括或被配置为选择栅（未示出，参见例如图3C）。
根据一个实施例，开关晶体管120的电荷存储结构（如浮动栅）124和感测晶体管140的电荷存储结构（如浮动栅）144可以是公共电荷存储结构（如公共浮动栅）的一部分。换言之，开关晶体管120和感测晶体管140可以共享公共电荷存储结构（如公共浮动栅）（未示出，参见例如图3A）。
电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）可以包括导电材料或可以由导电材料制成。根据一个实施例，电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）中的至少一个可以包括多晶硅或可以由多晶硅制成。
根据一个实施例，开关晶体管120的控制结构（如控制栅）125和感测晶体管140的控制结构（如控制栅）145可以是公共控制结构（如公共控制栅）的一部分。换言之，开关晶体管120和感测晶体管140可以共享公共控制结构（如公共控制栅）（未示出，参见例如图3A）。
控制结构（如控制栅）125、145或公共控制结构（如公共控制栅）可以包括导电材料或可以由导电材料制成。根据一个实施例，控制结构（如控制栅）125、145或公共控制结构（如公共控制栅）中的至少一个可以包括多晶硅或可以由多晶硅制成。
根据一些实施例，感测晶体管140可以被配置为2晶体管器件（也被称作2T器件）（未示出，参见例如图3C）。
根据一个实施例，感测晶体管140可以被配置为分栅器件（未示出，参见例如图3C）。
根据一个实施例，感测晶体管140的电荷存储结构（如浮动栅）144和控制结构（如控制栅）145可以被堆叠。换言之，感测晶体管140的电荷存储结构（如浮动栅）144和控制结构（如控制栅）145可以形成堆叠（如栅堆叠）（未示出，参见例如图3C）。
根据一个实施例，开关晶体管120的电荷存储结构（如浮动栅）124和控制结构（如控制栅）125可以被堆叠。换言之，开关晶体管120的电荷存储结构（如浮动栅）124和控制结构（如控制栅）125可以形成堆叠（如栅堆叠）（未示出，参见例如图3B）。
根据一个实施例，公共电荷存储结构（如公共浮动栅）和公共控制结构（如公共控制栅）可以被堆叠。换言之，公共电荷存储结构（如公共浮动栅）和公共控制结构（如公共控制栅）可以形成堆叠（如栅堆叠）（未示出，参见例如图3A）。
根据一个实施例，感测晶体管140的选择结构（如选择栅）146可以被配置为间隔部（spacer），所述间隔部被布置在感测晶体管140的电荷存储结构（如浮动栅）144和/或控制结构（如控制栅）145的侧壁上方。换言之，根据该实施例，可以使用间隔部技术来形成选择结构（如选择栅）146。
选择结构（如选择栅）146可以包括导电材料或可以由导电材料制成。根据一个实施例，选择结构（如选择栅）146可以包括多晶硅或可以由多晶硅制成。
根据一个实施例，感测晶体管140可以被配置为对开关晶体管120和感测晶体管140的电荷存储结构（如浮动栅）124、144进行编程和/或擦除。例如，在一个实施例中，感测晶体管140可以被配置为对公共电荷存储结构（如公共浮动栅）进行编程和/或擦除。可以通过对感测晶体管140施加适当电位来实现编程和/或擦除，使得编程或擦除电流可以流经感测晶体管140并对电荷存储结构124、144进行充电或放电。
根据一个实施例，感测晶体管140可以被配置为使用源极侧注入（SSI）机制来对电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）进行编程。
根据另一实施例，感测晶体管140可以被配置为使用Fowler-Nordheim（FN）隧穿机制来对电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）进行编程。
根据一个实施例，感测晶体管140可以被配置为使用Fowler-Nordheim（FN）隧穿机制来对电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）进行擦除。
根据一个实施例，开关晶体管120可以被配置为读取电荷存储结构（如浮动栅）124、144或公共电荷存储结构（如公共浮动栅）的编程状态。可以通过对开关晶体管120施加适当电位来实现读取，使得读电流可以流经开关晶体管120。读电流的量值可以指示编程状态。
根据一个实施例，可选地，开关晶体管120可以包括选择结构126，如虚线所示。根据一个实施例，选择结构126可以电气连接至感测晶体管140的选择结构146，如图1中的虚线连接线172所示。例如，根据一个实施例，开关晶体管120的选择结构126和感测晶体管140的选择结构146可以是公共选择结构的一部分，例如根据一个实施例（未示出，参见例如图5A）的公共选择栅的一部分。可替换地，虚线连接线172可以表示将选择结构126、146彼此电气连接的适当布线。
根据一个实施例，可以彼此独立地对开关晶体管120的选择结构126和控制结构125 进行电气控制。换言之，可以与控制结构125的电位独立地设置或改变选择结构126的电位，反之亦然。因此，可以使选择结构126达到可与控制结构125的电位不同的电位，反之亦然。
根据一个实施例，开关晶体管120可以被配置为2晶体管器件（2T器件）。
根据一个实施例，开关晶体管120可以被配置为分栅器件。
根据一个实施例，开关晶体管120的选择结构126可以被配置为选择栅。根据一个实施例，开关晶体管120的选择栅可以被配置为间隔部，所述间隔部被布置在开关晶体管120的电荷存储结构（如浮动栅）124和/或控制结构（如控制栅）125的侧壁上方。
根据一些实施例，晶体管装置100还可以包括衬底101（例如半导体衬底，如硅衬底），并且，开关晶体管120和/或感测晶体管140可以被布置在衬底101中或被布置在衬底101之上（例如上方），如图1所示。
根据一个实施例，晶体管装置100可以被配置为可编程互连或可以用在可编程互连中。
根据一个实施例，晶体管装置100可以被配置为可编程逻辑器件（PLD）或可以用在可编程逻辑器件（PLD）中。
根据一个实施例，晶体管装置100可以被配置为现场可编程门阵列（FPGA）单元或可以用在现场可编程门阵列（FPGA）单元中。
多个FPGA单元可以例如被耦合以形成可以例如被配置为用于实现一个或多个逻辑功能的逻辑电路的集成电路。
图2示出了根据另一实施例的集成电路200的示意图。
集成电路200可以包括多个现场可编程门阵列（FPGA）单元201。在图2中，作为示例，示出了4个单元201，一般地，集成电路200可以包括任意数目的单元201。每个FPGA单元201可以包括根据这里描述的实施例之一的晶体管装置或者可以由该晶体管装置构成。例如，每个FPGA单元201可以包括如上结合图1所述的晶体管装置100（可替换地，根据这里描述的一个或多个其他实施例的晶体管装置）。至少一些单元201可以彼此电气连接，如图2中的连接202所象征。各个单元201之间的连接可以例如利用适当布线（例如一个或多个导线）而实现。根据一些实施例，单元201可以被形成在衬底101中或被形成在衬底101之上（例如上方），如图所示。
根据一个实施例，集成电路200可以被配置为可编程逻辑电路。逻辑电路可以例如提供或实现一个或多个逻辑功能。
根据一个实施例，集成电路200可以被配置为现场可编程门阵列（FPGA）。
图3A示出了根据另一实施例的晶体管装置300的示意自上而下布局视图。晶体管装置300包括开关晶体管320和紧邻开关晶体管320布置的感测晶体管340。图3B是沿图3A中的线A-A’的晶体管装置300的示意横截面视图，并且图3C是沿图3A中的线B-B’的晶体管装置300的示意横截面视图。作为示意，图3B是晶体管装置300的开关晶体管320的横截面视图，而图3C是晶体管装置300的感测晶体管340的横截面视图。
根据一些实施例，晶体管装置300可以被形成在衬底101（如所示）（例如，半导体衬底，如硅衬底（可替换地，可以使用其他半导体材料））中和/或被形成在衬底101之上。根据一个实施例，衬底101可以被配置为p型衬底。根据另一实施例，衬底101可以被配置为n型衬底。根据其他实施例，晶体管装置300可以被形成在一个或多个掺杂阱区（未示出）中和/或之上，该一个或多个掺杂阱区可以被形成在衬底101中。
开关晶体管320包括被布置在衬底101上方的电荷存储结构124和被布置在电荷存储结构124上方的控制结构125。根据所示的实施例，开关晶体管320的电荷存储结构124被配置为浮动栅，并且开关晶体管320的控制结构125被配置为控制栅。根据所示的实施例，开关晶体管320的浮动栅124和控制栅125由多晶硅制成。根据其他实施例，开关晶体管320的浮动栅124和/或控制栅125可以包括其他导电材料或可以由其他导电材料制成。根据一些实施例，开关晶体管320的浮动栅124和控制栅125可以彼此电气绝缘和/或与衬底101电气绝缘，例如凭借被布置在其间的一个或多个电气绝缘（介电）层（未示出）。
感测晶体管340包括被布置在衬底101上方的电荷存储结构144和被布置在电荷存储结构144上方的控制结构145。根据所示的实施例，感测晶体管340的电荷存储结构144被配置为浮动栅，并且感测晶体管340的控制结构145被配置为控制栅。根据所示的实施例，感测晶体管340的浮动栅144和控制栅145由多晶硅制成。根据其他实施例，感测晶体管340的浮动栅144和/或控制栅145可以包括其他导电材料或可以由其他导电材料制成。根据一些实施例，感测晶体管340的浮动栅144和控制栅145可以彼此电气绝缘和/或与衬底101电气绝缘，例如凭借被布置在其间的一个或多个电气绝缘（介电）层。
感测晶体管340还包括选择结构146。根据所示的实施例，感测晶体管340的选择结构146被配置为选择栅。选择栅146可以被配置为间隔部并且可以被布置在感测晶体管340的浮动栅144和控制栅145的侧壁上方，如图所示。选择栅146可以与浮动栅144、控制栅145和衬底101电气绝缘，例如凭借被布置在其间的一个或多个电气绝缘（介电）层（未示出）。
开关晶体管320的电荷存储结构124电气连接至感测晶体管340的电荷存储结构144。根据所示的实施例，开关晶体管320的电荷存储结构124（即，根据该实施例，浮动栅124）和感测晶体管340的电荷存储结构144（即，根据该实施例，浮动栅144）是公共浮动栅的一部分。公共浮动栅是包括公共浮动栅和公共控制栅（在图3A的布局视图中，公共浮动栅被公共控制栅所覆盖）的栅堆叠370的一部分。作为示意，开关晶体管320的浮动栅124构成公共浮动栅的第一部分，并且感测晶体管340的浮动栅144构成公共浮动栅的第二部分。由于开关晶体管320和感测晶体管340的浮动栅124、144是一个公共浮动栅的一部分，因此它们将具有相同电位并可以被同时充电或放电（编程或擦除）。
此外，根据所示的实施例，开关晶体管320的控制结构125（即，根据该实施例，控制栅125）和感测晶体管340的控制结构145（即，根据该实施例，控制栅145）是公共控制栅的一部分（其为栅堆叠370的一部分），如图3A的布局视图所示。作为示意，开关晶体管320的控制栅125构成公共控制栅的第一部分，并且感测晶体管340的控制栅145构成公共控制栅的第二部分。由于开关晶体管320和感测晶体管340的控制栅125、145是一个公共控制栅的一部分，因此可以通过对公共控制栅施加电位来同时使它们达到相同电位。
作为示意，根据该实施例的晶体管装置300包括浮动栅/控制栅双层多晶硅（double poly）堆叠370，换言之，栅堆叠370包括由多晶硅制成的公共浮动栅和公共控制栅并跨越开关晶体管320和感测晶体管340。
根据替换实施例，浮动栅124、144可以是可彼此电气连接（例如通过适当布线（如一个或多个导线））的各个栅极，和/或，控制栅125、145可以是可彼此电气连接（例如通过适当布线（如一个或多个导线））的各个栅极。
感测晶体管340还包括选择结构146（即，根据该实施例的选择栅）。感测晶体管340被配置为使得可以彼此独立地对感测晶体管340的选择结构（选择栅）146和控制结构（控制栅145）进行电气控制。换言之，可以与控制结构（控制栅）145的电位独立地设置或改变选择结构（选择栅）146的电位，反之亦然。因此，可以使选择结构（选择栅）146例如达到可与控制结构（控制栅）145的电位不同的电位，反之亦然。
开关晶体管320还可以包括可被形成在衬底101中的源极/漏极区122、123，如图所示（可替换地，处于被形成在衬底101中的一个或多个阱区中）。开关晶体管320的源极/漏极区122、123可以包括第一源极/漏极区122（例如根据一个实施例，被配置为开关晶体管320的源极区）和第二源极/漏极区123（例如根据一个实施例，被配置为开关晶体管320的漏极区）。
根据一些实施例，开关晶体管320的源极/漏极区122、123可以是掺杂的（例如是高度掺杂的）。例如，根据一个实施例，源极/漏极区122、123可以是高度n掺杂的（例如是n+掺杂的）。
感测晶体管340还可以包括可被形成在衬底101中的源极/漏极区142、143，如图所示（可替换地，处于被形成在衬底101中的一个或多个阱区中）。感测晶体管340的源极/漏极区142、143可以包括第一源极/漏极区142（例如根据一个实施例，被形成为感测晶体管340的源极区）和第二源极/漏极区143（例如根据一个实施例，被配置为感测晶体管340的漏极区）。
根据一些实施例，感测晶体管340的源极/漏极区142、143可以是掺杂的（例如是高度掺杂的）。例如，根据一个实施例，源极/漏极区142、143可以是高度n掺杂的（例如是n+掺杂的）。
根据所示的实施例，开关晶体管320被配置为包括堆叠的浮动栅124和控制栅125的1晶体管器件。如图所示，与感测晶体管340相比，开关晶体管320不具有选择结构。作为示意，感测晶体管340被配置为包括堆叠的浮动栅144和控制栅145以及附加地包括选择栅146的2晶体管器件（或分栅器件），其中，可以与控制栅145独立地对选择栅146进行电气控制。根据一个实施例，例如，选择栅146可以被配置为间隔部，如图所示。
根据一些实施例，感测晶体管340可以用于对开关晶体管320和感测晶体管340的电荷存储结构124、144（即，根据该实施例，浮动栅124、144）进行编程和/或擦除。具体地，感测晶体管340可以用于通过对公共浮动栅进行充电或放电来对公共浮动栅进行编程和/或擦除，从而改变公共浮动栅的电位。
可以通过对感测晶体管340的衬底101、第一源极/漏极区142、第二源极/漏极区143、控制栅145和选择栅146中的至少一个施加适当电位（使用例如可耦合至感测晶体管340的适当电路）来实现对电荷存储结构（即，根据所示的实施例，浮动栅124、144或公共浮动栅）的编程。在该连接中，例如，可以使用选择栅146，以将源极侧注入（SSI）用作编程机制。根据其他实施例，可以使用其他编程机制，例如Fowler-Nordheim隧穿编程机制。
类似地，可以通过对感测晶体管340的衬底101、第一源极/漏极区142、第二源极/漏极区143、控制栅145和选择栅146中的至少一个施加适当电位（使用例如可耦合至感测晶体管340的适当电路）来实现对电荷存储结构（即，根据所示的实施例，浮动栅124、144、公共浮动栅）的擦除。
根据一个实施例，可以使用Fowler-Nordheim隧穿擦除机制来实现对电荷存储结构124、144（即，浮动栅）的擦除。
根据一些实施例，晶体管装置300可以被配置为现场可编程门阵列（FPGA）单元或可以用在现场可编程门阵列（FPGA）单元中。
作为示意，基于晶体管装置300的FPGA单元具有不同器件类型的开关和感测晶体管。
可以用于单元的编程和擦除操作的感测晶体管340由包括浮动栅144、控制栅145和选择栅146的2晶体管分栅单元结构构成。选择栅146可以是与控制栅145独立地进行控制的，并可以例如被配置为间隔部。可以使用选择栅146，以将源极侧注入用作编程机制。
在开关晶体管320中省略了选择栅。即，开关晶体管320仅包括浮动栅124和控制栅125。这可以由于以下原因而允许在开关处有更高读出电流：由于在开关晶体管320中不存在选择栅，所以与具有附加选择栅的开关晶体管相比，晶体管沟道的长度L可以更小。因此，与具有宽度W相同但长度L更大（由于选择栅）的具有附加选择栅的开关晶体管相比，开关晶体管320的W/L比（W：晶体管宽度；L：晶体管沟道的长度）可以更大。与具有选择栅的开关晶体管相比，开关晶体管320由于其更大的W/L比而可以具有更低的串联电阻，并且从而，与具有选择栅的开关晶体管相比，开关晶体管320中的读电流可以更高。较高的开关读出电流可以有益于获得高性能FPGA产品。
图4A示出了根据另一实施例的晶体管装置400的示意自上而下布局视图。晶体管装置400包括开关晶体管420和紧邻开关晶体管420布置的感测晶体管440。图4B是沿图4A中的线C-C’的晶体管装置400的示意横截面视图，并且图4C是沿图4A中的线D-D’的晶体管装置400的示意横截面视图。作为示意，图4B是晶体管装置400的开关晶体管420的横截面视图，而图4C是晶体管装置400的感测晶体管440的横截面视图。
晶体管装置400在某种程度上与图3A至3C所示的晶体管装置300类似。具体地，具有相同参考标记的元件是相同的，这里为了简明将不再详细描述这些元件。晶体管装置400与结合图3A至3C示出和描述的晶体管装置300不同，主要在于：感测晶体管400的选择栅146是包括选择栅146和附加栅449的栅堆叠471的一部分，选择栅146被布置在衬底101上方，附加栅449被布置在选择栅146上方。附加栅449可以包括导电材料或可以由导电材料制成。根据一个实施例，附加栅449可以包括与选择栅146相同的一个或多个材料（如多晶硅）或可以由与选择栅146相同的一个或多个材料（如多晶硅）制成。在选择栅146和附加栅449这二者都由多晶硅制成的情况下，栅堆叠471可以被清楚地配置为双层多晶硅堆叠。
根据一些实施例，附加栅449和选择栅146可以凭借被布置在其间的一个或多个电气绝缘（介电）层（未示出）而彼此电气绝缘和/或与衬底101电气绝缘。
根据一个实施例，附加栅449（清楚地，栅堆叠471的上部栅）可以左浮动，而选择栅146（清楚地，栅堆叠471的下部栅）可以通过对其施加适当电位来控制。
根据另一实施例，附加栅449和选择栅146可以彼此电气连接（未示出）。根据又另一实施例，可以省略附加栅449。换言之，在这种情况（未示出）下，可以仅存在选择栅146。
包括附加栅449和选择栅146的栅堆叠471与感测晶体管440的包括浮动栅144和控制栅145的栅堆叠370横向间隔开。感测晶体管440还包括漂移区448，漂移区448位于衬底101中并被横向安置在感测晶体管440的包括选择栅146的栅堆叠471和包括浮动栅144的栅堆叠370之间，如图所示。
与图3A至3C所示的晶体管装置300的开关晶体管320中类似，在图4A至4C所示的晶体管装置400的开关晶体管420中省略了选择栅。因此，与晶体管装置300中类似，与具有选择栅的开关晶体管相比，晶体管装置400的开关晶体管420的W/L比可以更高。因此，可以增大读电流，这可以例如在可能将晶体管装置400用在FPGA单元中或用作FPGA单元的方面有益。
图5A示出了根据另一实施例的晶体管装置500的示意自上而下布局视图。晶体管装置500包括开关晶体管520和紧邻开关晶体管520布置的感测晶体管540。图5B是沿图5A中的线E-E’的晶体管装置500的示意横截面视图，并且图5C是沿图5A中的线F-F’的晶体管装置500的示意横截面视图。作为示意，图5B是晶体管装置500的开关晶体管520的横截面视图，而图5C是晶体管装置500的感测晶体管540的横截面视图。
晶体管装置500在某种程度上与图3A至3C所示的晶体管装置300类似。具体地，具有相同参考标记的元件是相同的，这里为了简明将不再详细描述这些元件。晶体管装置500与结合图3A至3C示出和描述的晶体管装置300不同，主要在于：选择晶体管520还包括选择结构126。根据所示的实施例，开关晶体管520的选择结构126被配置为选择栅。选择栅126可以被配置为间隔部，并可以被布置在开关晶体管520的浮动栅124和控制栅125的侧壁上方，如图所示。选择栅126可以与浮动栅124、控制栅125和衬底101电气绝缘，例如凭借被布置在其间的一个或多个电气绝缘（介电）层（未示出）。作为示意，开关晶体管520的选择栅126是以与感测晶体管540的选择栅146类似的方式配置的。根据一个实施例，开关晶体管520的选择栅126和感测晶体管540的选择栅146可以是公共选择栅571的一部分，如图5A至5C所示。作为示意，开关晶体管520的选择栅126可以构成公共选择栅571的第一部分，并且感测晶体管540的选择栅146可以构成公共选择栅571的第二部分，如图所示。可替换地，选择栅126、146可以是可彼此电气连接（例如通过适当布线（如一个或多个导线））的各个栅极。
作为示意，晶体管装置500的开关晶体管520和感测晶体管540均被配置为包括浮动栅124、144、控制栅125、145和选择栅126、146的2晶体管器件。根据一个实施例，开关晶体管520和感测晶体管540均可以被配置为具有间隔部选择栅的分栅器件。
根据一个实施例的晶体管装置可以包括：开关晶体管，包括电荷存储结构和控制结构；以及感测晶体管，包括电荷存储结构、控制结构和选择结构。开关晶体管的电荷存储结构可以电气连接至感测晶体管的电荷存储结构。感测晶体管可以被配置为使得可以彼此独立地对感测晶体管的选择结构和控制结构进行电气控制。
根据一个实施例，所述开关晶体管可以没有选择结构。作为示意，所述开关晶体管可以被配置为1晶体管器件。
根据一个实施例，所述开关晶体管的控制结构可以电气连接至所述感测晶体管的控制结构。
根据一个实施例，所述开关晶体管的电荷存储结构和所述感测晶体管的电荷存储结构均可以包括浮动栅，所述开关晶体管的控制结构和所述感测晶体管的控制结构均可以包括控制栅，并且所述感测晶体管的选择结构可以包括选择栅。
根据一个实施例，至少一个栅可以包括多晶硅或可以由多晶硅制成。
根据一个实施例，所述开关晶体管的浮动栅和所述感测晶体管的浮动栅可以是公共浮动栅的一部分。换言之，所述开关晶体管和所述感测晶体管可以共享公共浮动栅。
根据一个实施例，所述开关晶体管的控制栅和所述感测晶体管的控制栅可以是公共控制栅的一部分。换言之，所述开关晶体管和所述感测晶体管可以共享公共控制栅。
根据一个实施例，所述公共浮动栅和/或所述公共控制栅可以包括多晶硅或可以由多晶硅制成。
根据一个实施例，所述感测晶体管可以被配置为2晶体管器件。
根据一个实施例，所述感测晶体管可以被配置为分栅器件。
根据一个实施例，所述感测晶体管的浮动栅和控制栅可以被堆叠。换言之，所述感测晶体管的浮动栅和控制栅可以形成所述感测晶体管的栅堆叠。在所述栅堆叠中，所述控制栅可以被布置在所述浮动栅上方。
根据一个实施例，所述开关晶体管的浮动栅和控制栅可以被堆叠。换言之，所述开关晶体管的浮动栅和控制栅可以形成所述开关晶体管的栅堆叠。在所述栅堆叠中，所述控制栅可以被布置在所述浮动栅上方。
根据一个实施例，所述公共浮动栅和所述公共控制栅可以被堆叠。换言之，所述公共浮动栅和所述公共控制栅可以形成栅堆叠，所述栅堆叠可以跨越所述开关晶体管和所述感测晶体管。在所述栅堆叠中，所述公共控制栅可以被布置在所述公共浮动栅上方。
根据一个实施例，所述选择栅可以被配置为间隔部，所述间隔部被布置在所述感测晶体管的浮动栅和/或控制栅的侧壁上方。
根据一个实施例，所述感测晶体管可以被配置为对所述开关晶体管和所述感测晶体管的电荷存储结构（如浮动栅）进行编程和/或擦除。在一个实施例中，所述感测晶体管可以被配置为对所述公共浮动栅进行编程和/或擦除。
根据一个实施例，所述感测晶体管可以被配置为使用源极侧注入（SSI）机制来对所述电荷存储结构（如浮动栅）进行编程。在一个实施例中，所述感测晶体管可以被配置为使用源极侧注入机制来对所述公共浮动栅进行编程。
根据另一实施例，所述感测晶体管可以被配置为使用Fowler-Nordheim（FN）隧穿机制来对所述电荷存储结构（如浮动栅）进行编程。在一个实施例中，所述感测晶体管可以被配置为使用Fowler-Nordheim（FN）隧穿机制来对所述公共浮动栅进行编程。
根据一个实施例，所述感测晶体管可以被配置为使用Fowler-Nordheim隧穿机制来对所述电荷存储结构（如浮动栅）进行擦除。在一个实施例中，所述感测晶体管可以被配置为使用Fowler-Nordheim隧穿机制来对所述公共浮动栅进行擦除。
根据一个实施例，所述开关晶体管还可以包括选择结构。可以彼此独立地对所述开关晶体管的选择结构和控制结构进行电气控制。
根据一个实施例，所述开关晶体管可以被配置为2晶体管器件。
根据一个实施例，所述开关晶体管可以被配置为分栅器件。
根据一个实施例，所述开关晶体管的选择结构可以包括选择栅。所述选择栅可以被配置为间隔部，所述间隔部被布置在所述开关晶体管的电荷存储结构（如浮动栅）和/或控制结构（如控制栅）的侧壁上方。
根据一个实施例，所述晶体管装置可以包括衬底（例如半导体衬底，如硅衬底），并且所述开关晶体管和所述感测晶体管可以被布置在所述衬底中和/或被布置在所述衬底之上（例如上方）。
根据一个实施例，所述晶体管装置可以被配置为可编程互连或可以用在可编程互连中。
根据一个实施例，所述晶体管装置可以被配置为可编程逻辑器件（PLD）或可以用在可编程逻辑器件（PLD）中。
根据一个实施例，所述晶体管装置可以被配置为现场可编程门阵列（FPGA）单元或可以用在现场可编程门阵列（FPGA）单元中。
根据另一实施例的晶体管装置可以包括：1晶体管型开关器件，包括浮动栅和控制栅；以及2晶体管型感测器件，包括浮动栅、控制栅和选择栅。所述开关器件的浮动栅可以电气连接至所述感测器件的浮动栅。所述感测器件可以被配置为使得可以彼此独立地对所述感测器件的选择栅和控制栅进行控制。
根据一个实施例，所述开关器件和所述感测器件可以是根据分栅单元技术来配置的。
根据一个实施例，所述开关器件和所述感测器件可以是根据间隔部分栅单元技术来配置的。所述感测器件的选择栅可以被配置为间隔部，所述间隔部可以被布置在所述感测器件的浮动栅和/或控制栅的侧壁上方。
根据一个实施例，所述开关器件和所述感测器件的栅中的至少一个可以包括多晶硅或可以由多晶硅制成。
根据一个实施例，所述开关器件的浮动栅和所述感测器件的浮动栅可以是公共浮动栅的一部分。换言之，可以提供例如可跨越所述开关器件和所述感测器件的公共浮动栅。
根据一个实施例，所述开关器件的控制栅和所述感测器件的控制栅可以是公共控制栅的一部分。换言之，可以提供例如可跨越所述开关器件和所述感测器件的公共控制栅。
根据一个实施例，所述公共浮动栅和所述公共控制栅可以被堆叠。换言之，所述公共浮动栅和所述公共控制栅可以形成所述晶体管装置的栅堆叠。在所述栅堆叠中，所述公共控制栅可以被布置在所述公共浮动栅上方。
根据一个实施例，所述感测器件可以被配置为使用源极侧注入机制来对所述开关器件和所述感测器件的浮动栅（或所述公共浮动栅）进行编程。
根据一个实施例，所述晶体管装置可以被配置为可编程互连或可以用在可编程互连中。
根据一个实施例，所述晶体管装置可以被配置为可编程逻辑器件（PLD）或可以用在可编程逻辑器件（PLD）中。
根据一个实施例，所述晶体管装置可以被配置为现场可编程门阵列（FPGA）单元或可以用在现场可编程门阵列（FPGA）单元中。
根据一个实施例的集成电路可以包括根据这里描述的实施例之一的多个现场可编程门阵列（FPGA）单元。FPGA单元可以彼此电气连接。
根据一个实施例，所述集成电路可以被配置为可编程逻辑电路。逻辑电路可以例如提供或实现一个或多个逻辑功能。
根据一个实施例，所述集成电路可以被配置为现场可编程门阵列（FPGA）。
以下描述示例实施例的特定特征、方面和效果。
根据一些实施例，晶体管装置包括开关晶体管和感测晶体管。根据一些实施例，开关晶体管和感测晶体管可以使用相同技术而形成，然而，开关晶体管可以具有与感测晶体管不同的结构。换言之，开关晶体管可以是与感测晶体管不同的器件类型。例如，根据一些实施例，开关晶体管和感测晶体管均可以使用分栅存储单元技术（例如，基于三层多晶硅栅存储单元结构（包括由多晶硅制成的浮动栅/控制栅堆叠和选择栅）和作为编程机制的源极侧注入（SSI）的分栅存储单元技术（这里也被称作HS3P（“热源极三层多晶硅（Hot Source Triple Poly）”）存储单元技术））而形成，然而其中，在开关晶体管中省略了选择栅。即，根据一些实施例，感测晶体管可以具有三个栅极（浮动栅、控制栅和选择栅），而开关晶体管可以具有仅两个栅极（浮动栅和控制栅）。
根据一些实施例，可以提供使用分栅非易失性存储器（NVM）单元技术的高性能现场可编程门阵列（FPGA）位单元。
根据一些实施例，可以提供基于分栅（如HS3P）嵌入式Flash技术的FPGA位单元，并且该FPGA位单元从而可以允许利用分栅（如HS3P）技术实现FPGA产品。
根据一些实施例，可以使用不同器件类型作为感测和开关器件来实现FPGA开关的高读出电流。根据一些实施例，可以通过在开关晶体管中省略选择栅来实现高读出电流。开关晶体管的高读出电流可以是高性能FPGA产品的相关参数。
根据一些实施例，针对感测和开关晶体管使用两种不同器件类型。根据一些实施例，可以用于编程和擦除操作的感测晶体管可以包括分栅单元结构（例如HS3P单元结构）或可以由该分栅单元结构构成，该分栅单元结构包括控制栅、浮动栅以及选择栅。可以使用选择栅，以便将源极侧注入用作编程机制。根据一些实施例，可以在开关晶体管中移除或消除（换言之，省略）选择栅。即，根据一些实施例，开关晶体管可以仅具有浮动栅和控制栅（而没有选择栅）。这可以允许由于更高的W/L比（即，宽度与长度之比）而在开关处有更高的读出电流。高开关读出电流可以是高性能FPGA产品的相关参数。
尽管具体参照特定实施例示出和描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的前提下，可以对本发明进行形式和细节上的各种改变。由此，本发明的范围由所附权利要求限定，因此，意在包括落在权利要求的意义和等效范围内的所有改变。

Claims (24)

1.一种晶体管装置，包括：
开关晶体管，包括电荷存储结构和控制结构；以及
感测晶体管，包括电荷存储结构、控制结构和选择结构；
其中，所述开关晶体管的电荷存储结构电气连接至所述感测晶体管的电荷存储结构；以及
其中，所述感测晶体管被配置为使得能够彼此独立地对所述感测晶体管的选择结构和控制结构进行电气控制，
其中，所述感测晶体管的控制结构包括控制栅并且所述感测晶体管的选择结构包括选择栅。
2.根据权利要求1所述的晶体管装置，
其中，所述开关晶体管没有选择结构。
3.根据权利要求1所述的晶体管装置，
其中，所述开关晶体管的控制结构电气连接至所述感测晶体管的控制结构。
4.根据权利要求1所述的晶体管装置，
其中，所述开关晶体管的电荷存储结构和所述感测晶体管的电荷存储结构均包括浮动栅；
其中，所述开关晶体管的控制结构包括控制栅。
5.根据权利要求4所述的晶体管装置，
其中，所述栅中的至少一个包括多晶硅。
6.根据权利要求4所述的晶体管装置，
其中，所述开关晶体管的浮动栅和所述感测晶体管的浮动栅是公共浮动栅的一部分；以及
其中，所述开关晶体管的控制栅和所述感测晶体管的控制栅是公共控制栅的一部分。
7.根据权利要求6所述的晶体管装置，
其中，所述公共浮动栅和所述公共控制栅中的至少一个包括多晶硅。
8.根据权利要求1所述的晶体管装置，
其中，所述感测晶体管被配置为分栅器件。
9.根据权利要求4所述的晶体管装置，
其中，所述选择栅被配置为间隔部，所述间隔部被布置在所述感测晶体管的浮动栅和控制栅中的至少一个的侧壁上方。
10.根据权利要求1所述的晶体管装置，
其中，所述感测晶体管被配置为对电荷存储结构进行编程或擦除。
11.根据权利要求10所述的晶体管装置，
其中，所述感测晶体管被配置为使用源极侧注入机制来对电荷存储结构进行编程。
12.根据权利要求1所述的晶体管装置，
其中，所述开关晶体管还包括选择结构；
其中，能够彼此独立地对所述开关晶体管的选择结构和控制结构进行电气控制。
13.根据权利要求12所述的晶体管装置，
其中，所述开关晶体管的选择结构包括选择栅，所述选择栅被配置为间隔部，所述间隔部被布置在所述开关晶体管的电荷存储结构和控制结构中的至少一个的侧壁上方。
14.根据权利要求1所述的晶体管装置，
被配置为现场可编程门阵列单元。
15.一种集成电路，包括多个彼此电气连接的根据权利要求14所述的现场可编程门阵列单元。
16.根据权利要求15所述的集成电路，
被配置为可编程逻辑电路。
17.一种晶体管装置，包括：
1晶体管型开关器件，包括浮动栅和控制栅；以及
2晶体管型感测器件，包括浮动栅、控制栅和选择栅；
其中，所述开关器件的浮动栅电气连接至所述感测器件的浮动栅；以及
其中，所述感测器件被配置为使得能够彼此独立地对所述感测器件的选择栅和控制栅进行控制，
其中，所述2晶体管型感测器件的控制结构包括控制栅并且所述2晶体管型感测器件的选择结构包括选择栅。
18.根据权利要求17所述的晶体管装置，
其中，所述感测器件的选择栅被配置为间隔部，所述间隔部被布置在所述感测器件的浮动栅和控制栅中的至少一个的侧壁上方。
19.根据权利要求17所述的晶体管装置，
其中，所述开关器件和所述感测器件的栅中的至少一个包括多晶硅。
20.根据权利要求17所述的晶体管装置，
其中，所述开关器件的浮动栅和所述感测器件的浮动栅是公共浮动栅的一部分；以及
其中，所述开关器件的控制栅和所述感测器件的控制栅是公共控制栅的一部分。
21.根据权利要求17所述的晶体管装置，
其中，所述感测器件被配置为使用源极侧注入机制来对浮动栅进行编程。
22.根据权利要求17所述的晶体管装置，
被配置为现场可编程门阵列单元。
23.一种集成电路，包括多个彼此电气连接的根据权利要求22所述的现场可编程门阵列单元。
24.根据权利要求23所述的集成电路，
被配置为可编程逻辑电路。
CN201110395091.XA 2010-12-02 2011-12-02 晶体管装置和集成电路 Active CN102486935B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/958,428 2010-12-02
US12/958428 2010-12-02
US12/958,428 US8410815B2 (en) 2010-12-02 2010-12-02 Transistor arrangement and integrated circuit

Publications (2)

Publication Number Publication Date
CN102486935A CN102486935A (zh) 2012-06-06
CN102486935B true CN102486935B (zh) 2015-06-17

Family

ID=46083055

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110395091.XA Active CN102486935B (zh) 2010-12-02 2011-12-02 晶体管装置和集成电路

Country Status (3)

Country Link
US (1) US8410815B2 (zh)
CN (1) CN102486935B (zh)
DE (1) DE102011055127B4 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102143260B1 (ko) * 2016-01-15 2020-08-11 매그나칩 반도체 유한회사 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912488A (en) * 1996-07-30 1999-06-15 Samsung Electronics Co., Ltd Stacked-gate flash EEPROM memory devices having mid-channel injection characteristics for high speed programming
US6125059A (en) * 1999-05-14 2000-09-26 Gatefield Corporation Method for erasing nonvolatile memory cells in a field programmable gate array
US6252273B1 (en) * 1996-08-09 2001-06-26 Actel Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling device for programming and erase
CN101276107A (zh) * 2007-03-30 2008-10-01 乐金显示有限公司 具有感测功能的液晶显示装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0389557A (ja) * 1989-08-31 1991-04-15 Mitsubishi Electric Corp 半導体記憶装置
WO1996001499A1 (en) 1994-07-05 1996-01-18 Zycad Corporation A general purpose, non-volatile reprogrammable switch
US6005806A (en) 1996-03-14 1999-12-21 Altera Corporation Nonvolatile configuration cells and cell arrays
US5838040A (en) 1997-03-31 1998-11-17 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling in sense
US6072720A (en) 1998-12-04 2000-06-06 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried bitline
US6144580A (en) 1998-12-11 2000-11-07 Cypress Semiconductor Corp. Non-volatile inverter latch
US7538379B1 (en) 2005-06-15 2009-05-26 Actel Corporation Non-volatile two-transistor programmable logic cell and array layout
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7816947B1 (en) 2008-03-31 2010-10-19 Man Wang Method and apparatus for providing a non-volatile programmable transistor
US7611941B1 (en) 2008-06-18 2009-11-03 Infineon Technologies Ag Method for manufacturing a memory cell arrangement
US7692972B1 (en) 2008-07-22 2010-04-06 Actel Corporation Split gate memory cell for programmable circuit device
US7839681B2 (en) 2008-12-12 2010-11-23 Actel Corporation Push-pull FPGA cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912488A (en) * 1996-07-30 1999-06-15 Samsung Electronics Co., Ltd Stacked-gate flash EEPROM memory devices having mid-channel injection characteristics for high speed programming
US6252273B1 (en) * 1996-08-09 2001-06-26 Actel Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling device for programming and erase
US6125059A (en) * 1999-05-14 2000-09-26 Gatefield Corporation Method for erasing nonvolatile memory cells in a field programmable gate array
CN101276107A (zh) * 2007-03-30 2008-10-01 乐金显示有限公司 具有感测功能的液晶显示装置及其制造方法

Also Published As

Publication number Publication date
DE102011055127B4 (de) 2020-07-02
US8410815B2 (en) 2013-04-02
CN102486935A (zh) 2012-06-06
US20120139581A1 (en) 2012-06-07
DE102011055127A1 (de) 2012-06-06

Similar Documents

Publication Publication Date Title
TWI646665B (zh) 具有抹除元件的單層多晶矽非揮發性記憶胞結構
CN100511683C (zh) 混合多位型非易失性存储器件及其操作方法
US9093369B2 (en) Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
CN101110268B (zh) 带厚栅极氧化层的多次可编程非易失性存储器件
CN104078465B (zh) 非易失性存储器单元与读取的方法
CN102800678B (zh) 场边次位线反或nor快闪阵列以及其制造工艺方法
CN103887311B (zh) 非易失性存储器件及其制造方法
CN104835824A (zh) 半导体存储装置及其制造方法
US20090134452A1 (en) Non-volatile memory
CN102569205A (zh) 非易失性存储器件及其制造方法
CN107025936A (zh) 具有横向耦合结构的非易失性存储单元及其阵列
US9287284B2 (en) Semiconductor field-effect transistor, memory cell and memory device
CN102201413B (zh) Pmos存储单元及由其构成的pmos存储单元阵列
CN102486935B (zh) 晶体管装置和集成电路
CN102027588B (zh) 具有eeprom结构的只读存储器
US8334559B2 (en) Semiconductor storage device and manufacturing method
US7440311B2 (en) Single-poly non-volatile memory cell
CN101232024A (zh) 非易失性存储装置及其操作方法和制造方法
CN102544021B (zh) 半导体非易失性存储器装置
TW201428942A (zh) 半導體裝置
TW200901223A (en) Memory including bipolar junction transistor select devices
US9318497B2 (en) Nonvolatile memory devices having single-layered floating gates
CN102037518A (zh) 包括非易失性存储单元的电路及电子器件和电子器件形成工艺
KR100679775B1 (ko) 메모리 셀 및 그 프로그래밍 방법
CN102610645A (zh) 隧道晶体管

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant