CN101232024A - 非易失性存储装置及其操作方法和制造方法 - Google Patents

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CN101232024A
CN101232024A CNA2008100039788A CN200810003978A CN101232024A CN 101232024 A CN101232024 A CN 101232024A CN A2008100039788 A CNA2008100039788 A CN A2008100039788A CN 200810003978 A CN200810003978 A CN 200810003978A CN 101232024 A CN101232024 A CN 101232024A
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oxide
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composite semiconductor
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金元柱
朴允童
具俊谟
金锡必
李太熙
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Abstract

本发明提供了利用氧化物类复合半导体的高度集成的非易失性存储装置以及操作和制造非易失性存储装置的方法。该非易失性存储装置可包括：一个或多个氧化物类复合半导体层；多个辅助栅极，可被布置为与一个或多个氧化物类复合半导体层绝缘；多个控制栅极，可位于多个辅助栅极中的相邻的成对的辅助栅极之间，并与多个辅助栅极位于不同的水平面上，多个控制栅极可与一个或多个氧化物类复合半导体层绝缘；多个电荷存储层，可置于一个或多个氧化物类复合半导体层与多个控制栅极之间。

Description

非易失性存储装置及其操作方法和制造方法
本申请要求于2007年1月24日在韩国知识产权局(KIPO)提交的第2007-0007642号韩国专利申请的优先权，该申请的全部内容通过引用包含于此。
技术领域
示例性实施例涉及非易失性存储装置及其操作方法和制造方法。
背景技术
关于集成度和操作速度，具有传统的硅基底的非易失性存储装置已经显示出局限性。因此，近来已经对作为硅的替代品使用的各种复合半导体材料进行了研究。例如，已经将氧化物类复合半导体材料用于发光器件(LED)。具体地讲，已经研发了利用ZnO复合半导体的发光器件以及制造该发光器件的方法。在这种情况下，ZnO可堆叠在硅基底上。
然而，与在硅中不同的是，在氧化物类复合半导体中难以形成结(junction)。这样，更难以在氧化物类复合半导体上限定源区和漏区。另外，也难以利用氧化物类复合半导体来制造具有NAND结构的非易失性存储装置和提高非易失性存储装置的集成度。
发明内容
示例实施例提供了利用氧化物类复合半导体更高度集成的非易失性存储装置。示例实施例还提供了操作非易失性存储装置的更有效的方法以及制造非易失性存储装置的方法。
根据示例实施例，非易失性存储装置可包括：一个或多个氧化物类复合半导体层；多个辅助栅极，与所述一个或多个氧化物类复合半导体层绝缘；多个控制栅极，位于所述多个辅助栅极中的相邻的成对的辅助栅极之间，并与所述多个辅助栅极位于不同的水平面上，所述多个控制栅极与所述一个或多个氧化物类复合半导体层绝缘；多个电荷存储层，位于所述一个或多个氧化物类复合半导体层与所述多个控制栅极之间。
所述一个或多个氧化物类复合半导体层可包括按行分开布置的多个氧化物类复合半导体层。非易失性存储装置还可包括位于所述多个氧化物类复合半导体层之间的隔离层。非易失性存储装置还可包括位于所述多个氧化物类复合半导体层的底表面下方的基底电极。
所述多个控制栅极可形成在所述一个或多个氧化物类复合半导体层的顶表面上，所述多个辅助栅极可形成为凹进到所述一个或多个氧化物类复合半导体层中。
所述多个控制栅极可形成为凹进到所述一个或多个氧化物类复合半导体层中，所述多个辅助栅极可形成在所述一个或多个氧化物类复合半导体层的顶表面上。
根据示例实施例，操作非易失性存储装置的方法可包括：编程操作，用于将数据存储在从所述多个电荷存储层中选择的第一电荷存储层中；读取操作，用于读取从所述多个电荷存储层中选择的第二电荷存储层的数据状态。在编程操作和读取操作中，可将第一导通电压施加到所述多个辅助栅极。
该方法还可包括同时擦除存储在所述多个电荷存储层中的数据的擦除操作。
根据示例实施例，制造非易失性存储装置的方法可包括：提供一个或多个氧化物类复合半导体层；形成多个辅助栅极，所述多个辅助栅极与所述一个或多个氧化物类复合半导体层绝缘；形成多个控制栅极，所述多个控制栅极位于所述多个辅助栅极中的相邻的成对的辅助栅极之间，并与所述多个辅助栅极位于不同的水平面上，所述多个控制栅极与所述一个或多个氧化物类复合半导体层绝缘；形成多个电荷存储层，所述多个电荷存储层位于所述一个或多个氧化物类复合半导体层和所述多个控制栅极之间。
附图说明
通过下面结合附图进行的详细描述，示例实施例将被更清楚地理解。图1至图12代表这里描述的非限制性的示例实施例。
图1是根据示例实施例的非易失性存储装置的透视图；
图2是根据示例实施例的非易失性存储装置的透视图；
图3是根据与图1中的非易失性存储装置的一部分对应的实验的非易失性存储装置的透视图；
图4是示出图3中的非易失性存储装置的电子密度分布的仿真的平面图；
图5是示出图3中的非易失性存储装置的电压-电流特性的曲线图；
图6是根据与图2中的非易失性存储装置的一部分对应的实验的非易失性存储装置的透视图；
图7是示出图6中的非易失性存储装置的电子密度分布的仿真的平面图；
图8是示出图6中的非易失性存储装置的电压-电流特性的曲线图；
图9至图12是示出制造根据示例实施例的非易失性存储装置的方法的透视图。
具体实施方式
现在，将详细说明示例实施例，示例实施例的示例示出在附图中。然而，示例实施例并不限于以下示出的实施例，提出这里的实施例是为了对示例实施例的范围和精神提供容易和完整的理解。在附图中，为了清晰起见，夸大了层和区域的厚度。
应该理解的是，当元件或层被称作在另一元件或另一层“上”、“连接到”另一元件或另一层或“结合到”另一元件或另一层时，该元件或该层可以直接在另一元件或另一层上、直接连接到另一元件或另一层或直接结合到另一元件或另一层，或者可以存在中间元件或中间层。相反，当元件被称作“直接”在另一元件或另一层“上”、“直接连接到”另一元件或另一层或“直接结合到”另一元件或另一层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”和“上面的”等，用来轻松地描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为在其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”的两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
在此参照作为示例实施例(和中间结构)的示意性示例的剖视图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的示例的形状变化。因此，示例实施例不应该被理解为限制于在此示出的区域的具体形状，而意在包括例如由制造导致的形状变形。例如，示出为矩形的注入区域在其边缘通常具有倒圆或曲线的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋区可导致在埋区和通过其发生注入的表面之间的区域中出现一定程度的注入。因此，在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科技术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不是理想地或者过于正式地解释它们的意思。
根据示例实施例的非易失性存储装置可包括EEPROM和/或闪速存储装置，但不限于此。
图1是根据示例实施例的非易失性存储装置100的透视图。
参照图1，提供了一对氧化物类复合半导体层110。氧化物类复合半导体层110中的每个可包含II-VI族的氧化物(例如，ZnO)。可以按行(string)布置氧化物类复合半导体层110中的每个，并且氧化物类复合半导体层110中的每个可用在具有NAND结构的非易失性存储装置中。氧化物类复合半导体层110的数目是示出性的，因此，可以根据非易失性存储装置100的容量，将氧化物类复合半导体层110的数目选择为一个或多个。
可选择地，隔离层120可置于氧化物类复合半导体层110之间。可使用隔离层120来使氧化物类复合半导体层110相互隔离并绝缘。隔离层120可包括氧化物层或绝缘层。
多个辅助栅极130可形成为凹进在氧化物类复合半导体层110中。多个栅极绝缘层125可置于辅助栅极130和氧化物类复合半导体层110之间。每个辅助栅极130的顶表面可低于每个氧化物类复合半导体层110的顶表面。多个覆盖绝缘层(capping insulating layer)135可形成在辅助栅极130的每个上。
辅助栅极130中的每个可包括导电层(例如，多晶硅、金属或金属硅化物层)。栅极绝缘层125中的每个可包括氧化物层、氮化物层或高介电常数层。高介电常数层可指介电常数大于氧化物层和氮化物层的介电常数的绝缘层。
辅助栅极130和氧化物类复合半导体层110可构成辅助晶体管。每个辅助晶体管的沟道区(例如，图4中的第一沟道区185)可形成在氧化物类复合半导体层110的围绕辅助栅极130的表面附近。具有这种结构的辅助晶体管的每个可被称作凹进型或沟槽型。如后面将要描述的，这种辅助晶体管可用于将存储器晶体管(未示出)相互连接。
多个控制栅极155可位于相邻的成对的辅助栅极130之间。控制栅极155可位于氧化物类复合半导体层110的顶表面上，以高于辅助栅极130的顶表面。在具有NAND结构的非易失性存储装置100中，控制栅极155的每个可横跨(across)氧化物类复合半导体层110延伸。
多个电荷存储层145可置于控制栅极155的每个和氧化物类复合半导体层110之间。电荷存储层145的每个可被限定在氧化物类复合半导体层110中的一个上，或可横跨氧化物类复合半导体层110延伸。可选择地，多个隧穿绝缘层140可置于氧化物类复合半导体层110和电荷存储层145的每个之间。多个阻挡绝缘层150可置于电荷存储层145的每个和控制栅极155之间。
控制栅极155的每个可包括导电层(例如，多晶硅、金属或金属硅化物层)。电荷存储层145的每个可包含多晶硅、氮化硅层、纳米晶或点(dot)。点和纳米晶可包括金属或半导体材料的精细晶体。隧穿绝缘层140和阻挡绝缘层150的每个可包括氧化物层、氮化物层或高介电常数层。
氧化物类复合半导体层110、电荷存储层145和控制栅极155的堆叠结构可构成存储器晶体管。每个存储器晶体管的沟道区(例如，图4中的第二沟道区180)可形成在氧化物类复合半导体层110的位于控制栅极155下方的表面附近。非易失性存储装置100可具有NAND结构，并且存储器晶体管可串联排列。
可选择地，基底电极105可位于氧化物类复合半导体层110的底表面的下方。基底电极105可与氧化物类复合半导体层110形成欧姆接触。可利用基底电极105将偏置电压(bias voltage)施加到氧化物类复合半导体层110。
在非易失性存储装置100中，尽管控制栅极155和辅助栅极130被布置在不同的水平面上，但是在预定的或指定的平面内，控制栅极155和辅助栅极130可被布置为彼此靠近。因此，可以提高非易失性存储装置100的集成度。而且，由于氧化物类复合半导体层110可形成为双层，所以非易失性存储装置100还可以具有更高的集成度。
在下文中，将描述操作非易失性存储装置100的方法。在编程操作中，数据可被存储在从电荷存储层145中选择的第一电荷存储层145中。在读取操作中，可以读取从电荷存储层145中选择的第二电荷存储层145的数据状态。在擦除操作中，可以同时擦除存储在电荷存储层145中的数据。
在编程操作中，可将第一导通电压(pass voltage)施加到辅助栅极130。可将编程电压施加到第一电荷存储层145上的一个控制栅极155，可将第二导通电压施加到其他的控制栅极155。在读取操作中，可将第一导通电压施加到辅助栅极130。可将读取电压施加到第二电荷存储层145上的一个控制栅极155，可将第二导通电压施加到其他的控制栅极155。
可以选择第一导通电压和第二导通电压，以分别允许辅助晶体管和存储器晶体管导通。可以选择较高的电压作为编程电压，从而可以允许氧化物类复合半导体层110和第一电荷存储层145之间的电荷隧穿。可以根据第二电荷存储层145的状态来适当地选择读取电压。
在擦除操作中，可将控制栅极155接地，可将擦除电压施加到基底电极105。辅助栅极130可被浮置。可以选择较高的电压作为擦除电压，从而可允许氧化物类复合半导体层110和第一电荷存储层145之间的电荷隧穿。
图2是根据示例实施例的非易失性存储装置200的透视图。非易失性存储装置200与图1中的存储器晶体管和辅助晶体管的位置相交换的非易失性存储装置相对应。因此，将省略与上述的示例实施例相重复的描述。
参照图2，多个辅助栅极230可形成在氧化物类复合半导体层110的顶表面上。多个栅极绝缘层225可置于辅助栅极230的每个和氧化物类复合半导体层110之间。辅助栅极230和氧化物类复合半导体层110可构成辅助晶体管。每个辅助晶体管的沟道区(例如，图7中的第一沟道区285)可形成在氧化物类复合半导体层110的在辅助栅极230下方的表面附近。
多个控制栅极255可位于相邻的成对的辅助栅极230之间。控制栅极255可形成为凹进在氧化物类复合半导体层110中。因此，控制栅极255的位置可低于辅助栅极230的位置。多个覆盖绝缘层235可形成在控制栅极255的每个上。
多个电荷存储层245可置于控制栅极255的每个和氧化物类复合半导体层110之间。可选择地，多个隧穿绝缘层240可置于氧化物类复合半导体层110和电荷存储层245的每个之间。多个阻挡绝缘层250可置于电荷存储层245的每个和控制栅极255之间。
氧化物类复合半导体层110、电荷存储层245和控制栅极255的堆叠结构可构成存储器晶体管。每个存储器晶体管的沟道区(例如，图7中的第二沟道区280)可形成在氧化物类复合半导体层110的围绕控制栅极255的表面附近。
可以参照操作图1中的非易失性存储装置100的方法来实现操作非易失性存储装置200的方法，这会是本领域技术人员所公知的。
另外，在示例实施例中，非易失性存储装置可包括多个块(未示出)。在这种情况下，图1中的非易失性存储装置100或图2中的非易失性存储装置200可形成多个块。因此，氧化物类复合半导体层110和基底电极105可被划分成前面所述的块。各个块的基底电极105可被单独地控制。
因此，可以将非易失性存储装置的操作分开。例如，可以在第一块中执行擦除操作，并且可以在第二块中执行读取操作或编程操作。可以同时操作第一块和第二块。这样的情况会出现是因为第一块和第二块的基底电极105可彼此独立。
因此，可以利用根据示例实施例的非易失性存储装置来同时操作块，从而提高非易失性存储装置的操作速度和效率。
图3是根据与图1中的非易失性存储装置100的一部分对应的实验的非易失性存储装置的透视图。图4是示出图3中的非易失性存储装置的电子密度分布的仿真的平面图。图5是示出图3中的非易失性存储装置的电压-电流特性的曲线图。
参照图3，可使用传统的硅基底110a来代替图1中的氧化物类复合半导体层110，为了便于仿真，可省略图1中的基底电极105。分隔件绝缘层160可形成在控制栅极155的两个侧壁上，层间介电层165可形成在硅基底110a上。辅助栅极130和控制栅极155可由Ti形成，电荷存储层145可形成为氮化硅层。接触塞170可由钨(W)形成，并沿着每个层间介电层165的表面(例如，在每个辅助栅极130外部的位置)形成在硅基底110a上。
参照图3和图4，可将第一导通电压施加到辅助栅极130，可将第二导通电压施加到控制栅极155。源区或漏区175可被限定在硅基底110a中以被连接到接触塞170，可将所期望的或预定的(可选择地)操作电压施加到接触塞170。
现在将讨论图4中示出的电子密度分布。在硅基底110a的围绕辅助栅极130的表面附近可形成第一沟道区185，在硅基底110a的在控制栅极155的下面的表面附近可形成第二沟道区180。而且，第一沟道区185和第二沟道区180可相互连接。即，第一沟道区185可执行与每个存储器晶体管的源区或漏区的功能相似的功能。因此，尽管在存储器晶体管之间可省略源区和/或漏区，但是存储器晶体管可串联连接。
如图5所示，源区和漏区175之间的电流ID可根据施加到控制栅极155的电压VG而变化。示出的电压VG-电流ID特性可与传统的晶体管的电压-电流特性相似。
本领域技术人员会公知的是，通过改变操作条件，图3至图5中示出的结果可同样地应用于包括代替硅基底110a的氧化物类复合半导体层110的非易失性存储装置(图1)。因此，可以间接地推断出图1的非易失性存储装置100的正常操作。
图6是根据与图2的非易失性存储装置200的一部分对应的实验的非易失性存储装置的透视图。图7是示出图6中的非易失性存储装置的电子密度分布的仿真的平面图。图8是示出图6的非易失性存储装置的电压-电流特性的曲线图。
参照图6，可使用传统的硅基底110a来代替图2中的氧化物类复合半导体层110，并且为了便于仿真，可省略图2中的基底电极105。在存储器晶体管中，可省略图2中的阻挡绝缘层250。分隔件绝缘层260可形成在每个辅助栅极230的两个侧壁上，层间介电层265可形成在硅基底110a上。辅助栅极230和控制栅极255可由Ti形成，电荷存储层245可形成为氮化硅层。接触塞270可由W形成，并在每个辅助栅极230外部的位置处形成在硅基底110a上。
参照图6和图7，可将第一导通电压施加到辅助栅极230，可将第二导通电压施加到控制栅极255。源区或漏区275可被限定在硅基底110a上以被连接到接触塞270，可将所期望的或预定的(可选择地)操作电压施加到接触塞270。
现在将讨论图7中示出的电子密度分布。在硅基底110a的在辅助栅极230下方的表面附近可形成第一沟道区285，在硅基底110a的围绕控制栅极255的表面附近可形成第二沟道区280。而且，第一沟道区285和第二沟道区280可相互连接。
如图8所示，源区和漏区275之间的电流ID可根据施加到控制栅极255的电压VG而变化。示出的电压VG-电流ID特性可与传统的晶体管的电压-电流特性相似。
本领域技术人员会公知的是，通过改变操作条件，图6至图8中示出的结果可同样地应用于包括代替硅基底110a的氧化物类复合半导体层110的非易失性存储装置(图2)。因此，可以间接地推断出图2的非易失性存储装置100的正常操作。
图9至图12是示出制造根据示例实施例的非易失性存储装置的方法的透视图。
参照图9，可在基底电极105上形成一个或多个氧化物类复合半导体层110。氧化物类复合半导体层110中的每个可包括多个第一沟槽112。氧化物类复合半导体层110可相互分隔开以在其间具有第二沟槽115。每个第一沟槽112的深度可以小于第二沟槽115的深度。可选择地，第一沟槽112和第二沟槽115的每个的边缘部分可具有平滑曲线(smooth curve)的形状。
参照图10，可在氧化物类复合半导体层110之间形成隔离层120。隔离层120可包括处于对应于第一沟槽112的位置的第三沟槽122。例如，可通过将绝缘层填充在第二沟槽115中，然后蚀刻绝缘层来形成第三沟槽122，从而形成隔离层120。
参照图11，可在第一沟槽112的表面上形成栅极绝缘层125。然后，可在第一沟槽112中形成辅助栅极130，以至少部分填充第一沟槽112。即，辅助栅极130可形成为凹进在氧化物类复合半导体层110中。例如，可形成导电层以填充在第一沟槽112中。然后，可部分蚀刻或平坦化导电层，从而形成辅助栅极130。
可选择地，可在位于第一沟槽中的辅助栅极上形成覆盖绝缘层135。
可在氧化物类复合半导体层110的顶表面上形成隧穿绝缘层140。可同时形成栅极绝缘层125和隧穿绝缘层140，以将它们相互连接。然后，可在隧穿绝缘层140上形成电荷存储层145。电荷存储层145的每个可被限定在相邻的成对的辅助栅极130之间的氧化物类复合半导体层110上。可选择地，电荷存储层145的每个可横跨氧化物类复合半导体层110延伸。
参照图12，可在电荷存储层145上形成阻挡绝缘层150。可在阻挡绝缘层150上形成控制栅极155。控制栅极155的每个可被限定在相邻的成对的辅助栅极130之间的氧化物类复合半导体层110上。可选择地，控制栅极155中的每个可横跨氧化物类复合半导体层110延伸。
然后，可以根据本领域技术人员公知的工艺来完成非易失性存储装置(图1中的100)。
本领域技术人员会公知的是，可以修改制造图1中的非易失性存储装置100的上述方法，然后将修改后的方法应用于图2中的非易失性存储装置200。在这种情况下，可在图10示出的第一沟槽112中形成隧穿绝缘层240、电荷存储层245、阻挡绝缘层250和控制栅极255。其后，可在氧化物类复合半导体层110的顶表面上形成栅极绝缘层225和辅助栅极230。
在根据示例实施例的非易失性存储装置中，可将控制栅极和辅助栅极布置成在预定的或指定的平面内相互靠近。因此，可以提高非易失性存储装置的集成度。并且，可以堆叠氧化物类复合半导体层，使得非易失性存储装置被形成为多层结构，从而提高非易失性存储装置的集成度。
在根据示例实施例的非易失性存储装置中，可将氧化物类复合半导体层划分为多个块，其中，可以同时操作各个块。因此，可以提高非易失性存储装置的操作速度和效率。
前面的描述是为了举例说明示例实施例，并不应该被解释为限于上面的描述。尽管已经描述了示例实施例，但是本领域的技术人员应该容易理解，在本质上不脱离示例实施例的新颖性教导和优点的情况下，可以在示例实施例中做出多种修改。因此，意图将所有这些修改包括在本发明的范围内。因此，应该理解，前面的描述是为了举例说明示例实施例，并不应该被解释为限于在此公开的特定实施例，并且意图将对公开的实施例的修改以及其它实施例包括在权利要求的范围内。示例实施例由权利要求以及包括在权利要求范围内的权利要求的等同物限定。

Claims (34)

1.一种非易失性存储装置，包括：
一个或多个氧化物类复合半导体层；
多个辅助栅极，与所述一个或多个氧化物类复合半导体层绝缘；
多个控制栅极，位于所述多个辅助栅极中的相邻的成对的辅助栅极之间，并与所述多个辅助栅极位于不同的水平面上，所述多个控制栅极与所述一个或多个氧化物类复合半导体层绝缘；
多个电荷存储层，位于所述一个或多个氧化物类复合半导体层与所述多个控制栅极之间。
2.根据权利要求1所述的非易失性存储装置，其中，所述一个或多个氧化物类复合半导体层包括按行分开布置的多个氧化物类复合半导体层。
3.根据权利要求2所述的非易失性存储装置，还包括位于所述多个氧化物类复合半导体层之间的隔离层。
4.根据权利要求2所述的非易失性存储装置，还包括位于所述多个氧化物类复合半导体层的底表面下方的基底电极。
5.根据权利要求2所述的非易失性存储装置，其中，所述多个氧化物类复合半导体层被划分成多个块，多个基底电极与所述多个氧化物类复合半导体层的块接触。
6.根据权利要求1所述的非易失性存储装置，其中，所述多个控制栅极位于所述一个或多个氧化物类复合半导体层的顶表面上，所述多个辅助栅极凹进到所述一个或多个氧化物类复合半导体层中。
7.根据权利要求6所述的非易失性存储装置，还包括：
第一沟道区，在所述一个或多个氧化物类复合半导体层的围绕所述多个辅助栅极的表面附近；
第二沟道区，在所述一个或多个氧化物类复合半导体层的位于所述多个控制栅极下方的表面附近，
其中，所述第一沟道区和所述第二沟道区相互连接。
8.根据权利要求6所述的非易失性存储装置，还包括位于所述多个辅助栅极上的多个覆盖绝缘层。
9.根据权利要求1所述的非易失性存储装置，其中，所述多个控制栅极被凹进到所述一个或多个氧化物类复合半导体层中，所述多个辅助栅极位于所述一个或多个氧化物类复合半导体层的顶表面上。
10.根据权利要求9所述的非易失性存储装置，还包括位于所述多个控制栅极上的多个覆盖绝缘层。
11.根据权利要求9所述的非易失性存储装置，还包括：
第一沟道区，在所述一个或多个氧化物类复合半导体层的在所述多个辅助栅极下方的表面附近；
第二沟道区，在所述一个或多个氧化物类复合半导体层的围绕所述多个控制栅极的表面附近，
其中，所述第一沟道区和所述第二沟道区相互连接。
12.根据权利要求1所述的非易失性存储装置，还包括：
多个隧穿绝缘层，位于所述一个或多个氧化物类复合半导体层和所述多个电荷存储层之间；
多个阻挡绝缘层，位于所述多个电荷存储层和所述多个控制栅极之间。
13.根据权利要求1所述的非易失性存储装置，还包括多个栅极绝缘层，所述多个栅极绝缘层位于所述一个或多个氧化物类复合半导体层和所述多个辅助栅极之间。
14.根据权利要求1所述的非易失性存储装置，其中，所述氧化物类复合半导体层包含ZnO。
15.一种操作权利要求1的非易失性存储装置的方法，包括：
编程操作，用于将数据存储在从所述多个电荷存储层中选择的第一电荷存储层中；
读取操作，用于读取从所述多个电荷存储层中选择的第二电荷存储层的数据状态，
其中，在编程操作和读取操作中，将第一导通电压施加到所述多个辅助栅极。
16.根据权利要求15所述的方法，其中，在编程操作中，将编程电压施加到位于所选择的第一电荷存储层上的第一控制栅极，所述第一控制栅极来自于所述多个控制栅极，并且其中，将第二导通电压施加到其它控制栅极。
17.根据权利要求15所述的方法，其中，在读取操作中，将读取电压施加到位于所选择的第二电荷存储层上的第二控制栅极，所述第二控制栅极来自于所述多个控制栅极，并且其中，将第二导通电压施加到其它控制栅极。
18.根据权利要求15所述的方法，还包括：
擦除操作，同时擦除存储在所述多个电荷存储层中的数据。
19.根据权利要求15所述的方法，还包括：
擦除操作，将所述多个电荷存储层划分为多个块，并同时擦除从所述多个块中选择的第一块的数据。
20.根据权利要求19所述的方法，其中，在同时擦除所述第一块的数据的同时，对从所述多个块中选择的第二块执行编程操作或读取操作。
21.一种制造非易失性存储装置的方法，包括：
提供一个或多个氧化物类复合半导体层；
形成多个辅助栅极，所述多个辅助栅极与所述一个或多个氧化物类复合半导体层绝缘；
形成多个控制栅极，所述多个控制栅极位于所述多个辅助栅极中的相邻的成对的辅助栅极之间，并与所述多个辅助栅极位于不同的水平面上，所述多个控制栅极与所述一个或多个氧化物类复合半导体层绝缘；
形成多个电荷存储层，所述多个电荷存储层位于所述一个或多个氧化物类复合半导体层和所述多个控制栅极之间。
22.根据权利要求21所述的方法，其中，提供一个或多个氧化物类复合半导体层的步骤包括提供按行分开布置的多个氧化物类复合半导体层。
23.根据权利要求22所述的方法，还包括：
在形成所述多个辅助栅极之前，在所述多个氧化物类复合半导体层之间形成隔离层。
24.根据权利要求22所述的方法，还包括：在所述多个氧化物类复合半导体层的底表面下方形成多个基底电极。
25.根据权利要求24所述的方法，其中，所述多个氧化物类复合半导体层被形成为在多个基底电极上的多个块。
26.根据权利要求21所述的方法，其中，所述多个控制栅极形成在所述一个或多个氧化物类复合半导体层的顶表面上，所述多个辅助栅极形成为凹进到所述一个或多个氧化物类复合半导体层中。
27.根据权利要求21所述的方法，其中，所述多个控制栅极被形成为凹进到所述一个或多个氧化物类复合半导体层中，所述多个辅助栅极形成在所述一个或多个氧化物类复合半导体层的顶表面上。
28.根据权利要求26所述的方法，还包括：
在所述一个或多个氧化物类复合半导体层的围绕所述多个辅助栅极的表面附近形成第一沟道区；
在所述一个或多个氧化物类复合半导体层的在所述多个控制栅极的下方的表面附近形成第二沟道区，
其中，所述第一沟道区和所述第二沟道区相互连接。
29.根据权利要求26所述的方法，还包括：
在所述多个辅助栅极上形成多个覆盖绝缘层。
30.根据权利要求27所述的方法，还包括：
在所述多个控制栅极上形成多个覆盖绝缘层。
31.根据权利要求27所述的方法，还包括：
在所述一个或多个氧化物类复合半导体层的位于所述多个辅助栅极下方的表面附近形成第一沟道区；
在所述一个或多个氧化物类复合半导体层的围绕所述多个控制栅极的表面附近形成第二沟道区，
其中，所述第一沟道区和所述第二沟道区相互连接。
32.根据权利要求21所述的方法，还包括：
在所述一个或多个氧化物类复合半导体层和所述多个电荷存储层之间形成多个隧穿绝缘层；
在所述多个电荷存储层和所述多个控制栅极之间形成多个阻挡绝缘层。
33.根据权利要求21所述的方法，还包括：
在所述一个或多个氧化物类复合半导体层和所述多个辅助栅极之间形成多个栅极绝缘层。
34.根据权利要求21所述的方法，其中，所述氧化物类复合半导体层包含ZnO。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763918B1 (ko) * 2006-07-28 2007-10-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20080010900A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR101131136B1 (ko) * 2006-10-19 2012-04-03 삼성전자주식회사 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법
KR20080087580A (ko) * 2007-03-27 2008-10-01 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
KR101491714B1 (ko) * 2008-09-16 2015-02-16 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW546778B (en) * 2001-04-20 2003-08-11 Koninkl Philips Electronics Nv Two-transistor flash cell
JP2004119513A (ja) * 2002-09-24 2004-04-15 Toshiba Corp 半導体装置及びその製造方法
KR100505712B1 (ko) * 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
KR100814376B1 (ko) * 2006-09-19 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
KR101314328B1 (ko) * 2007-01-24 2013-10-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법

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C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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