CN105789214A - 用于闪存单元的纳米硅尖薄膜 - Google Patents

用于闪存单元的纳米硅尖薄膜 Download PDF

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Abstract

本发明提供了用于闪存单元的诸如纳米硅尖(SiNT)薄膜的量子纳米尖(QNT)以增大擦除速度。QNT薄膜包括第一介电层和布置在第一介电层上方的第二介电层。此外，QNT薄膜包括布置在第一介电层上方并且延伸至第二介电层内的QNT。QNT高宽比大于50％。本发明还提供了QNT基的闪存单元和一种用于制造SiNT基的闪存单元的方法。

Description

用于闪存单元的纳米硅尖薄膜
技术领域
本发明总体涉及电子电路领域，更具体地，涉及闪存单元。
背景技术
闪存是一种可以被电擦除以及电重编程的电子非易失性计算机存储介质。它广泛用于各种商业及军事电子器件和设备中。为了储存信息，闪存包括可寻址的闪存单元阵列。闪存单元的常见类型包括叠栅式闪存单元和分栅式闪存单元。与叠栅式闪存单元相比，分栅式闪存单元具有多种优势，诸如功耗更低，注入效率更高，对短沟道效应的敏感性更低，以及对过擦除的免疫力。
发明内容
根据本发明的一个方面，提供了一种闪存单元，包括：半导体衬底；以及量子纳米尖薄膜，被配置为捕获对应于单元数据的电荷，其中，薄膜包括：第一介电层，布置在半导体衬底上方；第二介电层，布置在第一介电层上方；以及量子纳米尖，布置在第一介电层上方并且延伸至第二介电层内，其中，量子纳米尖终止在第二介电层内的点。
优选地，量子纳米尖具有金字塔形或锥形。
优选地，量子纳米尖覆盖第一介电层的顶面，覆盖率大于或等于约20％。
优选地，量子纳米尖的高宽比大于或等于约50％。
优选地，第一介电层和第二介电层均包括氧化物，并且量子纳米尖包括硅。
优选地，第一介电层的厚度小于约100埃，而第二介电层的厚度小于约200埃。
优选地，该闪存单元还包括：一对源极/栅极区，嵌入在半导体衬底的顶面中；控制栅极，布置在薄膜上方并且位于一对源极/栅极区之间；以及选择栅极，横向地间隔在控制栅极和一对源极/栅极区中的一个区之间。
优选地，该闪存单元还包括：间隔层，布置在选择栅极下面，并且在控制栅极和选择栅极的相邻侧壁之间延伸。
优选地，该闪存单元还包括：选择栅极介电层，布置在选择栅极下面，其中，薄膜在控制栅极和选择栅极的相邻侧壁之间延伸。
根据本发明的另一方面，提供了一种用于制造闪存单元的方法，方法包括：在半导体衬底上方形成第一介电层；在第一介电层上方形成硅层；实施热处理工艺以使硅层结晶并且使硅纳米点(SiND)生长在第一介电层上方；将SiND暴露于反应等离子体以将SiND成型为纳米硅尖(SiNT)，纳米硅尖(SiNT)具有从第一介电层处开始逐渐减小的宽度并且终止于点；以及在第一介电层和SiNT上方形成第二介电层。
优选地，该方法还包括：形成覆盖第一介电层的顶面的SiNT，覆盖率大于或等于约20％。
优选地，该方法还包括：形成SiNT，SiNT的高宽比大于或等于约50％。
优选地，该方法还包括：形成具有金字塔形或锥形的SiNT。
优选地，该方法还包括：形成厚度小于约100埃的第一介电层；以及形成厚度小于约200埃的第二介电层。
优选地，该方法还包括：形成包括氧化物的第一介电层和第二介电层。
优选地，该方法还包括：在第二介电层上方形成控制栅极；邻近控制栅极形成选择栅极；以及形成一对源极/栅极区，一对源极/栅极区嵌入在半导体衬底的位于控制栅极和选择栅极相对两侧的顶面内。
优选地，方法，还包括：
形成在控制栅极和选择栅极的相邻侧壁之间延伸的第一介电层和第二介电层。
优选地，该方法还包括：在半导体衬底上方形成存储膜，存储膜包括第一介电层和第二介电层以及SiNT；在存储膜上方形成控制栅极层；穿过存储膜和控制栅极层中位于控制栅极区上面的区域，对半导体衬底实施蚀刻，以形成具有位于剩余的存储膜上面的控制栅极的控制栅叠件；在半导体衬底和控制栅叠件上方形成按照顺序堆叠的间隔层和选择栅极层；以及对选择栅极层实施一系列的一种或多种蚀刻以形成邻近控制栅极的选择栅极。
优选地，该方法还包括：在半导体衬底上方形成按照顺序堆叠的选择栅极介电层和选择栅极层；穿过选择栅极介电层和选择栅极层中位于选择栅极区上面的区域，对半导体衬底实施蚀刻，以形成具有位于剩余的选择栅极介电层上面的选择栅极的选择栅叠件；在半导体衬底和选择栅叠件上方形成存储膜，存储膜包括第一介电层、第二介电层和SiNT；在存储膜上方形成控制栅极层；以及穿过存储膜和控制栅极层中位于控制栅极区上面的区域，对半导体衬底实施蚀刻，以形成邻近选择栅极的控制栅极。
根据本发明的又一方面，提供了一种用于闪存单元的存储膜，存储膜包括：第一介电层；第二介电层，布置在第一介电层上方；以及纳米硅尖(SiNT)，布置在第一介电层上方，并且延伸至第二介电层内，其中SiNT的高宽比大于50％。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了用于分栅式闪存单元的量子纳米尖(QNT)薄膜的一些实施例的立体图。
图2示出了具有QNT薄膜的分栅式闪存单元的一些实施例的截面图。
图3示出了具有QNT薄膜的分栅式闪存单元的可选实施例的截面图。
图4示出了用于制造纳米硅尖(SiNT)薄膜的方法的一些实施例的流程图。
图5至图8示出了在制造的各个阶段的SiNT薄膜的一些实施例的一系列的立体图。
图9示出了用于制造SiNT基分栅式闪存单元的方法的一些实施例的流程图。
图10至图20示出了在制造的各个阶段的SiNT基分栅式闪存单元的一些实施例的一系列截面图。
图21示出了用于制造SiNT基的分栅式闪存单元的方法的可选实施例的流程图。
图22至图30示出了在制造的各个阶段的SiNT基的分栅式闪存单元的可选实施例的一系列截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
另外，为便于描述，在此可以使用“第一”、“第二”、“第三”等以区别一个图或一系列图中不同的元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一图描述的“第一介电层”可以不必对应于结合另一图描述的“第一介电层”。
常见类型的分栅式闪存单元包括在半导体衬底的一对源极/漏极区之间的半导体衬底的顶面上方间隔开的控制栅极和选择栅极。布置在选择栅极和半导体衬底之间的选择栅极介电层提供电隔离。布置在控制栅极和半导体衬底之间的电荷捕获介电层提供了电隔离并且存储了代表单元数据的的可变电荷量。
为了下一代分栅式闪存单元(即，在32纳米技术节点或更小的技术节点中制造的分栅式闪存单元)，硅纳米点(SiND)薄膜正在被研究用作电荷捕获介电层。SiND薄膜包括底部氧化物层，布置在底部氧化物层上方的顶部氧化物层，以及布置在顶部氧化物层和底部氧化物层之间的SiND。在使用SiND基的分栅式闪存单元的过程中，使用源极侧注入(SSI)来实施编程操作并且使用隧道效应(FNT)来实施擦除操作。使用SSI以使热电子从选择栅极和控制栅极下面的反型沟道区隧穿至控制栅极。随着电子隧穿，电子被捕获在SiND上。FNT用于将电子从SiND处逐出并且将逐出的电子隧穿至控制栅极。
SiND基的分栅式闪存单元的缺点在于由于SSI比FNT隧穿电子的效率更高，所以编程速度明显快于擦除速度(例如，快约100倍)。因此，本申请针对用于提高FNT效率的薄膜，以及用于制造该薄膜和使用该薄膜制造分栅式闪存单元的方法。该薄膜包括底部氧化物层，布置在底部氧化物层上方的顶部氧化物层，以及布置在顶部氧化物层和底部氧化物层之间的纳米硅尖(SiNT)。SiNT终止于邻近控制栅极的尖端(point)并且通常呈金字塔形或锥形。尖端使在擦除操作过程中产生的电场集中，因此提高FNT的效率(即，增加FNT的可能性)。有利地，效率的提高可以用于提高擦除速度或降低电场强度。
参照图1，提供了量子纳米尖(QNT)薄膜的立体图100。QNT薄膜包括底部隧穿介电层102和顶部阻挡介电层104。顶部介电层104布置在底部介电层102上方，并且顶部介电层104的底面通常邻接底部介电层的顶面。例如，顶部介电层104和底部介电层102可以是诸如氧化硅的氧化物。此外，底部介电层102的厚度可以例如小于约100埃，而顶部介电层104的厚度可以例如小于约200埃。
QNT106在底部介电层102的顶面上方间隔开。QNT106被配置为捕获穿过QNT薄膜传播的电荷。在一些实施例中，例如，QNT106可以包括由诸如硅或镓的半导体材料制成的纳米晶体。在其他一些实施例中，例如，QNT106可以包括诸如石墨烯的不同材料。QNT106通常覆盖底部介电层102的顶面，同时覆盖率大于或等于约20％。覆盖率是顶面的被覆盖面积除以顶面的总面积的比率。此外，QNT106从约与底部介电层102的顶面平齐处延伸至顶部介电层104内，并且终止于顶部介电层104中的各点。QNT106通常呈金字塔形或锥形。但是，QNT106可以具有其他任何三维形状，该三维体形状具有从底部介电层102至顶部介电层104内逐渐减小的宽度。在一些实施例中，QNT106的高宽比可以大于或等于约50％。在其他实施例中，QNT106的高宽比可以大于50％。在另外一些实施例中，QNT106的高宽比可以大于70％。高宽比是高度H和宽度W的比率。如上描述，该尖的高曲率使施加于QNT106的电场集中，这有利地提高了FNT的效率。
参照图2，提供了分栅式闪存单元的一些实施例的截面图200。控制栅极202和选择栅极204在半导体衬底206上方彼此间隔并且位于嵌入在半导体衬底206的顶面中的一对源极/漏极区208，210之间。例如，半导体衬底206可以是诸如块状硅衬底的块状半导体衬底或绝缘体上硅(SOI)衬底。控制栅极202和选择栅极204例如可以是掺杂的多晶硅或金属。例如，源极/漏极区208，210可以是半导体衬底206的掺杂区。
在控制栅极202下面，QNT薄膜100将控制栅极202从半导体衬底206间隔开。QNT薄膜100包括底部的隧穿介电层102、顶部的阻挡介电层104和布置在顶部介电层104和底部介电层102之间的QNT106。QNT薄膜100存储代表单元数据(诸如位数据)的可变的电荷量。
间隔层212位于选择栅极204之下，并且沿着选择栅极204和控制栅极202的侧壁延伸。间隔层212将选择栅极204与半导体衬底206和控制栅极202均电隔离。此外，间隔层212将选择栅极204与控制栅极202隔离，并且将控制栅极202与布置在选择栅极204和控制栅极202周围的主侧壁层214隔离。例如，间隔层212可以是氧化硅或其他一些氧化物。例如，主侧壁层214可以是氮化硅或氧化硅。
层间介电(ILD)层216布置在半导体衬底206和源极/漏极区208，210上方，以及布置在主侧壁层214、间隔层212以及控制栅极202和选择栅极204的上方和周围。接触件218垂直延伸穿过ILD层216直至控制栅极202和/或选择栅极204，和/或延伸至源极/漏极区208，210。例如，ILD层216可以是氧化物或低k电介质(即，具有小于3.9的介电常数的电介质)。
在使用分栅式闪存单元200的过程中，可变的电荷量通过编程操作和擦除操作在高电荷态和低电荷态之间相应地切换。
通常使用SSI来实施编程操作。根据SSI，在源极/漏极区208，210之间施加源极/漏极电压以产生横向电场。此外，对选择栅极204施加选择栅极电压，而对控制栅极202施加控制栅极编程电压。与选择栅极电压和源极/漏极栅极电压相比，控制栅极编程电压高。因此，半导体衬底206的反型沟道区220在选择栅极204的下面部分导电而在控制栅极202的下面完全导电。此外，横向电场集中在反型沟道区220中且位于选择栅极204和控制栅极202中间以形成热电子。然后，由控制栅极编程电压产生的高垂直电场促使热电子向着控制栅极202隧穿。随着热电子的隧穿，热电子被捕获在QNT薄膜100中。
通常使用FNT来实施擦除操作。根据FNT，对源极/漏极区208，210和选择栅极204施加零电压。此外，对控制栅极202施加控制栅极擦除电压。控制栅极擦除电压产生垂直电场，该垂直电场促使捕获在QNT薄膜100中的热电子向着控制栅极202隧穿。由于垂直电场的强度，捕获的电子从QNT薄膜100中逐出并且隧穿至控制栅极202。此外，由于QNT106在其尖处的高曲率，垂直电场在QNT106的邻近于控制栅极202的尖端处集中。这增大了电子隧穿至控制栅极202的可能性，并且因此提高FNT效率。在给定控制栅极擦除电压的情况下，改进的FNT效率增加擦除效率或在给定擦除速度情况下，改进的FNT效率允许减小控制栅极擦除电压。减小控制栅极擦除电压减小了功耗和/或减小了电场对邻近的分栅式闪存单元的影响。
为了确定存储在QNT薄膜100中的可变的电荷量是否处于高电荷态或低电荷态，在对选择栅极204施加选择栅极电压和对控制栅极202施加控制栅极读出电压的同时测量反型沟道区220的电阻。QNT薄膜100中存储的电荷屏蔽(即，减小)通过控制栅极202在反型沟道区220中产生的垂直电场。这转而使控制栅极202的阈值电压Vth增加一数量ΔVth。因此，将控制栅极读出电压选择为大于Vth并小于Vth+ΔVth。如果电流在源极/漏极区208，210之间流动，则QNT薄膜100处在低电荷态中。如果电流在源极/漏极区208，210之间不流动，则QNT薄膜处100处在高电荷态中。
参照图3，提供了分栅式闪存单元的可选实施例的截面图300。控制栅极202’和选择栅极204’在半导体衬底206’上方间隔开并且位于嵌入在半导体衬底206’的顶面中的源极/漏极区208’，210’之间。控制栅极202’包括沿着控制栅极202’的与邻近选择栅极204’的一侧相对的一侧延伸的凸耳(ledge)302。此外，控制栅极202’包括悬置部分304，悬置部分304在选择栅极204’上方延伸。选择栅极介电层306位于选择栅极204’下面以将选择栅极204’与半导体衬底206’电隔离。此外，QNT薄膜100’位于控制栅极202’下面，并且在控制栅极202’和选择栅极204’相邻的表面之间延伸至悬置部分304的远边(distaledge)。QNT薄膜100’包括底部隧穿介电层102’、顶部阻挡介电层104’以及布置在顶部介电层104’和底部介电层102’之间的QNT106’。
主侧壁层214’作为选择栅极204’和控制栅极202’的侧壁的衬垫。此外，ILD层216’布置在半导体衬底206’和源极/漏极区208’，210’上方，并且布置在主侧壁层214’以及选择栅极204’和控制栅极202’上方和周围。接触件218’垂直延伸穿过ILD层216’直至选择栅极204’和控制栅极202’，和/或延伸至源极/漏极区208’，210’。
参照图4，流程图400提供了用于制造SiNT薄膜的方法的一些实施例。
在步骤402中，在半导体衬底上方形成底部隧穿介电层。
在步骤404中，在底部介电层上方形成硅层。
在步骤406中，实施热处理工艺以使硅层结晶，并且使SiND生长在底部介电层上方。
在步骤408中，将SiND暴露于反应等离子体以将SiND成型为SiNT，SiNT具有从底部介电层开始逐渐减小的宽度并且终止于点。
在步骤410中，在底部介电层上方和在SiNT上方和周围形成顶部阻挡介电层。
虽然流程图400描述的方法被本文示出和描述为一系列的步骤或活动，但是应当认识到，并不在限制的意义上解释这样的步骤或活动的次序。例如，除了本文示出和/或描述的那些，一些步骤可以以不同的次序发生或与其他步骤或活动同时发生。此外，为实施本说明书的一个或多个方面或实施例，并非所有示出的步骤都是必须的。并且，本文表述的步骤中的一个或多个可以在一个或多个单独的步骤和/或阶段来实施。
参照图5至图8，提供了SiNT薄膜的一些实施例在制造的各个阶段的的截面图以显示图4的方法。虽然描述的图5至图8与该方法有关，应当认识到，图5至图8公开的结构不限制于该方法，而是可以作为单独的结构独立于该方法。同样地，尽管描述的方法与图5至图8有关，应当认识到，该方法不受图5至图8公开的结构的限制，而是可以作为单独的方法独立于图5至图8公开的结构。
图5示出了对应于操作402和操作404的一些实施例的截面图500。如图所示，提供了半导体衬底206。例如，半导体衬底206可以是块状半导体衬底或SOI衬底。仍如图所示，按照图示顺序形成堆叠在半导体衬底206上方的底部隧穿介电层102和硅层502。例如，底部介电层102可以是氧化硅，和/或例如可以具有小于约100埃的厚度。例如，硅层502的厚度可以小于底部介电层102的厚度。
图6示出了对应于操作406的一些实施例的截面图600。如图所示，实施热处理工艺以使硅层502结晶并且使SiND602生长在底部介电层102上方。通常SiND602具有约10埃至100埃的半径的半球形状。但是，其他形状和/或尺寸可以接受。并且，SiND602通常覆盖底部介电层102，覆盖率大于或等于约20％。在可选实施例中，通过化学汽相沉积(CVD)或形成SiND的其他已知技术来形成SiND602。
图7示出了对应于操作408的一些实施例的截面图700。如图所示，将SiND602暴露于反应等离子体以使SiND602成型为SiNT106，SiNT106具有从底部介电层102处开始逐渐减小的宽度并且终止于点。可以通过射频(RF)等离子体反应器将SiND602暴露于反应等离子体。例如，反应等离子体可以包括或主要由氩和氢组成。在这样的实施例中，控制氢和氩的比率，和/或反应等离子体的温度以成型SiND602。SiNT106的高宽比通常大于或等于约50％。
图8示出了对应于操作410的一些实施例的截面图800。如图所示，在底部介电层102上方和在SiNT106上方和周围形成顶部阻挡介电层104。例如，顶部介电层104可以形成为具有比第一介电层102的厚度更大但是小于约200埃的厚度。此外，例如，使用诸如CVD的任何合适的沉积技术，和/或由诸如二氧化硅的氧化物来形成顶部介电层104。
参照图9，流程图900提供了用于制造SiNT基的分栅式闪存单元的方法的一些实施例。
在步骤902中，在半导体衬底的控制栅极区上方形成控制栅叠件。控制栅叠件包括SiNT薄膜和位于SiNT薄膜上面的控制栅极层。
在步骤904中，在半导体衬底和控制栅叠件上方按照顺序依次形成间隔层和选择栅极层。
在步骤906中，对选择栅极层实施第一蚀刻，以回蚀刻选择栅极层至间隔层的顶面下方或约与间隔层的顶面平齐处。
在步骤908中，穿过剩余选择栅极层中围绕选择栅极区的区域，对间隔层实施第二蚀刻，以形成选择栅极。
在步骤910中，对间隔层实施第三蚀刻，以回蚀刻间隔层至控制栅极的顶面下方或约与控制栅极的顶面平齐处。
在步骤912中，沿着剩余的间隔层的侧壁和选择栅极的侧壁形成主侧壁层。
在步骤914中，在控制栅极和选择栅极的相对两侧的半导体衬底中形成源极/漏极区。
在步骤916中，在源极/漏极区和半导体衬底上方，以及在控制栅极和选择栅极以及剩余的间隔层和主侧壁层上方和周围形成ILD层。
在步骤918中，形成延伸穿过ILD层，直至控制栅极和/或选择栅极，和/或直至源极/漏极区的接触件。
虽然流程图900描述的方法被本文示出和描述为一系列的步骤或活动，但是应当认识到，这样的步骤或活动的次序并不能作为限制来解释。例如，除了本文示出和/或描述的那些，一些步骤可以以不同的次序发生或与其他步骤或活动同时发生。此外，为实施本说明书的一个或多个方面或实施例，并非所有示出的步骤都是必须的。并且，本文表述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段来实施。
参照图10至图20，提供了SiNT基的分栅式闪存单元在制造的各个阶段的一些实施例的截面图以示出图9的方法。尽管描述的图10至图20与该方法有关，但是应该认识到，图10至图20公开的结构不限定于该方法，而是可以作为单独的结构独立于该方法。同样地，尽管描述的方法与图10至图20有关，但是应当认识到，该方法不受图10至图20公开的结构的限制，而是可以作为单独的方法独立于图10至图20公开的结构。
图10至图11示出了对应操作902的一些实施例的截面图1000、截面图1100。
如图10所示，提供了半导体衬底206”。例如，半导体衬底206”可以是块状半导体衬底或SOI衬底。再如图所示，SiNT薄膜100”和控制栅极层202”按照顺序堆叠在半导体衬底206”上方。SiNT薄膜100”包括底部隧穿介电层102”、布置在底部介电层102”上方的顶部阻挡介电层104”以及布置在顶部介电层104”和底部介电层102”之间的SiNT106”。例如，可以如图4描述来形成SiNT薄膜100”。并且，可以使用诸如物理汽相沉淀(PVD)的任何合适的沉积技术形成控制栅极层202”。例如，控制栅极层202”可以是诸如金属或掺杂的多晶硅的导电材料。
如图11所示，穿过控制栅极层202”和SiNT薄膜100”中围绕控制栅极区的区域，对半导体衬底206”实施第一蚀刻。第一蚀刻产生出具有位于剩余的SiNT薄膜100上面的控制栅极202的控制栅叠件。在一些实施例中，实施第一蚀刻的工艺包括：在控制栅极层202”上方形成光刻胶层；图案化光刻胶层以掩蔽控制栅极区；对控制栅极层202”和SiNT薄膜100”施用蚀刻剂1102；并且去除图案化的光刻胶层1104。
图12示出了对应于操作904的一些实施例的截面图1200。
如图12所示，按顺序形成间隔层212’和选择栅极层204”。在半导体衬底206”上方形成间隔层212’，并且间隔层212’作为剩余的SiNT薄膜100和控制栅极202的衬垫。选择栅极层204”形成为间隔层212’的衬垫。通常地，使用共形沉积技术形成间隔层212’和选择栅极层204”。例如，选择栅极层204”可以是诸如金属或掺杂的多晶硅的导电材料。例如，间隔层212’可以是诸如二氧化硅的电介质。
图13示出了对应于操作906的一些实施例的截面图1300。
如图13所示，对选择栅极层204”实施第二蚀刻以回蚀刻选择栅极层204”至间隔层212’的顶面下方或约与间隔层212’的顶面平齐处。第二蚀刻也去除选择栅极层204”的横向伸展。在一些实施例中，通过将选择栅极层204”暴露于蚀刻剂1302并持续适当的时间来实施第二蚀刻，该时间为蚀刻剂1302蚀穿选择栅极层204”的厚度所花费的时间。
图14示出了对应于操作908的一些实施例的截面图1400。
如图14所示，穿过剩余的选择栅极层204”’中围绕选择栅极区的区域对间隔层212’实施第三蚀刻以形成选择栅极204。在一些实施例中，用于实施第三蚀刻的工艺包括：在剩余的选择栅极层204”’和间隔层212’上方形成光刻胶层；图案化光刻胶层以掩蔽选择栅极区；对剩余的选择栅极层204”’施用蚀刻剂1402；和去除图案化的光刻胶层1404。
图15示出了对应于操作910的一些实施例的截面图1500。
如图15所示，在间隔层212’内实施第四蚀刻以回蚀刻间隔层212’至控制栅极202的顶面下方或约与控制栅极202的顶面平齐。第四蚀刻也去除间隔层212’的横向伸展。在一些实施例中，通过将间隔层212’暴露于蚀刻剂1502并持续适当的时间来实施第四蚀刻，该时间为蚀刻剂1502蚀穿间隔层212’的厚度所花费的时间。
图16和图17示出了对应于操作912的一些实施例的截面图1600、截面图1700。
如图16所示，在半导体衬底206”上方形成主侧壁层214”，并且主侧壁层214”作为剩余的间隔层212以及控制栅极202和选择栅极204的衬垫。通常地，使用共形沉积技术形成主侧壁层214”。例如，主侧壁层214”可以是诸如氮化硅的电介质。
如图17所示，在主侧壁层214”内实施第五蚀刻，以回蚀刻主侧壁层214”至选择栅极204的顶面下方或约与选择栅极204的顶面平齐处。在一些实施例中，第五蚀刻也去除主侧壁层214”的横向伸展。在一些实施例中，通过将主侧壁层214”暴露于蚀刻剂1702并持续适当的时间来实施第五蚀刻，该时间为蚀刻剂1702蚀穿主侧壁层214”的厚度所花费的时间。
图18示出了对应于操作914的一些实施例的截面图1800。
如图18所示，在选择栅极204和控制栅极202的相对两侧上形成源极/漏极区208，210。源极/漏极区208，210对应于半导体衬底206”的掺杂区。在一些实施例中，用于形成源极/漏极区208，210的工艺包括在具有或不具有掩蔽剩余的主侧壁层214和剩余的间隔层212以及控制栅极202和选择栅极204的掩模的情况下，在半导体衬底206”中注入离子1802。
图19示出了对应于操作916的一些实施例的截面图1900。
如图19所示，在源极/漏极区208，210和半导体衬底206上方，并且在控制栅202和选择栅极204以及剩余的间隔层212和剩余的主侧壁层214上方和周围形成ILD层216”。可以通过使用任何合适的沉积技术形成ILD层216”，并且ILD层216”可以例如是低k电介质。在一些实施例中，用于形成ILD层216”的工艺包括形成中间ILD层以及对中间ILD层实施化学机械抛光(CMP)。
图20示出了对应于操作918的一些实施例的截面图200。
如图20所示，形成延伸穿过ILD层216”直至控制栅极202和/或选择栅极204，和/或直至源极/漏极区208，210的接触件218。例如，接触件218可以是诸如铜或钨的金属。在一些实施例中，用于形成接触件218的工艺包括：使用蚀刻工艺形成接触开口；用导电材料填充接触开口；以及穿过导电材料对ILD层216”实施CMP。
参照图21，流程图2100提供了用于制造SiNT基的分栅式闪存单元的方法的可选实施例。
在步骤2102中，在半导体衬底的选择栅极区上方形成选择栅叠件。选择栅叠件包括选择栅极介电层和位于选择栅极介电层上面的选择栅极。
在步骤2104中，在半导体衬底和选择栅叠件上方按照顺序形成SiNT薄膜和控制栅极层。
在步骤2106中，穿过SiNT薄膜和控制栅极层中围绕控制栅极区的区域，对半导体衬底和选择栅极实施第一蚀刻以形成控制栅极。
在步骤2108中，沿着选择栅极介电层的侧壁、选择栅极和控制栅极的侧壁，以及剩余的SiNT薄膜的侧壁形成主侧壁层。
在步骤2110中，在选择栅极和控制栅极的相对两侧的半导体衬底中形成源极/漏极区。
在步骤2112中，在源极/漏极区和半导体衬底上方形成ILD层。此外，在控制栅极和选择栅极、选择栅极介电层和剩余的主侧壁层的上方和周围形成ILD层。
在步骤2114中，形成延伸穿过ILD层直至控制栅极和/或选择栅极，和/或直至源极/漏极区的接触件。
虽然流程图2100描述的方法被本文示出和描述为一系列的步骤或活动，但是应当认识到，这样的步骤或活动的次序并不能作为限制来解释。例如，除了本文示出和/或描述的那些，一些步骤可以以不同的次序发生或与其他步骤或活动同时发生。此外，为实施本说明书的一个或多个方面或实施例，并非所有示出的步骤都是必须的。并且，本文表述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段来实施。
参照图22至图30，提供了SiNT基的分栅式闪存单元的可选实施例在制造的各个阶段的截面图以示出图21的方法。尽管描述的图23至图30与该方法有关，但是应该认识到，图22至图30公开的结构不限制于该方法，而是可以作为单独的结构独立于该方法。同样地，尽管描述的方法与图22至图30有关，应当认识到，该方法不受图22至图30公开的结构的限制，而是可以作为单独的方法独立于图22至图30公开的结构。
图22至图30示出了对应于操作2102的一些实施例的截面图2200，截面图2300。
如图22所示，提供了半导体衬底206”’。例如，半导体衬底206”’可以是块状半导体衬底或SOI衬底。再如图所示，选择栅极介电层306’和选择栅极层204””按照顺序堆叠在半导体衬底206”’上方。例如，选择栅极介电层306’可以是二氧化硅。并且，选择栅极层204””例如可以是诸如金属或掺杂的多晶硅的导电材料。
如图23所示，穿过选择栅极层204””和选择栅极介电层306’中围绕选择栅极区的区域，对半导体衬底206”’实施第一蚀刻。第一蚀刻产生具有位于剩余的选择栅极介电层306上面的选择栅极204’的选择栅叠件。在一些实施例中，用于形成第一蚀刻的工艺包括：在选择栅极层204””上方形成光刻胶层；图案化光刻胶层以掩蔽选择栅极区；对选择栅极层204””和选择栅极介电层306’施用蚀刻剂2302；和去除图案化的光刻胶层2304。
图24示出了对应于操作2104的一些实施例的截面图2400。
如图24所示，按照顺序形成SiNT薄膜100”’和控制栅极层202”’。SiNT薄膜100”’形成在半导体衬底206”’上方，并且作为剩余的选择栅极介电层306和剩余的选择栅极204’的衬垫。SiNT薄膜100”’包括底部隧穿介电层102”’、布置在底部介电层102”’上方的顶部阻挡介电层104”’和布置在顶部介电层104”’和底部介电层102”’之间的SiNT106”’。SiNT薄膜100”’如图4所述通常共形地形成。通常共形地形成作为SiNT薄膜100”’的衬垫的控制栅极层202”’。例如，控制栅极层202”’可以是诸如金属或掺杂的多晶硅的导电材料。
图25示出了对应于操作2106的一些实施例的截面图2500。
如图25所示，穿过SiNT薄膜100”’和控制栅极层202”’中围绕控制栅极的区域，对半导体衬底206”’和选择栅极204’实施第二蚀刻。第二蚀刻产生位于剩余的SiNT薄膜100’上面的控制栅极202’。在一些实施例中，用于实施第二蚀刻的工艺包括：在控制栅极层202”’和SiNT薄膜100”’上方形成光刻胶层；图案化光刻胶层以掩盖控制栅极区；对控制栅极层202”’和SiNT薄膜100”’施用蚀刻剂2502；并且去除图案化的光刻胶层2504。
图26和图27示出了对应于操作2108的一些实施例的截面图2600，截面图2700。
如图26所示，主侧壁层214”’形成在半导体衬底206”’上方，并且作为剩余的选择栅极介电层306，剩余的SiNT薄膜100’以及控制栅极202’和选择栅极204’的衬垫。通常地，使用共形沉积技术形成主侧壁层214”’。例如，主侧壁层214”’可以是氮化硅。
如图27所示，对主侧壁层214”’实施第三蚀刻，以回蚀刻主侧壁层214”’至控制栅极202’的顶面下面或约与控制栅极202’的顶面平齐处。第三蚀刻也去除主侧壁层214”’的横向伸展。在一些实施例中，通过将主侧壁层214”’暴露于蚀刻剂2702并持续适当的时间来实施第三蚀刻，该时间为蚀刻剂2702蚀穿主侧壁层214”’的厚度所花费的时间。
图28示出了对应于操作2110的一些实施例的截面图2800。
如图28所示，在选择栅极204’和控制栅极202’的相对两侧上形成源极/漏极区208’，210’。源极/漏极区208’，210’对应于半导体衬底206”’的掺杂区域。在一些实施例中，用于形成源极/漏极区208’，210’的工艺包括在具有或不具有掩蔽剩余主侧壁层214’和选择栅极介电层306以及控制栅极202’和选择栅极204’的掩模的情况下，在半导体衬底206”’中注入离子2802。
图29示出了对应于操作2112的一些实施例的截面图2900。
如图29所示，在源极/漏极区208’，210’和半导体衬底206’上方，以及在控制栅极202’和选择栅极204’、剩余的主侧壁层214’和剩余的选择栅极介电层306上方和周围形成ILD层216”’。可以使用任何合适的沉积技术形成ILD层216”’并且ILD层216”’可以例如是低k电介质。在一些实施例中，用于形成ILD层216”’的工艺包括形成中间ILD层和对中间ILD层实施CMP。
图30示出了对应于操作2114的一些实施例的截面图3000。
如图30所示，形成延伸穿过ILD层216”’直至控制栅极202’和/或选择栅极204’，和/或直至源极/漏极区208’，210’的接触件218’。例如，接触件218’可以是诸如铜或钨的金属。在一些实施例中，用于形成接触件218’的工艺包括：使用蚀刻工艺形成接触开口；用导电材料填充接触开口；以及穿过导电材料对ILD层216’实施CMP。
因此，从上可以理解，本发明提供了闪存单元。闪存单元包括半导体衬底和量子纳米尖薄膜。量子纳米尖薄膜被配置为捕获对应于单元数据的电荷。此外，量子纳米尖薄膜包括布置在半导体衬底上方的第一介电层，布置在第一介电层上方的第二介电层以及布置在第一介电层上方并延伸至第二介电层内的量子纳米尖。量子纳米尖终止于第二介电层内的点。
在其他实施例中，本发明提供了用于制造闪存单元的方法。在半导体衬底上方形成第一介电层。在第一介电层上方形成硅层。实施热处理工艺以使硅层结晶并且使SiND生长在第一介电层上方。将SiND暴露于反应等离子体以将SiND成型为SiNT，SiNT具有从第一介电层处开始逐渐减小的宽度并且终止于点。在第一介电层和SiNT上方形成第二介电层。
在其他又一些实施例中，本发明提供了用于闪存单元的存储膜。存储膜包括第一介电层、布置在第一介电层上方的第二介电层，以及布置在第一介电层上方并且延伸至第二介电层内的SiNT。SiNT的高宽比大于50％。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种闪存单元，包括：
半导体衬底；以及
量子纳米尖薄膜，被配置为捕获对应于单元数据的电荷，
其中，所述薄膜包括：
第一介电层，布置在所述半导体衬底上方；
第二介电层，布置在所述第一介电层上方；以及
量子纳米尖，布置在所述第一介电层上方并且延伸至所述第二介电层内，其中，所述量子纳米尖终止在所述第二介电层内的点。
2.根据权利要求1所述的闪存单元，其中，所述量子纳米尖具有金字塔形或锥形。
3.根据权利要求1所述的闪存单元，其中，所述量子纳米尖覆盖所述第一介电层的顶面，覆盖率大于或等于约20％。
4.根据权利要求1所述的闪存单元，其中，所述量子纳米尖的高宽比大于或等于约50％。
5.根据权利要求1所述的闪存单元，其中，所述第一介电层和所述第二介电层均包括氧化物，并且所述量子纳米尖包括硅。
6.一种用于制造闪存单元的方法，所述方法包括：
在半导体衬底上方形成第一介电层；
在所述第一介电层上方形成硅层；
实施热处理工艺以使所述硅层结晶并且使硅纳米点(SiND)生长在所述第一介电层上方；
将所述SiND暴露于反应等离子体以将所述SiND成型为纳米硅尖(SiNT)，所述纳米硅尖(SiNT)具有从所述第一介电层处开始逐渐减小的宽度并且终止于点；以及
在所述第一介电层和所述SiNT上方形成第二介电层。
7.根据权利要求6所述的方法，还包括：
形成覆盖所述第一介电层的顶面的所述SiNT，覆盖率大于或等于约20％。
8.根据权利要求6所述的方法，还包括：
形成所述SiNT，所述SiNT的高宽比大于或等于约50％。
9.根据权利要求6所述的方法，还包括：
形成具有金字塔形或锥形的所述SiNT。
10.一种用于闪存单元的存储膜，所述存储膜包括：
第一介电层；
第二介电层，布置在所述第一介电层上方；以及
纳米硅尖(SiNT)，布置在所述第一介电层上方，并且延伸至所述第二介电层内，其中所述SiNT的高宽比大于50％。
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