KR100798950B1 - 플래시 기억 소자 및 그 제조 방법 - Google Patents
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Abstract
플래시 기억 소자 및 그 제조 방법이 개시된다. 본 발명의 실시예에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 소스 영역 및 드레인 영역의 사이의 중간 영역 상에 형성된 절연성 반도체 박막; 절연성 반도체 박막과 상이한 에너지 금지 대역(energy band gap)을 가지는 반도체 양자점이 절연성 반도체 박막의 내부 공간에 층을 이루며 형성된 양자점층; 소스 영역 상에 형성된 소스 전극; 드레인 영역 상에 형성된 드레인 전극; 및 절연성 반도체 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공된다. 본 발명에 의하면, 내부에 반도체 양자점이 형성된 절연성 반도체 박막을 플로팅 게이트로 사용함으로써 우수한 재현성, 제조 비용의 절감 및 공정 시간의 단축이 가능한 효과가 있다.
플래시 기억 소자, 절연성 반도체, 양자점.
Description
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 단면도.
도 2는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면.
도 3a는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 양자점층을 전자 현미경으로 찍은 평면 명시 야상.
도 3b는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 반도체 양자점에 대한 전자 회절상.
도 3c 및 도 3d는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 양자점층을 전자 현미경으로 찍은 단면 명시 야상.
도 4는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프.
도 5는 상태 '0'인 초기 상태에서 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 6은 상태 '1'의 쓰기 동작을 위해 제1 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 7은 상태 '2'의 쓰기 동작을 위해 제2 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 8은 상태 '3'의 쓰기 동작을 위해 제3 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
도 9는 소거 동작을 위해 소거 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면.
<도면의 주요부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소스 영역
114 : 드레인 영역 120 : 절연성 반도체 박막
130 : 반도체 양자점 140 : 소스 전극
145 : 드레인 전극 150 : 게이트 전극
본 발명은 반도체 기억 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 그 내부에 반도체 양자점들이 층을 이루며 형성되어 있는 절연성 반도체 박막을 플로팅 게이트로서 사용하는 플래시 기억 소자 및 그 제조 방법에 관한 것이다.
플래시 기억 소자는 소비 전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌 기억 장치이다. 따라서 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐만 아니라 정보의 입출력(쓰기, 지우기 및 읽기)도 자유로워 현재 디지털 텔레비전, 디지털 캠코더, 디지털 카메라, 휴대폰, MP3 플레이어 등에 널리 이용되고 있다.
플래시 기억 소자는 일반적인 모스 트랜지스터(MOS transistor) 구조에 전하를 축적할 수 있는 플로팅 게이트(floating gate)를 더 포함하여 구성된다. 플래시 기억 소자는 상태'0'또는 상태'1'만을 프로그래밍(기억)할 수 있는 단일 준위 플래시 기억 소자와 그보다 많은 상태(준위)를 프로그래밍할 수 있는 다중 준위 플래시 기억 소자로 나뉜다. 예를 들어, 데이터 비트가 2인 다중 준위 플래시 기억 소자에서는 플로팅 게이트에 축적된 전하량에 상응하여 '00','01','10'및 '11'의 네 가지 상태에 대한 프로그래밍이 가능하다. 이러한 다중 준위 플래시 기억 소자에 있어 플로팅 게이트에 축적된 전하량에 상응하는 각각의 기억 상태의 확인(읽기)에는 플래시 기억 소자에 구비된 콘트롤 게이트에 각각 상이한 크기를 갖는 전압을 수회 인가하는 방법이 이용된다.
그러나 종래 기술에 의하면, 플래시 기억 소자의 플로팅 게이트로서 단층 구조의 폴리실리콘 박막을 사용하였다. 따라서, 종래의 플래시 기억 소자의 경우에는 각각의 상태(준위)를 기억시키기 위해 단층의 폴리실리콘 박막 안에 포획되는 전자의 수를 정교하게 조절하여야 하는 이유로 기억 소자의 동작을 제어하기 위한 구동 회로가 매우 복잡해지는 문제점이 있었다. 또한, 플래시 기억 소자의 집적도를 높 이기 위해 소자의 크기 및 소자 간의 간격을 작게 제작하는 경우, 각 기억 소자 간의 상호 간섭으로 인해 소자에 저장된 기억 상태가 달라지게 됨으로써 제작된 기억 소자에 있어 그 재현성이 극히 저하되는 문제점이 있었다.
따라서, 본 발명은 내부에 반도체 양자점이 형성된 절연성 반도체 박막을 플로팅 게이트로 사용함으로써 우수한 재현성을 가지며, 제조 비용의 절감 및 공정 시간의 단축이 가능한 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 절연성 반도체 박막의 내부에 다층 구조의 반도체 양자점을 분리 형성시킴으로써 다중 준위의 기억 상태에 대한 읽기 동작에 정확성을 기할 수 있고, 구동 회로의 구성을 보다 단순화시킬 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 서로 에너지 금지 대역을 달리하는 반도체 박막을 교대로 순차 증착하는 간단한 공정만으로 절연성 반도체 박막 안에 반도체 양자점을 형성시킬 수 있고, 형성된 반도체 양자점의 크기, 밀도 등을 정밀하게 제어할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 소스 영역 및 드레인 영역의 사이의 중간 영역 상에 형성된 절연성 반도체 박막; 절연성 반도체 박막과 상이한 에너지 금지 대역(energy band gap)을 가지는 반도체 양자점이 절연성 반도체 박막의 내부 공간에 층을 이루며 형성된 양자점층; 소스 영역 상에 형성된 소스 전극; 드레인 영역 상에 형성된 드레인 전극; 및 절연성 반도체 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공될 수 있다.
여기서, 반도체 양자점의 에너지 금지 대역은 절연성 반도체 박막의 에너지 금지 대역보다 작을 수 있다.
여기서, 양자점층은 절연성 반도체 박막의 내부 공간에 복수개 형성되되, 복수개의 양자점층은 절연성 반도체 박막의 내부 공간에 소정 간격으로 이격되어 형성될 수 있다.
여기서, 절연성 반도체 박막은 GaAs, InP, ZnTe, ZnSe, ZnS 및 Si 중 어느 하나로 형성되고, 반도체 양자점은 InAs, InXGa1-XAs, InXAs1-XP, CdTe, CdXZn1-XTe, CdSe, CdS, ZnSe, ZnXCd1-XSe 및 Ge 중 어느 하나의 양자점으로 형성될 수 있다.
본 발명의 다른 측면에 따르면, (a) 반도체 기판 상에 절연성 반도체 박막을 형성하는 단계; (b) 절연성 반도체 박막 상에 절연성 반도체 박막과 상이한 에너지 금지 대역을 갖는 반도체 물질을 형성하는 단계-여기서, 반도체 물질은 상호 응집함에 의해 결정화된 양자점층을 형성함-; (c) 양자점층의 상부에 절연성 반도체 박 막을 재형성하는 단계; (d) 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단계; 및 (e) 소스 영역, 드레인 영역, 재형성된 절연성 반도체 박막 상에 각각 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법이 제공될 수 있다.
여기서, (b) 단계에서 형성되는 반도체 물질의 에너지 금지 대역은 절연성 반도체 박막의 에너지 금지 대역보다 작을 수 있다.
여기서, 본 발명의 플래시 기억 소자의 제조 방법은 (d) 단계가 진행되기 이전, (b) 단계 및 (c) 단계를 N번(N은 2이상의 자연수) 반복될 수 있다.
여기서, (a) 단계 및 (c) 단계에서 형성되는 절연성 반도체 박막은 GaAs, InP, ZnTe, ZnSe, ZnS 및 Si 중 어느 하나이고, (b) 단계에서 형성되는 반도체 물질은 InAs, InXGa1-XAs, InXAs1-XP, CdTe, CdXZn1-XTe, CdSe, CdS, ZnSe, ZnXCd1-XSe 및 Ge 중 어느 하나일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 기억 소자 및 그 제조 방법을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 그리고 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 이하에서 사용될 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
또한, 어떤 구성요소가 다른 구성요소 상에 "형성되어" 있다거나 "적층되어" 있다고 언급된 때에는, 그 다른 구성요소의 표면 상의 전면 또는 일면에 직접 부착되어 형성되어 있거나 또는 적층되어 있을 수도 있지만, 중간에 다른 구성요소가 더 존재할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 플래시 기억 소자는 소스 영역(112) 및 드레인 영역(114)을 가지는 반도체 기판(110), 절연성 반도체 박막(120), 절연성 반도체 박막(120)의 내부 공간에 형성된 반도체 양자점(130), 소스 영역(112) 상에 형성된 소스 전극(140), 드레인 영역(114) 상에 형성된 드레인 전극(145) 및 절연성 반도체 박막(120) 상에 형성된 게이트 전극(150)을 포함한다. 이때, 게이트 전극(150)과 반도체 기판(110) 간은 제1 구동 회로(160)에 의해 연결되고, 소스 전극(140)과 드레인 전극(145) 간은 제2 구동 회로(170)에 의해 연결될 수 있다.
반도체 기판(110)은 일반적인 반도체 소자용 기판이 이용될 수 있으며, 소스 영역(112)과 드레인 영역(114)은 반도체 기판(110)의 소정 부분을 도핑 처리함으로써 형성할 수 있다. 예를 들어, 반도체 기판(110)으로서 P형 실리콘 기판이 사용되는 경우에는 반도체 기판(110)의 양측의 각각의 일 영역을 5족 원소(예를 들어, 인(P) 등)를 이용하여 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
절연성 반도체 박막(120)은 반도체 기판(110) 중 소스 영역(112)과 드레인 영역(114)이 형성되어 있는 영역을 제외한 그 사이 영역(이하, 이를 중간 영역이라 함)의 상부에 형성될 수 있다. 이와 같이 절연성 반도체 박막(120)을 중간 영역 상에 형성시키는 이유는 기억 소자에 인가하는 인가 전압에 따라 이러한 중간 영역을 통하여 전자의 흐름에 의한 채널이 형성될 수 있기 때문이다. 따라서, 절연성 반도체 박막(120)이 형성될 수 있는 위치는 반도체 기판(110)에 있어서 인가 전압에 따라 채널이 형성될 수 있는 소정의 위치에 상응하여 달라질 수 있음은 물론이다. 이때, 절연성 반도체 박막(120)으로는 에너지 금지 대역(energy band gap)이 후술할 반도체 양자점(130)보다 상대적으로 큰 값(즉, 상대적으로 우수한 절연성)을 갖는 반도체 물질이라면 특별한 제한이 없이 사용될 수 있으며, 예를 들어 GaAs, InP, ZnTe, ZnSe, ZnS, Si 등의 반도체 물질이 여기에 해당될 수 있다.
반도체 양자점(130)은 절연성 반도체 박막(120)의 내부에 형성된다. 예를 들어, 반도체 양자점(130)은 절연성 반도체 박막(120) 내부의 일 공간 상에 복수의 집합체로서 층(이하, 이를 양자점층이라 함)을 이루며 형성될 수 있다. 또한, 이러한 반도체 양자점들의 집합체인 양자점층은 절연성 반도체 박막(120) 안에 단일층 구조로 형성될 수도 있지만, 각각 구분되는 간격을 가지며 이격되어 형성되는 다층 구조(예를 들어, 도 1의 플래시 기억 소자의 경우와 같은 3층 구조 등)를 가질 수도 있음은 물론이다. 여기서, 양자점이란 어느 일 물질 안에 아주 작은(예를 들어, 나노 크기의) 결정 형태로 형성된 다른 물질에 의한 결정체 또는 소립자로서, 그 양자점이 가지는 상태(전자의 존재 유무, 스핀 방향 등)에 따라서 정보를 저장할 수 있는 성질을 가진다. 이러한 반도체 양자점(130)으로는 절연성 반도체 박막(120)을 형성하는 반도체 물질에 비해 상대적으로 그 에너지 금지 대역(energy band gap)이 작은(즉, 전도성이 상대적으로 우수한) 반도체 물질이면 특별한 제한이 없이 사용될 수 있으며, 예를 들어 InAs, InXGa1-XAs, InXAs1-XP, CdTe, CdXZn1-XTe, CdSe, CdS, ZnSe, ZnXCd1-XSe, Ge 등의 반도체 물질의 양자점이 여기에 해당될 수 있다.
보다 상세하게는 절연성 반도체 박막(120)과 그 내부에 형성되는 반도체 양자점(130)으로서 다음과 같은 조합이 가능하다. 예를 들어, 절연성 GaAs 박막 내에 형성된 InAs 반도체 양자점, 절연성 GaAs 박막 내에 형성된 InxGa1-xAs 반도체 양자점, 절연성 InP 박막 내에 형성된 InAs 반도체 양자점, 절연성 InP 박막 내에 형성된 InxAs1-xP 반도체 양자점, 절연성 InP 박막 내에 형성된 InxGa1-xAs 반도체 양자점, 절연성 ZnTe 박막 내에 형성된 CdTe 반도체 양자점, 절연성 ZnTe 박막 내에 형 성된 CdxZn1-xTe 반도체 양자점, 절연성 GaAs 박막 내에 형성된 CdTe 반도체 양자점, 절연성 ZnSe 박막 내에 형성된 CdSe 반도체 양자점, 절연성 ZnSe 박막 내에 형성된 CdS 반도체 양자점, 절연성 GaAs 박막 내에 형성된 ZnSe 반도체 양자점, 절연성 ZnS 박막 내에 형성된 ZnSe 반도체 양자점, 절연성 ZnS 박막 내에 형성된 ZnxCd1-xSe 반도체 양자점, 절연성 Si 박막 내에 형성된 Ge 반도체 양자점 등이 가능할 수 있다.
다만, 이하에서는 도 1이 예시하는 플래시 기억 소자에서와 같이 절연성 반도체 박막(120) 안에 반도체 양자점(130)들의 집합체가 3층 구조(반도체 기판(110)과 가까운 순서대로 각각 제1 양자점층(132), 제2 양자점층(134), 제3 양자점층(136)이라 명명함)로 형성되어 있는 경우를 중심으로 설명하기로 한다. 또한 이하에서는 설명의 편의를 위해 반도체 기판(110)과 제1 양자점층(132) 사이에 위치하는 절연성 반도체 박막을 제1 절연성 박막(120-1), 제1 양자점층(132)과 제2 양자점층(134) 사이에 위치하는 절연성 반도체 박막을 제2 절연성 박막(120-2), 제2 양자점층(134)과 제3 양자점층(134) 사이에 위치하는 절연성 반도체 박막을 제3 절연성 박막(120-3), 제3 양자점층(136)과 게이트 전극(150) 사이에 위치하는 절연성 반도체 박막을 제4 절연성 박막(120-4)으로 구분하여 명명하기로 한다. 다만, 여기서 사용된 제1, 제2 등의 서수는 설명의 편의상 서로 구분하기 위한 기재에 불과하며, 절연성 반도체 박막(120)은 전체가 동일한 절연성 반도체 물질로 이루어진 하나의 박막으로서 기능하는 것이고, 각각의 양자점층에 분포된 양자점들도 동일 반 도체 물질, 동일 크기, 동일 밀도 등을 가질 수 있음은 물론이다.
또한, 본 발명의 플래시 기억 소자에서 이와 같은 절연성 반도체 박막(120) 및 반도체 양자점(130) 각각의 구체적 기능을 보다 상세히 설명하면 다음과 같다.
절연성 반도체 박막(120)은 기억 소자에 쓰기 전압이 인가됨에 따라 반도체 양자점(130)에 포획된 전자가 외부로 유출되지 않도록 하는 저장 공간을 제공하는 역할을 수행한다. 아울러, 제1 절연성 박막(120-1)과 제4 절연성 박막(120-4)의 경우에는 각각 기존의 플래시 기억 소자에서의 터널 절연막의 기능(반도체 기판과 플로팅 게이트 간의 전기적 절연)과 게이트 절연막의 기능(플로팅 게이트와 게이트 전극(콘트롤 게이트) 간의 전기적 절연)을 대체하는 역할도 수행하게 된다. 따라서, 본 발명의 플래시 기억 소자의 경우에는 별도로 터널 절연막 및 게이트 절연막을 형성할 필요가 없기 때문에, 기존의 플래시 기억 소자에 비해 그 제조 공정이 간단하고 제조 비용이 절감될 수 있는 이점이 있다.
반도체 양자점(130)은 소자에 인가된 쓰기 전압에 상응하여 반도체 기판(110)의 소정 영역에 형성되는 채널을 통해 이동하는 전자들 중의 일부를 포획하는 전자 포획의 중심점으로서의 역할을 수행하게 된다. 이때, 소자에 인가된 쓰기 전압의 크기에 따라 전자는 절연성 반도체 박막(120)에 형성된 각 양자점층 중 어느 하나의 양자점층에만 포획될 수도 있으며, 각각의 양자점층 모두에 포획될 수도 있다. 예를 들어, 소자에 제1 쓰기 전압(VW1)이 인가된 경우에는 제1 양자점층(132)에만 전자가 포획되고, 제3 쓰기 전압(VW3)이 인가된 경우에는 제1 양자점층(132), 제2 양자점층(134) 및 제3 양자점층(136) 모두에 전자가 포획될 수 있다(후술할 도 6 내지 도 8 참조). 즉, 본 발명의 플래시 기억 소자에 있어서 절연성 반도체 박막(120) 및 그 내부에 형성된 반도체 양자점(130)은 소자에 인가되는 인가 전압에 따라 전하의 축적(즉, 전자의 포획)을 담당하는 플로팅 게이트로 사용되고 있는 것이다. 이때, 본 발명에 있어 플로팅 게이트로 사용되는 절연성 반도체 박막(120) 및 반도체 양자점(130)은 각각 우수한 절연 특성 및 높은 전자 포획 특성을 가지고 있으므로 고효율의 플래시 기억 소자를 제작할 수 있는 이점이 있다. 특히, 도 1에서와 같이 절연성 반도체 박막(120) 안에 양자점층(130)이 다층 구조로 형성되는 경우에는 각각의 양자점층이 공간적으로 명확히 분리되어 있기 때문에, 기억 소자에서의 각 기억 상태에 따른 다중 준위 특성 또한 명확히 구분될 수 있다. 따라서, 본 발명의 경우 각 기억 상태의 읽기 동작에 있어 그 정확성 및 동작 속도를 보다 높일 수 있으며, 각 기억 상태에 대한 읽기, 쓰기 동작 등을 제어하기 위한 구동 회로의 설계, 구성을 보다 단순화시킬 수 있는 이점이 있다.
도 2는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면. 또한, 도 3a는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 양자점층을 전자 현미경으로 찍은 평면 명시 야상이고, 도 3b는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 반도체 양자점에 대한 전자 회절상이며, 도 3c 및 도 3d는 본 발명에 따른 플래시 기억 소자에서의 절연성 반도체 박막의 내부에 형성된 양자점층을 전자 현미경으로 찍은 단면 명시 야상이다.
도 2의 단계 (a)를 참조하면, 반도체 기판(110) 상에 절연성 반도체 물질로 이루어진 박막(이하, 이를 제1 절연성 반도체 박막(120-1)이라 함)을 형성한다.
예를 들어, 분자빔 성장법(MBE, Molecular Beam Epitaxy)을 이용하여 절연성 GaAs(gallium arsenide)를 약 80초 동안 성장시키는 방법으로 P형 기판 상에 약 13nm 두께의 절연성 GaAs박막을 형성시킬 수 있다. 이와 같이 성장(형성)된 제1 절연성 반도체 박막(120-1)은 본 발명의 플래시 기억 소자에 있어서 터널 절연막으로서의 기능을 수행할 수 있다.
도 2의 단계 (b)를 참조하면, 제1 절연성 반도체 박막(120-1) 상에 소정의 반도체 물질로 이루어진 반도체 박막(131)을 형성한다.
여기서, 반도체 박막(131)을 형성할 소정의 반도체 물질은 제1 절연성 반도체 박막(120-1)을 형성하는 반도체 물질에 비해 상대적으로 그 에너지 금지 대역(energy band gap)이 작은 반도체 물질이 이용될 수 있다. 예를 들어, 제1 절연성 반도체 박막(120-1)으로서 절연성 GaAs박막이 이용되는 경우, InAs(indium arsenide)를 분자빔 성장법(MBE, Molecular Beam Epitaxy)을 이용하여 절연성 GaAs박막 상에 약 10초 동안 성장시키는 방법으로 약 1.66nm 두께의 InAs박막을 형성시킬 수 있다. 이와 같이 InAs박막을 제1 절연성 반도체 박막(120-1)에 비해 아주 얇게 성장시키는 이유는 이후 도 2의 단계 (c)를 통하여 해당 물질의 반도체 양자점(130)을 얻어내기 위해서는 물질간 상호 응집 과정이 수월히 일어날 수 있도록 그 박막의 두께가 얇아야 하기 때문이다. 즉, 제1 절연성 반도체 박막(120-1)의 경 우에는 동일한 방법(분자빔 성장법(MBE, Molecular Beam Epitaxy))을 이용하여 박막을 성장(형성)시켰더라도 그 박막의 두께가 두껍기 때문에 물질간 상호 응집이 일어나지 않아서 양자점이 형성되지 않는다. 다만, 반도체 양자점(130)을 얻기 위한 박막의 두께는 상술한 예와는 다른 수치를 가질 수 있으며, 박막 형성을 위해 사용되는 반도체 물질의 종류, 특성 등을 고려하여 최적화된 두께로 박막을 형성할 수 있음은 물론이다.
상술한 바와 같이, 제1 절연성 반도체 박막(120-1) 상에 성장시킨 소정의 반도체 물질로 이루어진 반도체 박막(131)은 시간이 경과함에 따라 물질간 상호 응집 과정을 통해 해당 물질의 반도체 양자점(130)으로 자발 변환되며(도 2의 단계 (c) 참조), 이러한 반도체 양자점(130)들은 제1 절연성 반도체 박막(120-1) 상에 층(본 실시예에서는 이를 특히 제1 양자점층(132)이라 칭함)을 이루며 형성될 수 있다.
이때, 상호 응집에 의해 자발 변환(형성)된 반도체 양자점(130)은 삼각뿔, 사각뿔 등의 각뿔 형태를 가질 수 있으며, 이와 같이 형성된 반도체 양자점(130)의 일 형태가 도 3a의 평면 명시 야상를 통해 예시되고 있다. 또한, 자발 형성된 반도체 양자점(130)들의 결정 분포 및 결정 방향이 도 3b의 전자 회절상을 통해 예시되고 있다. 이때, 도 3b의 백색 점들은 각각 반도체 양자점(130)을 나타낸다. 예를 들어 도 3b에 표시된'002'의 경우, 어느 1개의 반도체 양자점(130)의 결정 분포 방향은 X축 및 Y축과는 평행하고, Z축과는 교차하며, 그 상대적인 거리는 중심점(도 3b의'T'라 가정)으로부터 Z축의 양(+)의 방향으로 2만큼 떨어져 있다는 것을 표시하고 있다.
여기서, 상술한 원리에 의해 자발 형성되는 반도체 양자점(130)은 제1 절연성 반도체 박막(120-1) 상에 성장시킬 해당 반도체 물질의 다양한 성장 조건(예를 들어, 성장 온도, 시간 및 두께 등)에 상응하여 다양한 밀도 및 크기를 가질 수 있다. 따라서, 본 발명은 제1 절연성 반도체 박막(120-1) 상에 성장시킬 해당 반도체 물질의 성장 조건을 조절(제어)함으로써 원하는(즉, 기억 소자에 인가되는 구동 전압 또는 다중 준위 특성 등을 고려할 때 최적화되거나 정밀하게 제어된) 밀도 및 크기를 갖는 반도체 양자점(130)을 형성할 수 있다. 이는 기억 소자의 제작 공정에 있어 동일한 성장 조건을 적용하는 경우, 동일한 소자 특성(예를 들어, 동일한 인가 전압에 따라 구현되는 동일한 다중 준위 특성)을 구현할 수 있음을 의미하므로, 본 발명은 제작된 기억 소자에 있어서 소자 재현성을 크게 향상시킬 수 있음은 물론 그 제작 비용도 크게 절감할 수 있는 이점이 있다.
도 2의 단계 (d)를 참조하면, 제1 절연성 반도체 박막(120-1) 상에 제1 양자점층(132)이 형성된 후, 제1 양자점층(132) 상에 제2 절연성 반도체 박막(120-2)을 형성한다. 제2 절연성 반도체 박막(120-2)은 도 2의 단계 (a)의 제1 절연성 반도체 박막(120-1)의 형성 방법 및 형성 물질과 동일한 방법, 물질 등이 이용될 수 있다. 예를 들어, 분자빔 성장법을 이용하여 절연성 GaAs를 약 40초 동안 성장시킴으로써 절연성 GaAs박막을 제1 양자점층(132) 상에 약 6.5nm 두께로 형성시킬 수 있다.
도 2의 단계 (e)를 참조하면, 제2 절연성 반도체 박막(120-2) 상에 제2 양자점층(134), 제2 양자점층(134) 상에 제3 절연성 반도체 박막(120-3), 제3 절연성 반도체 박막(120-3) 상에 제3 양자점층(136), 제3 양자점층(136) 상에 제4 절연성 반도체 박막(120-4)을 순차적으로 형성한다.
이때, 제2 양자점층(134), 제3 절연성 반도체 박막(120-3), 제3 양자점층(136) 및 제4 절연성 반도체 박막(120-4)의 순차 형성 과정은 상술한 도 2의 단계 (b) 내지 도 2의 단계 (d)의 원리와 같다. 예를 들어, 제2 양자점층(134)과 제3 양자점층(136)은 상술한 도 2의 단계 (b) 및 도 2의 단계 (c)의 제1 양자점층(134)의 형성 방법 및 형성 물질과 동일한 방법, 물질 등이 이용될 수 있으며, 제3 절연성 반도체 박막(120-3)과 제4 절연성 반도체 박막(120-4)은 상술한 도 2의 단계 (d)의 제2 절연성 반도체 박막(120-2)의 형성 방법 및 형성 물질과 동일한 방법, 물질 등이 이용될 수 있다. 다만, 제3 양자점층(136) 상에 형성되는 제4 절연성 반도체 박막(120-4)의 두께는 제2 절연성 반도체 박막(120-2) 또는 제3 절연성 반도체 박막(120-3)보다 두껍게 형성되는 것이 바람직하다. 이는 제4 절연성 반도체 박막(120-4)의 경우 본 발명의 플래시 기억 소자에 있어 게이트 전극(150)과 플로팅 게이트 간의 절연을 위한 게이트 절연막으로서의 역할을 담당하기 때문이다. 따라서, 제4 절연성 반도체 박막(120-4)은 분자빔 성장법을 이용하여 약 120초 동안 박막을 성장시키는 방법으로 약 19.5nm의 두께로 형성될 수 있다.
즉, 상술한 도 2의 단계 (b) 내지 도 2의 단계 (d)를 반복함을 통하여 절연성 반도체 박막(120)의 내부에 반도체 양자점(130)들로 이루어진 다층 구조(본 실시예에서는 3층 구조)의 양자점층을 형성할 수 있다. 예를 들어, 도 3c 및 도 3d의 단면 명시 야상을 통해 확인할 수 있듯이 절연성 GaAs 박막의 내부에는 다층 구조의 InAs 양자점층이 공간적으로 분리되어 형성될 수 있다.
도 2의 단계 (f)를 참조하면, 반도체 기판(110) 상에 형성된 절연성 반도체 박막(120)의 일부를 제거한다.
본 단계의 절연성 반도체 박막(120)의 일부 제거 공정은 다음 단계(도 2의 단계 (g), 즉, 소스 영역(112) 및 드레인 영역(114)의 형성 단계)의 전제 단계로서 진행되는 것이므로, 절연성 반도체 박막(120) 중 일부 제거되는 부분은 반도체 기판(110) 중 소스 영역(112) 및 드레인 영역(114)이 형성될 부분에 대응되는 부분인 것이 바람직하다. 또한 이때, 절연성 반도체 박막(120)의 일부 제거 공정에는 건식 식각법(dry etching) 등을 포함하여 특별한 제한 없이 다양한 식각 방법이 이용될 수 있다.
도 2의 단계 (g)를 참조하면, 반도체 기판(110)의 각각의 소정 부분에 소스 영역(112) 및 드레인 영역(114)을 형성한다.
예를 들어, 반도체 기판(110)으로서 P형 기판이 사용되는 경우에는 반도체 기판(110)의 양 측부 각각에 5족 원소(인(P) 등)를 주입하는 방법으로 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
도 2의 단계 (h)를 참조하면, 소스 영역(112), 드레인 영역(114), 절연성 반도체 박막(120) 상에 각각 소스 전극(140), 드레인 전극(145), 게이트 전극(150)을 형성한다.
이때, 소스 전극(140), 드레인 전극(145), 게이트 전극(150)으로는 전극 재료로 기능할 수 있는 물질이라면 특별한 제한 없이 이용될 수 있으며, 공정상의 편의(예를 들어, 제조 공정의 단순화, 시간 단축 등)를 고려하여 모두 동일한 전극 재료(예를 들어, 모두 알루미늄(Al)으로 형성)가 이용될 수 있음은 물론이다.
또한, 도 2의 단계 (h)를 통해 소스 전극(140), 드레인 전극(145), 게이트 전극(150)이 형성된 이후에는 도 1에 도시된 바와 같이 게이트 전극(150)과 반도체 기판(110) 간에는 제1 구동 회로(160)를, 소스 전극(140)과 드레인 전극(145) 간에는 제2 구동 회로(170)를 연결하는 공정이 더 포함됨은 물론이나, 이는 당업자에게 자명한 사항이므로 그 상세한 설명은 생략하기로 한다.
도 4는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프이다. 여기서, 게이트 전압(VG)은 제1 구동 회로(160)에 따라 게이트 전극(150)과 반도체 기판(110) 간에 인가되는 전압을 의미하는 것으로 한다. 또한, 도 4의 그래프를 통해 표시된 각각의 게이트 전압(VG) 및 정전 용량은 각각의 값들의 대소 관계를 중심으로 도시된 것이며, 각 값간의 간격과 각 값의 크기는 반드시 비례되는 관계에 있는 것이 아님을 유의하여야 할 것이다.
본 발명의 플래시 기억 소자에 소정의 게이트 전압이 인가됨에 따라 인가된 게이트 전압과 플로팅 게이트(본 발명에서는 내부에 반도체 양자점(130)이 형성되어 있는 절연성 반도체 박막(120)을 의미함)에 축적되는 정전 용량(electric capacity) 간의 관계는 도 4의 그래프와 같은 히스테리시스 곡선(hysterisis curve, 추이(推移) 곡선 또는 이력(履歷) 곡선) 특성을 나타내고 있다. 즉, 소자에 제1 쓰기 전압(VW(1))을 인가한 경우 본 발명의 플래시 기억 소자에서 플로팅 게이트에 축적되는 정전 용량은 제1 상태 곡선(11)을 따라 증가하며, 제2 쓰기 전압(VW(2))을 인가한 경우 플로팅 게이트에 축적되는 정전 용량은 제2 상태 곡선(12)을 따라 증가하고, 제3 쓰기 전압(VW(3))을 인가한 경우 플로팅 게이트에 축적되는 정전 용량은 제3 상태 곡선(13)을 따라 증가한다. 그리고 소자에 소거 전압(VE)을 인가한 경우 플로팅 게이트의 정전 용량은 초기 상태 곡선(10)을 따라 감소하게 된다. 또한 이때, 소자에 인가되는 제1 쓰기 전압(VW(1)) 내지 제3 쓰기 전압(VW(3))에 따른 플로팅 게이트의 정전 용량의 변화에 상응하여 본 발명의 플래시 기억 소자에서의 문턱 전압(VTH, Threshold Voltage)도 초기 상태에서의 문턱 전압(VTH(0))으로부터 VTH(1), VTH(2), VTH(3)으로 순차 증가하게 되며(후술할 도 6 내지 도 8 참조), 소자에 소거 전압(VE)이 인가되면 문턱 전압은 다시 VTH(0)으로 복귀된다(후술할 도 9 참조). 여기서, VTH(1)은 상태 '1'에서의 소자의 문턱 전압을 의미하고, VTH(2)는 상태 '2'에서의 소자의 문턱 전압을 의미하며, VTH(3)은 상태 '3'에서의 소자의 문턱 전압을 의미한다.
이러한 문턱 전압의 변화에 따라 본 발명의 플래시 기억 소자에서의 읽기 동작은 예를 들어 다음의 방법에 의해 제어될 수 있다. 이하에서는 기억 소자에서의 모든 상태의 읽기 동작을 위하여 제2 구동 회로(170)에 의해 연결된 드레인 전 극(145)과 소스 전극(140) 간에 일정 크기의 전압을 인가한 경우를 전제하여 설명하기로 한다.
먼저, 게이트 전극(150)과 반도체 기판(110)간에 읽기 전압 VR(0)를 인가한다. 이때, 소스 영역(112)과 드레인 영역(114)간에 전류가 흐르면 소자는 플로팅 게이트에 전하가 축적되어 있지 않은(즉, 반도체 양자점(130)에 전자가 전혀 포획되어 있지 않은) 초기 상태(상태 '0')에 있는 것으로 판단될 수 있다. 왜냐하면, 도 4를 통해 도시되는 바와 같이 읽기 전압 VR(0)은 초기 상태의 문턱 전압(VTH(0))보다 크고 상태 '1'의 문턱 전압(VTH(1))보다 작은 값으로 설정되므로, 읽기 전압 VR(0)의 인가하였을 때 소자에 전류가 흐른다는 것은 소자의 문턱 전압이 VTH(0)인 상태, 즉 소자가 초기 상태에 있다는 것을 의미하기 때문이다. 반대로 읽기 전압 VR(0)를 인가하였을 때 소자에 전류가 흐르지 않는다는 것은 소자가 초기 상태가 아닌 다른 상태에 있음을 의미하게 된다.
읽기 전압 VR(0)의 인가시 소자에 전류가 흐르지 않는 경우에는 다시 게이트 전극(150)과 반도체 기판(110)간에 읽기 전압 VR(1)를 인가한다. 이때, 소스 영역(112)과 드레인 영역(114)간에 전류가 흐르면 소자는 상태 '1'에 있는 것으로 판단될 수 있다. 즉, 읽기 전압 VR(1)은 상태 '1'의 문턱 전압(VTH(1))보다 크고 상태 '2'의 문턱 전압(VTH(2))보다 작은 값으로 설정되므로, 읽기 전압 VR(1)의 인가하였을 때 소자에 전류가 흐른다는 것은 소자의 문턱 전압이 VTH(1)인 상태, 즉 소자가 상태 '1'에 있다는 것을 의미한다. 반대로 읽기 전압 VR(1)를 인가하였을 때에도 소자에 전류가 흐르지 않는다는 것은 소자가 상태 '0' 및 상태 '1'이 아닌 다른 상태에 있음을 의미하게 된다.
읽기 전압 VR(0) 및 읽기 전압 VR(1)의 인가시 소자에 전류가 흐르지 않는 경우에는 다시 읽기 전압 VR(2)를 인가한다. 이때, 소스 영역(112)과 드레인 영역(114)간에 전류가 흐르면 소자는 상태 '2'에 있는 것으로 판단될 수 있다. 즉, 읽기 전압 VR(2)은 상태 '2'의 문턱 전압(VTH(2))보다 크고 상태 '3'의 문턱 전압(VTH(3))보다 작은 값으로 설정되므로, 읽기 전압 VR(2)의 인가하였을 때 소자에 전류가 흐른다는 것은 소자의 문턱 전압이 VTH(2)인 상태, 즉 소자가 상태 '2'에 있다는 것을 의미한다. 반대로 읽기 전압 VR(2)를 인가하였을 때에도 소자에 전류가 흐르지 않는다는 것은 소자가 상태 '0', 상태 '1'및 상태 '2'가 아닌 상태(즉, 상태 '3')에 있음을 의미하게 된다. 상술한 방법에 의하여 본 발명의 플래시 기억 소자에서의 각 기억 상태에 따른 읽기(기억 상태의 판단)가 가능할 수 있다.
도 5는 상태 '0'인 초기 상태에서 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 5를 참조하여 본 발명의 플래시 기억 소자에서 전극간 전압이 인가되지 않은 초기 상태(상태 '0')에서의 에너지 대역도를 살펴보면, 반도체 기판(110)과 게이트 전극(150)의 사이에 순서대로 위치하는 제1 절연성 반도체 박막(120-1) 내지 제4 절연성 반도체 박막(120-4)과 각 절연성 반도체 박막 사이에 위치하는 제1 양자점층(132), 제2 양자점층(134) 및 제3 양자점층(136)에 따른 에너지 대역이 평형 상태를 유지하고 있다. 즉, 상태 '0'에서는 제1 양자점층(132), 제2 양자점층(134) 및 제3 양자점층(136)의 반도체 양자점(130)에 전자가 포획되어 있지 않다. 다만, 본 실시예에서는 모든 반도체 양자점(130)에 전자가 포획되어 있지 않은 초기 상태를 상태 '0'으로 설정한 경우를 가정(이하, 이와 같음)하지만, 이와 다른 설정이 가능함은 자명하다 할 것이다. 이와 같은 평형 상태에서의 정전용량과 전압 간의 관계는 도 4의 초기 상태 곡선(10)을 통해 알 수 있듯이 히스테리시스 특성이 존재하지 않는다.
여기서, EF(150) 및 EF(110)은 각각 게이트 전극(150)과 반도체 기판(110)의 페르미 준위(fermi level)를 의미하고, Ei(110)은 반도체 기판(110)의 진성 페르미 준위를 의미한다. 또한, EV(110), EV(120) 및 EV(130)은 각각 반도체 기판(110), 절연성 반도체 박막(120) 및 반도체 양자점(130)의 가전자대(valence band)에서 가장 높은 에너지 준위를 의미하고, EC(110), EC(120) 및 EC(130)은 각각 반도체 기판(110), 절연성 반도체 박막(120) 및 반도체 양자점(130)의 전도대(conduction band)에서 가장 낮은 에너지 준위를 의미하며, E1은 반도체 양자점(130)의 전도대에 형성된 양자화된 기 저 상태의 부띠 에너지 준위를 의미한다.
도 6은 상태 '1'의 쓰기 동작을 위해 제1 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 6을 참조하면, 본 발명의 플래시 기억 소자에 상태 '1'을 기억(쓰기)시키기 위해 게이트 전극(150)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 제1 쓰기 전압(VW(1)))을 인가한다. 여기서, 게이트 전압이 양의 값을 갖는다는 것은 게이트 전극(150) 쪽에 (+)극, 반도체 기판(110) 쪽에 (-)극을 연결한 것을 의미하고, 반대로 음의 값을 갖는다는 것은 게이트 전극(150) 쪽에 (-)극, 반도체 기판(110) 쪽에 (+)극을 연결한 것을 의미하는 것으로 한다. 이와 같이 제1 쓰기 전압(VW(1))이 인가되면 소자의 에너지 대역이 기울어져 반도체 기판(110)쪽이 위로 올라가게 되며, 반도체 기판(110)으로부터 전자(20)가 제1 절연성 반도체 박막(120-1)을 터널링(tunneling)하여 제1 양자점층(132)을 구성하는 반도체 양자점(130)에 포획된다. 보다 상세하게 설명하면, 제1 쓰기 전압(VW(1))이 인가됨에 따라 소자에 형성된 외부 전계(전기장)에 따른 영향으로 반도체 기판(110)에 존재(상세하게는 반도체 기판(110)과 제1 절연성 반도체 박막(120-1)의 계면에 존재)하던 전자(20)는 제1 절연성 반도체 박막(120-1)을 F-N 터널링(Fowler-Nordheim tunneling)하게 되며, 제1 양자점층(132)을 구성하는 반도체 양자점(130)의 에너지 준위인 E1에 포획되게 된다.
이때, 제1 쓰기 전압(VW(1))은 전자(20)가 제1 절연성 반도체 박막(120-1)만을 터널링할 수 있고, 제2 절연성 반도체 박막(120-2)은 터널링할 수 없을 정도의 크기를 갖도록 설정될 수 있다. 따라서, 제1 쓰기 전압(VW(1))이 인가된 경우에는 전자(20)가 제1 양자점층(132)을 구성하는 반도체 양자점(130)에만 포획되고, 제2 양자점층(134) 및 제3 양자점층(136)을 구성하는 반도체 양자점(130)에는 포획되지 않게 된다. 이와 같이 전자(20)가 제1 양자점층(132)을 구성하는 반도체 양자점(130)에만 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '1'의 쓰기 동작에 해당한다.
상술한 바와 같이 소자에 제1 쓰기 전압(VW(1))을 인가함에 따라 제1 양자점층(132)에 전자(20)가 포획되게 되면, 제1 양자점층(132)에 포획된 전자(20)에 의해 소자에는 내부 전계가 발생(유도)된다. 또한, 이러한 포획된 전자(20)에 의해 유도된 내부 전계에 의한 영향으로 상태 '1'에서의 정전용량과 전압 간의 관계는 도 4의 제1 상태 곡선(11)과 같은 히스테리시스 특성이 나타나게 되며, 소자의 문턱 전압(Threshold Voltage)도 VTH(1)로 상승하게 된다.
도 7은 상태 '2'의 쓰기 동작을 위해 제2 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 7을 참조하면, 본 발명의 플래시 기억 소자에 상태 '2'를 기억(쓰기)시키기 위해 게이트 전극(150)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 제2 쓰기 전압(VW(2)))을 인가한다. 이와 같이 제2 쓰기 전압(VW(2))이 인가되면 소자의 에너지 대역이 더욱 기울어져 반도체 기판(110)쪽이 상태 '1'의 경우보다 보다 많이 올라가게 된다. 이를 위하여 제2 쓰기 전압(VW(2))은 제1 쓰기 전압(VW(1))보다 큰 값을 갖도록 설정될 수 있다. 따라서, 전자(20)는 반도체 기판(110)으로부터 제1 절연성 반도체 박막(120-1)은 물론 제2 절연성 반도체 박막(120-2)까지 터널링하여 제1 양자점층(132) 및 제2 양자점층(134)을 구성하는 반도체 양자점(130)에 포획될 수 있게 된다. 왜냐하면 소자의 에너지 대역이 보다 많이 기울어짐에 따라 전자(20)가 바라봤을 때의 각 절연성 반도체 박막의 에너지 장벽의 두께가 상태 '1'의 경우보다 상대적으로 감소하는 효과를 가져오기 때문이다.
이때, 제2 쓰기 전압(VW(2))은 전자(20)가 제1 절연성 반도체 박막(120-1)과 제2 절연성 반도체 박막(120-2)만을 터널링할 수 있고, 제3 절연성 반도체 박막(120-3)은 터널링할 수 없을 정도의 크기를 갖도록 설정될 수 있다. 따라서, 제2 쓰기 전압(VW(2))이 인가된 경우에는 제1 양자점층(132) 및 제2 양자점층(134)을 구성하는 반도체 양자점(130)에만 포획되고, 제3 양자점층(136)을 구성하는 반도체 양자점(130)에는 포획되지 않게 된다. 이와 같이 전자(20)가 제1 양자점층(132) 및 제2 양자점층(134)을 구성하는 반도체 양자점(130)에만 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '2'의 쓰기 동작에 해당한다.
상술한 바와 같이 소자에 제2 쓰기 전압(VW(2))을 인가함에 따라 제1 양자점층(132) 및 제2 양자점층(134)에 전자(20)가 포획되게 되면, 제1 양자점층(132) 및 제2 양자점층(134)에 포획된 전자(20)에 의해 소자에는 상태 '1'의 경우보다 더 큰 내부 전계가 발생(유도)된다. 또한, 이러한 포획된 전자(20)에 의해 유도된 내부 전계에 의한 영향으로 상태 '2'에서의 정전용량과 전압 간의 관계는 도 4의 제2 상태 곡선(12)과 같은 히스테리시스 특성이 나타나게 되며, 소자의 문턱 전압도 VTH(2)로 상승하게 된다.
도 8은 상태 '3'의 쓰기 동작을 위해 제3 쓰기 전압이 인가되었을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 8을 참조하면, 본 발명의 플래시 기억 소자에 상태 '3'을 기억(쓰기)시키기 위해 게이트 전극(150)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 제3 쓰기 전압(VW(3)))을 인가한다. 이와 같이 제3 쓰기 전압(VW(3))이 인가되면 소자의 에너지 대역이 더욱 기울어져 반도체 기판(110)쪽이 상태 '2'의 경우보다 보다 많이 올라가게 된다. 따라서, 전자(20)는 반도체 기판(110)으로부터 제1 절연성 반도체 박막(120-1) 및 제2 절연성 반도체 박막(120-2)은 물론 제3 절연성 반도체 박막(120-3)까지 터널링하여 제1 양자점층(132) 내지 제3 양자점층(136)을 구성하는 모든 반도체 양자점(130)에 포획될 수 있게 된다. 이를 위해 제3 쓰기 전압(VW(3))은 제2 쓰기 전압(VW(2))보다 큰 값을 갖도록 설정될 수 있으며, 제3 쓰기 전압(VW(3))은 전자(20)가 제1 절연성 반도체 박막(120-1) 내지 제3 절연성 반도체 박막(120-3)을 터널링할 수 있고, 제4 절연성 반도체 박막(120-4)은 터널링할 수 없을 정도의 크기를 갖도록 설정될 수 있다. 이와 같이 전자(20)가 제1 양자점층(132) 내지 제3 양자점층(136)을 구성하는 모든 반도체 양자점(130)에 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '3'의 쓰기 동작에 해당한다.
상술한 바와 같이 소자에 제3 쓰기 전압(VW(3))을 인가함에 따라 제1 양자점층(132) 내지 제3 양자점층(136)에 전자(20)가 포획되게 되면, 포획된 전자(20)에 의해 소자에는 상태 '2'의 경우보다 더 큰 내부 전계가 발생(유도)된다. 이처럼 유도된 내부 전계에 의한 영향으로 상태 '3'에서의 정전용량과 전압 간의 관계는 도 4의 제3 상태 곡선(13)과 같은 히스테리시스 특성이 나타나게 되며, 소자의 문턱 전압도 VTH(3)으로 상승하게 된다.
도 9는 소거 동작을 위해 소거 전압을 인가하였을 때의 본 발명의 플래시 기억 소자에서의 에너지 대역도를 예시한 도면이다.
도 9를 참조하면, 본 발명의 플래시 기억 소자의 기억 상태를 제거(소거)하기 위하여 게이트 전극(150)과 반도체 기판(110) 간에 음의 값을 갖는 소정 크기의 게이트 전압(즉, 소거 전압(VE))을 인가한다. 이와 같이 큰 값을 갖는 소거 전 압(VE)이 인가되면 소자에는 반도체 기판(110)으로부터 게이트 전극(150) 방향으로의 강한 외부 전계가 형성되며, 소자의 에너지 대역은 게이트 전극(150)쪽이 올라가는 방향으로 기울어지게 된다. 따라서, 제1 양자점층(132), 제2 양자점층(134) 및 제3 양자점층(136)을 구성하는 반도체 양자점(130) 각각에 포획되었던 모든 전자(20)는 형성된 외부 전계에 반대 방향으로 각각의 절연성 반도체 박막(120)을 터널링하여 반도체 기판(110)으로 방출(유출)된다. 따라서, 소자에 인가되는 소거 전압(VE)은 제1 양자점층(132), 제2 양자점층(134) 및 제3 양자점층(136)을 구성하는 반도체 양자점(130) 각각에 포획되었던 모든 전자(20)가 각각의 절연성 반도체 박막(120)을 터널링하여 반도체 기판(110)쪽으로 빠져 나올 수 있을 정도의 외부 전계를 형성할 수 있는 크기로 설정되어야 한다. 즉, 소거 전압(VE)이 인가되면 소자는 다시 초기화되어 상태 '0'으로 복귀하게 되며, 소자의 정전용량과 전압 간의 관계는 도 4의 초기 상태 곡선(10)으로 복귀하게 되므로 소자의 문턱 전압도 VTH(0)으로 회복된다.
상술한 바와 같이, 본 발명에 따른 플래시 기억 소자 및 그 제조 방법에 의하면, 내부에 반도체 양자점이 형성된 절연성 반도체 박막을 플로팅 게이트로 사용함으로써 우수한 재현성을 가지며, 제조 비용의 절감 및 공정 시간의 단축이 가능한 효과가 있다.
또한, 본 발명은 절연성 반도체 박막의 내부에 다층 구조의 반도체 양자점을 분리 형성시킴으로써 다중 준위의 기억 상태에 대한 읽기 동작에 정확성을 기할 수 있고, 구동 회로의 구성을 보다 단순화시킬 수 있는 효과가 있다.
또한, 본 발명은 서로 에너지 금지 대역을 달리하는 반도체 박막을 교대로 순차 증착하는 간단한 공정만으로 절연성 반도체 박막 안에 반도체 양자점을 형성시킬 수 있고, 형성된 반도체 양자점의 크기, 밀도 등을 정밀하게 제어할 수 있는 효과가 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
Claims (8)
- 소스 영역 및 드레인 영역을 가지는 반도체 기판;상기 소스 영역 및 상기 드레인 영역의 사이의 중간 영역 상에 형성된 절연성 반도체 박막;상기 절연성 반도체 박막과 상이한 에너지 금지 대역(energy band gap)을 가지는 반도체 양자점이 상기 절연성 반도체 박막의 내부 공간에 층을 이루며 형성된 양자점층;상기 소스 영역 상에 형성된 소스 전극;상기 드레인 영역 상에 형성된 드레인 전극; 및상기 절연성 반도체 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자.
- 제1항에 있어서,상기 반도체 양자점의 에너지 금지 대역은 상기 절연성 반도체 박막의 에너지 금지 대역보다 작은 것을 특징으로 하는 플래시 기억 소자.
- 제1항에 있어서,상기 양자점층은 상기 절연성 반도체 박막의 내부 공간에 복수개 형성되되,상기 복수개의 양자점층은 상기 절연성 반도체 박막의 내부 공간에 소정 간격으로 이격되어 형성되는 것을 특징으로 하는 플래시 기억 소자.
- 제1항에 있어서,상기 절연성 반도체 박막은 GaAs, InP, ZnTe, ZnSe, ZnS 및 Si 중 어느 하나로 형성되고,상기 반도체 양자점은 InAs, InXGa1-XAs, InXAs1-XP, CdTe, CdXZn1-XTe, CdSe, CdS, ZnSe, ZnXCd1-XSe 및 Ge 중 어느 하나의 양자점으로 형성되는 것을 특징으로 하는 플래시 기억 소자.
- (a) 반도체 기판 상에 절연성 반도체 박막을 형성하는 단계;(b) 상기 절연성 반도체 박막 상에 상기 절연성 반도체 박막과 상이한 에너지 금지 대역을 갖는 반도체 물질을 형성하는 단계-여기서, 상기 반도체 물질은 상호 응집함에 의해 결정화된 양자점층을 형성함-;(c) 상기 양자점층의 상부에 상기 절연성 반도체 박막을 재형성하는 단계;(d) 상기 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단 계; 및(e) 상기 소스 영역, 상기 드레인 영역, 상기 재형성된 절연성 반도체 박막 상에 각각 소스 전극, 드레인 전극 및 게이트 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법.
- 제5항에 있어서,상기 (b) 단계에서 형성되는 반도체 물질의 에너지 금지 대역은 상기 절연성 반도체 박막의 에너지 금지 대역보다 작은 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
- 제5항에 있어서,상기 (d) 단계가 진행되기 이전,상기 (b) 단계 및 상기 (c) 단계를 N번(N은 2이상의 자연수) 반복하는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
- 제5항에 있어서,상기 (a) 단계 및 상기 (c) 단계에서 형성되는 상기 절연성 반도체 박막은 GaAs, InP, ZnTe, ZnSe, ZnS 및 Si 중 어느 하나이고,상기 (b) 단계에서 형성되는 상기 반도체 물질은 InAs, InXGa1-XAs, InXAs1-XP, CdTe, CdXZn1-XTe, CdSe, CdS, ZnSe, ZnXCd1-XSe 및 Ge 중 어느 하나인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
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Payment date: 20131231 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |