JP2006511097A - 裏側のトラッピングを用いた、拡張性のあるナノ−トランジスタおよびメモリ - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 60
- 239000010703 silicon Substances 0.000 claims abstract description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 230000006870 function Effects 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 130
- 239000000758 substrate Substances 0.000 claims description 98
- 235000012431 wafers Nutrition 0.000 claims description 81
- 238000000034 method Methods 0.000 claims description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 238000002347 injection Methods 0.000 claims description 23
- 239000007924 injection Substances 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 23
- 239000002159 nanocrystal Substances 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 16
- 239000000377 silicon dioxide Substances 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 9
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 6
- 230000007547 defect Effects 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 150000002484 inorganic compounds Chemical class 0.000 claims description 5
- 229910010272 inorganic material Inorganic materials 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 5
- 229920000642 polymer Polymers 0.000 claims description 5
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 4
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 4
- 230000005527 interface trap Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000009977 dual effect Effects 0.000 abstract description 4
- 238000007599 discharging Methods 0.000 abstract description 2
- 230000007246 mechanism Effects 0.000 abstract description 2
- 230000006386 memory function Effects 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 16
- 238000012546 transfer Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 5
- 238000007667 floating Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- -1 for example Chemical class 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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Abstract
本発明の形態によれば、充電および放電が、薄いシリコンチャネルの裏面に置かれた膜のスタックによって形成されたトラップ領域で起こるデバイス構造が提供される。メモリ機能をもたらす充電メカニズムを、フロントゲートトランジスタのオペレーションから切り離すことによって、フロントゲートの効率的な拡張が可能である。しかしながら、これらのデバイスのユニークな特徴が、ずっと重要である：これらの構造は、トランジスタとメモリの両方として作用することができる。薄い活性シリコンチャネル、および、薄いフロントの酸化物は、本構造を数十ナノメーターへ拡張するための容量を提供し、本デバイスのデュアル機能は、はっきりと異なる２つの電圧範囲を用いることによって得られる。低い電圧では、本構造は、通常のトランジスタとして作用し、より高い電圧では、本構造は、メモリデバイスとして作用する。
Description
関連出願へのクロスリファレンス
本願は、２００２年１２月６日付で出願された仮出願番号６０／４３１，６０２（参照により本発明の開示に含まれる）に基づく優先権を主張する。
本願は、２００２年１２月６日付で出願された仮出願番号６０／４３１，６０２（参照により本発明の開示に含まれる）に基づく優先権を主張する。
発明の分野
本発明は、電子回路に関し、より特定には、トランジスタ、および、メモリデバイスの両方として作用することができる半導体デバイスに関する。本発明はまた、このようなデバイスを製造する方法、このようなデバイスを製造することができる半導体ウェーハ、このようなウェーハを製造する方法、および、集積回路アプリケーションにおけるそれらの使用に関する。
本発明は、電子回路に関し、より特定には、トランジスタ、および、メモリデバイスの両方として作用することができる半導体デバイスに関する。本発明はまた、このようなデバイスを製造する方法、このようなデバイスを製造することができる半導体ウェーハ、このようなウェーハを製造する方法、および、集積回路アプリケーションにおけるそれらの使用に関する。
発明の背景
多くのシステム・オン・チップ（ＳＯＣ）アプリケーション、および、ほとんどのマイクロエレクトロニクスアプリケーションは、同じ集積回路チップ上で、論理回路とメモリ回路を同時に使用することが必要である。あらゆる独立型のメモリチップは、メモリと論理の両方をチップ上に一緒に有する。通常、論理デバイスおよびメモリデバイス、ならびにそれらの構造はまったく似ていない。メモリ使用の一般例の一つは、不揮発性の、または長い保持時間のデータの記憶装置のための使用である。マイクロコードの局部記憶装置に必要な移動通信などのような多くのアプリケーションにおいて、不揮発性メモリと、論理回路とが同時に存在することが必要である。このような、ブートアップの際にプログラムをローディングするアプリケーションは、ユビキタスになりつつある。このような回路は、そのほとんどはシステム・オン・チップの例であり、論理とメモリ回路が実行される方式が異なるために複雑な加工を必要とする。加えて、デバイスの寸法が小さくなっているため、シリコン・オン・インシュレーター（ＳＯＩ）技術がより一般的になりつつあり、ゲート長さが７０ナノメーター（ｎｍ）未満の場合の主流の技術として期待されている。従来の、フロント浮遊ゲートを有するメモリ構造は、ゲート−スタックの厚さの制限と、ホットキャリアーのフロント型浮遊ゲートへの非効率的なカップリングのために、効果的に拡張しない。
多くのシステム・オン・チップ（ＳＯＣ）アプリケーション、および、ほとんどのマイクロエレクトロニクスアプリケーションは、同じ集積回路チップ上で、論理回路とメモリ回路を同時に使用することが必要である。あらゆる独立型のメモリチップは、メモリと論理の両方をチップ上に一緒に有する。通常、論理デバイスおよびメモリデバイス、ならびにそれらの構造はまったく似ていない。メモリ使用の一般例の一つは、不揮発性の、または長い保持時間のデータの記憶装置のための使用である。マイクロコードの局部記憶装置に必要な移動通信などのような多くのアプリケーションにおいて、不揮発性メモリと、論理回路とが同時に存在することが必要である。このような、ブートアップの際にプログラムをローディングするアプリケーションは、ユビキタスになりつつある。このような回路は、そのほとんどはシステム・オン・チップの例であり、論理とメモリ回路が実行される方式が異なるために複雑な加工を必要とする。加えて、デバイスの寸法が小さくなっているため、シリコン・オン・インシュレーター（ＳＯＩ）技術がより一般的になりつつあり、ゲート長さが７０ナノメーター（ｎｍ）未満の場合の主流の技術として期待されている。従来の、フロント浮遊ゲートを有するメモリ構造は、ゲート−スタックの厚さの制限と、ホットキャリアーのフロント型浮遊ゲートへの非効率的なカップリングのために、効果的に拡張しない。
過去４０年にわたり、不揮発性メモリデバイスで、オキサイド・ニトリド・オキサイド（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ，ＯＮＯ）スタック形成膜での欠陥および界面準位を通じたキャリアートラップがうまく利用されてきた。これらのデバイスにおける電荷の注入は、ファウラー・ノルドハイム（ＦＮ）トンネリングまたはホットエレクトロン注入によって達成することができる。電荷の除去は通常、ファウラー・ノルドハイム・トンネリングによる。ここ数年、トランジスタの寸法が拡張され、技術がより複雑になっているため、これらのデバイスへの関心が高まっているが、これは、トラッピングが高度に局部化した界面準位密度が大きいことから期待される特質のためであり、この特質は、ナノ結晶の性質とは明らかに異なっている可能性もある。利点としては、より薄いゲート−スタック、長い保持時間、適度に低いパワー、および、高い耐久性が挙げられる。しかしながら、従来のＯＮＯベースのメモリデバイスの構造のために、デバイスのチャネルとゲートとの間のトラップ層が存在することにより、静電の相互依存、適正なプログラミングに必要な電圧、速度、捕獲断面積、消去速度速度および不揮発性のため、これらのデバイスの拡張に制限が課される。
従って、上記の欠点の１またはそれ以上を克服した、新規のデバイスと製造方法が必要である。
発明の要約
本発明の形態によれば、充電および放電が、薄いシリコン（シリコーン）チャネルの裏面に置かれた一積みの膜（膜のスタック）によって形成されたトラップ領域で起こる新規のデバイス構造が提供される。メモリ機能をもたらす充電メカニズムを、フロントゲートトランジスタのオペレーションから切り離すことによって、フロントゲートの効率的な拡張が可能である。しかしながら、これらのデバイスのユニークな特徴が、ずっと重要である：これらの構造は、トランジスタとメモリの両方として作用することができる。薄い活性シリコンチャネル、および、薄いフロントの酸化物は、本構造を数十ナノメーターへ拡張するための容量を提供し、本デバイスのデュアル機能は、はっきりと異なる２つの電圧範囲を用いることによって得られる。低い電圧では、本構造は、通常のトランジスタとして作用し、より高い電圧では、本構造は、メモリデバイスとして作用する。
本発明の形態によれば、充電および放電が、薄いシリコン（シリコーン）チャネルの裏面に置かれた一積みの膜（膜のスタック）によって形成されたトラップ領域で起こる新規のデバイス構造が提供される。メモリ機能をもたらす充電メカニズムを、フロントゲートトランジスタのオペレーションから切り離すことによって、フロントゲートの効率的な拡張が可能である。しかしながら、これらのデバイスのユニークな特徴が、ずっと重要である：これらの構造は、トランジスタとメモリの両方として作用することができる。薄い活性シリコンチャネル、および、薄いフロントの酸化物は、本構造を数十ナノメーターへ拡張するための容量を提供し、本デバイスのデュアル機能は、はっきりと異なる２つの電圧範囲を用いることによって得られる。低い電圧では、本構造は、通常のトランジスタとして作用し、より高い電圧では、本構造は、メモリデバイスとして作用する。
本発明の形態によれば、半導体デバイスが提供される。本半導体デバイスは、基板、基板上に配置された電荷トラップ領域、電荷トラップ領域上の半導体層、および、半導体層に形成された少なくとも１つのトランジスタを含む。
本半導体デバイスは、第一の電圧設定に応答するとトランジスタとして作用し、第二の電圧設定に応答するとメモリデバイスとして作用することができる。第二の電圧設定は、第一の電圧設定より大きくてもよい。
電荷トラップ領域は、一積みの複数の絶縁膜（絶縁膜のスタック）を含んでいてもよい。いくつかの実施形態において、電荷トラップ領域は、半導体層の裏面上にある注入層、注入層の裏面上にある電荷トラップ層、および、電荷トラップ層の裏面上にあるコントロール層を含む。注入層は、二酸化ケイ素を含んでいてももよく、電荷トラップ層は、窒化ケイ素を含んでいてもよく、コントロール層は、二酸化ケイ素を含んでいてもよい。
電荷トラップ領域は、欠陥、バルクトラップまたは界面トラップを通じて電子をトラップする材料（例えばシリコン加工に適合する絶縁性酸化物）を含んでいてもよい。いくつかの実施形態において、電荷トラップ領域は、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、およびそれらの組合わせからなる群より選択される材料を含む。
いくつかの実施形態において、電荷トラップ領域は、無機化合物のナノ結晶を含み、このような無機化合物としては、例えば、シリコン、ゲルマニウム、炭素、およびそれらの化合物からなる群より選択される材料が挙げられ、または、シリコン加工に適合する金属でもよい。電荷トラップ領域は、酸化物、窒化物、またはその他の絶縁マトリックスにおける、半導体材料のナノ結晶を含んでいてよい。いくつかの実施形態において、電荷トラップ領域は、シリコン加工に適合する絶縁体と組合わせて、ナノ結晶を含む。
基板は、シリコンを含んでよい。いくつかの実施形態において、基板は、ＩＩＩ族〜ＩＶ族の材料、または、ゲルマニウムもしくは炭化ケイ素を含む。さらなる実施形態において、基板は、ポリマーを含む。
本発明のその他の形態によれば、集積回路が提供される。本集積回路は、基板、複数のトランジスタが形成された半導体層、および、半導体層と基板との間の半導体層の裏面上にある電荷トラップ領域を含む。
本発明のさらなる形態によれば、半導体デバイスを製造する方法が提供される。本方法は、基板を提供すること、基板上に電荷トラップ領域を提供すること、電荷トラップ領域上に半導体層を提供すること、および、半導体層に少なくとも１つのトランジスタを形成することを含む。
本発明のさらなる形態によれば、半導体ウェーハが提供される。本半導体ウェーハは、基板、基板上に配置された電荷トラップ領域、および、電荷トラップ領域上に配置された半導体層を含む。
本発明のさらなる形態によれば、半導体ウェーハを製造する方法が提供される。本方法は、基板を提供すること、基板上に電荷トラップ領域を提供すること、および、電荷トラップ領域上に半導体層を提供することを含む。
本発明のさらなる形態によれば、半導体ウェーハを製造する方法が提供される。本方法は、第一の基板を提供すること；第一の基板上に酸化物層を形成すること；第二の基板を提供すること；第二の基板上に電荷トラップ領域を形成すること；第二の基板の半導体層と犠牲部分を定義すること；電荷トラップ領域を酸化物層に接着することによって、第一の基板を第二の基板に接着し、ウェーハのアセンブリを形成すること；および、ウェーハのアセンブリから第二の基板の犠牲部分を除去し、半導体層、電荷トラップ領域および第一の基板を有する半導体ウェーハを形成すること、を含む。
本発明のさらなる形態によれば、半導体ウェーハを製造する方法が提供される。本方法は、第一の基板を提供すること；第一の基板上に第一の酸化物層を形成すること；シリコン・オン・インシュレーターウェーハ（シリコン基板、シリコン基板上に第二の酸化物層、および、第二の酸化物層上にシリコン層を有する）を含む第二の基板を提供すること；シリコン・オン・インシュレーターウェーハ上に電荷トラップ領域を形成すること；電荷トラップ領域を第一の酸化物層に接着することによって、第一の基板を第二の基板に接着し、ウェーハのアセンブリを形成すること；および、ウェーハのアセンブリから、シリコン基板と、第二の酸化物層とを除去し、シリコン層、電荷トラップ領域および第一の基板を有する半導体ウェーハを形成することを含む。
図面の簡単な説明
本発明をよりよく理解するために、添付の図面を以下のように説明する（この参照により開示に含まれる）：
図１は、本発明の実施形態に係る半導体デバイスの概略的な断面図である；
図２は、本発明の他の実施形態に係る半導体デバイスの概略的な断面図である；
図３は、本発明の実施形態に係るＮＯＲ構造におけるランダムアクセスメモリの概略図である；
図４は、本発明の実施形態に係るメモリセルへの書き込みおよび消去のための電圧の例を説明する表である；
図５は、本発明の実施形態に係る半導体デバイスのゲート電圧の関数としての、ドレーン電流のグラフである；
図６は、本発明の実施形態に係る半導体デバイスの基板電圧の関数としての、ドレーン電流のグラフである；
図７は、ゲート電圧の関数としての、ドレーン電流のグラフであり、２つのプログラムされた状態における、本発明の実施形態に係る半導体デバイスのメモリの特徴を説明する；
図８は、本発明の実施形態に係る消去された状態、および、書き込みされた状態における、０．５μｍのデバイスのトランスファー特徴を説明するグラフである；
図９は、消去された状態における、０．５μｍのデバイスのアウトプット特徴を説明するグラフである；
図１０は、本発明の実施形態に係る５０ｎｍのデバイスによる、５０ｎｍのトランスファー特徴を説明するグラフである；
図１１は、５０ｎｍのデバイスによる、５０ｎｍのアウトプット特徴を説明するグラフである；
図１２は、本発明の実施形態に係る１００ｎｍのデバイスによる、１００ｎｍのトランスファー特徴を説明するグラフである；
図１３は、１００ｎｍのデバイスによる、１００ｎｍのアウトプット特徴を説明するグラフである；
図１４ａ〜１４ｅは、本発明の実施形態に係るウェーハおよびデバイスの製造における工程を説明する；および、
図１５ａ〜１５ｄは、本発明の他の実施形態に係るウェーハおよびデバイスの製造における工程を説明する。
本発明をよりよく理解するために、添付の図面を以下のように説明する（この参照により開示に含まれる）：
図１は、本発明の実施形態に係る半導体デバイスの概略的な断面図である；
図２は、本発明の他の実施形態に係る半導体デバイスの概略的な断面図である；
図３は、本発明の実施形態に係るＮＯＲ構造におけるランダムアクセスメモリの概略図である；
図４は、本発明の実施形態に係るメモリセルへの書き込みおよび消去のための電圧の例を説明する表である；
図５は、本発明の実施形態に係る半導体デバイスのゲート電圧の関数としての、ドレーン電流のグラフである；
図６は、本発明の実施形態に係る半導体デバイスの基板電圧の関数としての、ドレーン電流のグラフである；
図７は、ゲート電圧の関数としての、ドレーン電流のグラフであり、２つのプログラムされた状態における、本発明の実施形態に係る半導体デバイスのメモリの特徴を説明する；
図８は、本発明の実施形態に係る消去された状態、および、書き込みされた状態における、０．５μｍのデバイスのトランスファー特徴を説明するグラフである；
図９は、消去された状態における、０．５μｍのデバイスのアウトプット特徴を説明するグラフである；
図１０は、本発明の実施形態に係る５０ｎｍのデバイスによる、５０ｎｍのトランスファー特徴を説明するグラフである；
図１１は、５０ｎｍのデバイスによる、５０ｎｍのアウトプット特徴を説明するグラフである；
図１２は、本発明の実施形態に係る１００ｎｍのデバイスによる、１００ｎｍのトランスファー特徴を説明するグラフである；
図１３は、１００ｎｍのデバイスによる、１００ｎｍのアウトプット特徴を説明するグラフである；
図１４ａ〜１４ｅは、本発明の実施形態に係るウェーハおよびデバイスの製造における工程を説明する；および、
図１５ａ〜１５ｄは、本発明の他の実施形態に係るウェーハおよびデバイスの製造における工程を説明する。
詳細な説明
図１に、本発明の実施形態に係る半導体デバイス１０の概略的な断面図を示す。基板１４としては、シリコン、または、それらの上部表面上に酸化物層を有するシリコンが可能であるが、例えば、基板１４は、シリコンに限定されない。電荷トラップ領域２０は、基板１４の上部表面上に形成される。一例として、電荷トラップ領域２０は、絶縁層または絶縁層のスタックが可能であり、このような絶縁層または絶縁層のスタックは、ナノ結晶が埋め込まれた絶縁層の電荷トラップ機能またはスタックが実行されるように選択される。電荷トラップ領域２０の構造およびオペレーションを以下で詳細に説明する。半導体層２４は、電荷トラップ領域２０の上部表面上に形成される。ソース３０、ドレーン３２、および、ゲート３４を半導体層３４に形成して、トランジスタを定義することもできる。当業界既知のように、ゲート３４は、ゲート酸化物３６によって半導体層２４から隔てられており、チャネル３８は、ゲート３４の下の半導体層２４で定義される。
図１に、本発明の実施形態に係る半導体デバイス１０の概略的な断面図を示す。基板１４としては、シリコン、または、それらの上部表面上に酸化物層を有するシリコンが可能であるが、例えば、基板１４は、シリコンに限定されない。電荷トラップ領域２０は、基板１４の上部表面上に形成される。一例として、電荷トラップ領域２０は、絶縁層または絶縁層のスタックが可能であり、このような絶縁層または絶縁層のスタックは、ナノ結晶が埋め込まれた絶縁層の電荷トラップ機能またはスタックが実行されるように選択される。電荷トラップ領域２０の構造およびオペレーションを以下で詳細に説明する。半導体層２４は、電荷トラップ領域２０の上部表面上に形成される。ソース３０、ドレーン３２、および、ゲート３４を半導体層３４に形成して、トランジスタを定義することもできる。当業界既知のように、ゲート３４は、ゲート酸化物３６によって半導体層２４から隔てられており、チャネル３８は、ゲート３４の下の半導体層２４で定義される。
図１で示されるタイプの多層の半導体デバイスを半導体層２４に形成し、集積回路を定義してもよい。本デバイスは、ｎ型でもよいし、ｐ型でもよい。本デバイスを連続させて、論理回路、メモリ回路、または、論理回路とメモリ回路の組合わせを定義してもよい。それぞれ個々の半導体デバイスは、バイアス条件に応じて、トランジスタとしても機能でき、または、メモリデバイスとしても機能できる。本半導体デバイスのデュアル機能を以下に説明する。
図２に、本発明の他の実施形態に係る半導体デバイスの概略的な断面図を示す。図１および２における同様の要素は、同じ参照番号で示す。図２の実施形態において、支持基板１４は、ｎ＋＋シリコン基板でもよく、半導体層２４は、薄いシリコン層でもよい。電荷トラップ領域２０は、二酸化ケイ素の注入層５０、窒化ケイ素の電荷トラップ層５２、および、二酸化ケイ素のコントロール層５４を含んでいてもよい。一実施形態において、層５０、５２および５４の厚さは、それぞれ８、１５および４０ナノメーターである。デバイスは、標準的なＣＭＯＳ技術を、複合型のリトグラフィー（光と電子ビーム）と共に用いて製造することもできる。
これらの実施形態は、電子を用いるｎ型デバイスに基づいているが、極性において変化している他の実施形態は、正孔を用いるｐ型デバイスに基づく。
通常、シリコン・オン・インシュレーター基板を有する集積回路は、バルクのシリコンで相当する実施を行った場合に比べて、より低いパワー損失で、より高い速度の高い性能を提供する。本発明は、いくつかの実施形態において、シリコン・オン・インシュレーターをベースとした構造を、類似の断面を有し、プロセスの工程数の増加が最小限の、トランジスタと不揮発性または長い保持のメモリを同時に製造できるような方式で実施する方法および構造を提供する。これらの実施形態において、論理デバイスは、低い電圧（ゲート長さ１３０ナノメーター未満で、２．５ボルト未満）で用いられ、その一方で、ゲート、ドレーンソースおよび基板が適切にバイアシングされた、より高い電圧（約５〜１５ボルトの範囲）を用いて、不揮発性または長い保持のメモリとして本構造を作用させるすることができる。このアプローチにより、多種多様な大規模集積回路に適した論理とメモリ構造の同時製造が可能である。
通常、シリコン・オン・インシュレーター基板を有する集積回路は、バルクのシリコンで相当する実施を行った場合に比べて、より低いパワー損失で、より高い速度の高い性能を提供する。本発明は、いくつかの実施形態において、シリコン・オン・インシュレーターをベースとした構造を、類似の断面を有し、プロセスの工程数の増加が最小限の、トランジスタと不揮発性または長い保持のメモリを同時に製造できるような方式で実施する方法および構造を提供する。これらの実施形態において、論理デバイスは、低い電圧（ゲート長さ１３０ナノメーター未満で、２．５ボルト未満）で用いられ、その一方で、ゲート、ドレーンソースおよび基板が適切にバイアシングされた、より高い電圧（約５〜１５ボルトの範囲）を用いて、不揮発性または長い保持のメモリとして本構造を作用させるすることができる。このアプローチにより、多種多様な大規模集積回路に適した論理とメモリ構造の同時製造が可能である。
いくつかの実施形態において、本発明は、シリコン・オン・インシュレーター構造において、論理回路と共にメモリを達成するための方法および構造を提供し、本方法および構造において、バイアス電圧の範囲は、トランジスタのためには低く、メモリのためにはそれより大きく、それにより、同じ構造で、論理デバイスとして、または、メモリデバイスとして機能させることを可能にする。本構造の特徴は、キャリアーの記憶装置を、トランジスタチャネルの裏側に置くことにある。これにより、デバイスを、メモリにおける長期の記憶装置に必要な絶縁体の厚さの制約に従わせ、それと同時に、トランジスタのゲート酸化物を、デバイスの良好なオペレーションのために拡張させる。本発明のシリコン・オン・インシュレーターの実施形態は、数十ナノメーターに拡張することができる。より長い領域にわたりトランジスタチャネルの裏側にある電荷の記憶装置はまた、本デバイスに、メモリ形態において、トランジスタ寸法に類似した寸法への拡張性を持たせることができる。
トランジスタチャネルの裏面上の記憶装置は、バルクの膜、または、界面準位のいずれかにおけるトラップを介して達成される。このようなキャリアーのトラップ中心を提供する共通の形式は、酸化物と窒化ケイ素との界面（その酸化物表面は、前処理してもよしい、前処理しなくてもよい）の使用を介する。また、窒化ケイ素そのものは、トラップ中心も提供する。このようなトラップのための界面に、シリコン加工技術に適合するその他の材料（例えば酸化アルミニウム）を用いてもよい。しかしながら、拡散バリアとしてより強固な特性を持つことから、窒化ケイ素が好ましい。電荷トラップ領域２０のさらなる実施形態を以下に説明する。
従って、本構造は、シリコン・オン・インシュレーター技術の範囲内におて、シリコンチャネルの下に電荷トラップ領域を含む。このような電荷トラップ領域が存在し、接合およびバルク状態へ電荷が注入されるのに十分な電圧がアプライされている場合にのみ効率的である場合、本構造は、トランジスタ、および、メモリデバイスの両方として作用できる。図１のデバイスにおいて、例えば、トランジスタの通常のオペレーションは、ソース、ドレーンおよびゲートに対して低い電圧（ゲート長さが１５０ナノメーター未満の技術において典型的には２．５ボルト未満）で起こる。
電荷トラップ領域２０は、メモリのオペレーションのための電荷トラップ機能を実行する。電荷トラップ領域の様々な構成を利用することができる。電荷トラップ領域は、欠陥またはバルクトラップを通じて電子をトラップする材料を含んでいてもよい。電荷トラップ領域は、絶縁膜または一積みの複数の絶縁膜を含んでいてよい。いくつかの実施形態において、電荷トラップ領域は、半導体層の裏面に、注入層（例えば二酸化ケイ素）、注入層の裏面に、電荷トラップ層（例えば窒化ケイ素）、および、電荷トラップ層の裏面に、コントロール層（例えば二酸化ケイ素）を含む。電荷トラップ領域およびデバイスはまた、正孔トラップをベースとすることもできる。
ＳＯＩの実施のために、注入層の厚さは、約０．５ｎｍ〜５０ｎｍの範囲であり、電荷トラップ層の厚さは、約０．３ｎｍ〜５０ｎｍの範囲であり、コントロール層の厚さは、約０．５ｎｍ〜１００ｎｍの範囲であり得る。しかしながら、電荷トラップ領域における層の厚さと層の数は、これらの範囲に限定されない。
電荷トラップ領域は、二酸化ケイ素と窒化ケイ素との界面を含んでもよく、他の実施形態においては、窒化ケイ素をさらに含んでもよい。シリコン基板およびシリコン半導体層の典型的なケースにおいて、電荷トラップ領域は、シリコン加工に適合する酸化物、またはその他の絶縁体を含んでもよい。電荷トラップ領域は、典型的には、基板と半導体層との間の絶縁層として役立つ。電荷トラップ領域は、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、およびそれらの組合わせからなる群より選択される材料を含んでもよい。
電荷トラップ領域は、絶縁媒体に散在させた無機化合物のナノ結晶を含んでもよい。いくつかの実施形態において、電荷トラップ領域は、酸化物、窒化物、またはその他の絶縁マトリックスにおける、半導体材料のナノ結晶を含む。電荷トラップ領域は、シリコン、ゲルマニウム、およびそれらの化合物からなる群より選択される材料のナノ結晶を含んでもよい。さらなる実施形態において、電荷トラップ領域は、シリコン加工に適合する絶縁体と組合わせて、ナノ結晶を含む。ナノ結晶は、例えば、Ｓ．Ｔｉｗａｒｉ，Ｆ．Ｒａｎａ，Ｋ．Ｃｈａｎ，Ｍ．Ｍａｎａｆｉ，Ｗ．ＣｈｅｎおよびＤ．Ｂｕｃｈａｎａｎ，“Ｖｏｌａｔｉｌｅ ａｎｄ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｉｅｓ ｉｎ Ｓｉｌｉｃｏｎ ｗｉｔｈ Ｎａｎｏ−Ｃｒｙｓｔａｌ Ｓｔｏｒａｇｅ”，Ｔｅｃｈ．Ｄｉｇ．ｏｆ ＩＥＤＭ，６５７頁，１９９５年１２月、および、米国特許第５，９３７，２９５号（Ｎａｎｏｓｔｒｕｃｔｕｒｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ，１９９９年８月１０日にＷ．Ｃｈｅｎ，Ｔ．Ｐ．ＳｍｉｔｈおよびＳ．Ｔｉｗａｒｉに付与された）で説明されている。
好ましい実施形態において、基板および半導体層はシリコンである。いくつかの実施形態において、基板は、ＩＩＩ族〜ＩＶ族の材料である。さらなる実施形態において、基板はポリマーである。いくつかの実施形態において、半導体層は、ＩＩＩ族〜Ｖ族の化合物もしくはポリマー、または、Ｇｅ、ＳｉＣもしくはＳｉＧｅである。半導体層２４は、基板１４と同じ材料（典型的にはドーピングレベルが異なる）であってもよく、その厚さは、１ｎｍ〜１００ｎｍの範囲であり得る。
図３に、本発明の実施形態に係る半導体デバイスを取り込んだメモリアレイの概略図を示す。アレイの各メモリセルは、上述された、図１で示されるタイプの半導体デバイスを含んでいてもよい。ビット００のセルは、デバイス７０を含み、ビット０１のセルは、デバイス７２を含み、ビット１０のセルは、デバイス７４を含み、ビット１１のセルは、デバイス７６を含む。デバイス７０および７２のドレーンは、ビットラインＢＬ０に連結されている。デバイス７０および７２のソース、ならびに、デバイス７４および７６のドレーンは、ビットラインＢＬ１に連結されている。デバイス７４および７６のソースは、ビットラインおよびＢＬ２に連結されている。デバイス７０および７４のゲートは、ワードラインＷＬ０に連結されており、デバイス７２および７６のゲートは、ワードラインＷＬ１に連結されている。基板は、基準電圧（例えばグランド）に連結されている。当然ながら、図３で示されるアレイを二次元で複製し、望ましい数のメモリセルを有するメモリアレイを形成することができる。
オペレーションにおいて、負電圧がソースにアプライされ、より大きい負電圧がドレーンにアプライされ、基板がグランドされ、ゲートにより大きい負電圧がアプライされる場合、ソースとドレーンとの間に形成された電子チャネルから、チャネルからのキャリアーが、その下にある電荷トラップ領域に活発に注入される。このトラップは、メモリデバイスに充電され、その状態は保持が可能である。異なるメモリセルのランダムアクセスは、適切なバイアスによって達成することができる。従って、図３において、ビット００は、ビットラインＢＬ１を−５ボルトに、ワードラインＷＬ０を−１０ボルトに、ビットラインＢＬ０を−１０ボルトに、バイアシングすることによって、充電で書き込み可能である。ビットラインＢＬ２とワードラインＷＬ１をバイアスしないことによって、ビット００のトランジスタ７０のみが充電される。ビット００は、デバイス７０のソース、ドレーンおよびゲートに正電圧（例えば＋１０ボルト）をアプライすることによって消去することができる。当然ながら、これらの電圧は単なる一例として示されたものであり、本発明の範囲を限定するものではない。トランジスタのオペレーションに必要な電圧とは顕著に異なるその他の適切な電圧を利用してもよく、典型的には２ボルトである。従って、例えば、ソースおよびドレーンにアプライされた電圧は、スワップすることができる。これらの電圧は、基板のバイアス電圧における適切なシフトによってその他の電圧にトランスレートすることができる。図４に、適切な電圧の書き込みと消去のその他の例を示す。充電プロセスにおいて、電荷トラップ領域に効率的に注入できるホットエレクトロンを作製するために、ドレーンおよびソースバイアスにおける差が提供される。
その他のバイアシング構成を用いて、メモリのオペレーションを達成することができる。ビット００は、基板を、グランドにバイアスされた共通の電極として用いることによって充電することができる。ビット００は、効率的なインジェクションのための、ビットラインＢＬ１と、ビットラインＢＬ０のバイアシングを用いてホットエレクトロン注入することによって、バイアスされる。従って、ビットラインＢＬ１は、−５ボルトにバイアスしてもよく、ビットラインＢＬ０は、−１０ボルトにバイアスしてもよく、一方で、その他の全てのビットラインは、グランドされているか、または、オープンのいずれかである。同じビットラインに連結されたその他のセルへのインジェクションを予防するために、このようなトランジスタは、負電圧（例えば−５ボルト）を、アレイのワードラインＷＬにアプライすることによってターンオフすることができる。加えて、その他の技術としては、ランダムアクセスと書き込み妨害の予防を、フロント−浮遊ゲート構造で用いられた構造に類似した構造で達成することが挙げられる。
図５〜７に、上述の、図２で示されるタイプの半導体デバイスで測定された電気的な特徴を説明する。試験されたデバイスにおいて、シリコン層２４の厚さは約６０ナノメーターであり、ゲート酸化物３６の厚さは７ナノメーターである。電荷トラップ領域２０において、酸化物層５０の厚さは７ナノメーターであり、窒化物層５２の厚さは２０ナノメーターであり、酸化物層５４の厚さは１００ナノメーターである。図５は、ドレーン３２が１ボルトのゲート３４の電圧の関数としての、ドレーン電流のグラフであり、本デバイスのフロントチャネル特徴を説明する。図６は、ドレーン３２が１ボルトの基板１４の電圧の関数としての、ドレーン電流のグラフであり、本デバイスのバックチャネル特徴を説明する。
図７は、ドレーン３２が１ボルトのゲート３４の電圧の関数としての、ドレーン電流のグラフであり、本デバイスのメモリの特徴を説明する。図７は、本デバイスの書き込みおよび消去の１０サイクルを示す。書き込みバイアス条件は、１００ｍｓ（ミリ秒）／書き込みで、ゲート３４は−７．５ボルト、ドレーン３２は−５ボルト、ソース３０は−１０ボルト、および、基板１４はグランドであった。消去バイアス条件は、１００ｍｓ／消去で、ゲート３４は＋１０ボルト、ドレーン３２は＋１０ボルト、ソース３０は＋１０ボルト、および、基板１４はグランドであった。図７から明らかなように、スレショルド電圧は、書き込み条件と、消去条件との間で約０．５ボルトだけシフトした。
図８および９は、上述された、図２で示されるタイプの０．５μｍのデバイスの、トランジスタ、および、メモリのオペレーションを説明する。電荷トラップ領域２０は、厚さ７ナノメーターの酸化物層５０、厚さ２０ナノメーターの窒化物層５２、および、厚さ１００ナノメーターの酸化物層５４を含んでいた。図８は、ドレーン３２が１ボルトのゲート電圧の関数としての、ドレーン電流のグラフである。曲線１００は、電荷トラップ領域２０の充電前の、本デバイスのトランスファー特徴を示し、曲線１０２は、電荷トラップ領域２０の書き込み後のトランスファー特徴を示し、曲線１０４は、電荷トラップ領域２０の消去後のトランスファー特徴を示す。サブスレショルドのスロープは、充電の後に、１１９ミリボリト／ディケードから１６０ミリボリト／ディケードに低下する。図９は、異なるゲート電圧に関する、消去された状態におけるドレーン電圧の関数としての、ドレーン電流のグラフである。曲線１２０、１２２、１２４、１２６および１２８は、それぞれ、ゲート電圧ＶＧ−スレショルド電圧ＶＴ０、０．２、０．４、０．６および０．８値を示す。
図１０および１１は、それぞれ、図２で示されるタイプの、ゲート寸法が５０ナノメーター×５０ナノメーターの半導体デバイスのトランスファー、および、アウトプット特徴を説明する。図１０は、ゲート電圧の関数としての、ドレーン電流のグラフである。曲線１３０および１３４は、それぞれ、ドレーン電圧０．１および０．２を示す。トランスファー特徴は、１５７ミリボリト／ディケードのサブスレショルドのスロープを示す。図１１は、異なるゲート電圧値に関する、消去された状態におけるドレーン電圧の関数としての、ドレーン電流のグラフである。曲線１４０、１４２、１４４、１４６および１４８は、それぞれ、ゲート電圧ＶＧ−スレショルド電圧ＶＴ０，０．１、０．２、０．３および０．４の値を示す。
図１２および１３は、それぞれ、図２で示されるような、ゲート寸法が１００ナノメーター×１００ナノメーターの半導体デバイスのトランスファーおよびアウトプット特徴を示す。図１２は、ゲート電圧の関数としての、ドレーン電流のグラフである。曲線１５０および１５２は、それぞれ、ドレーン電圧０．１、および、０．２を示す。トランスファー特徴は、９７ミリボリト／ディケードのサブスレショルドのスロープを示す。図１３は、異なるゲート電圧値に関する、消去された状態におけるドレーン電圧の関数としての、ドレーン電流のグラフである。曲線１６０、１６２、１６４、１６６および１６８は、それぞれ、ゲート電圧ＶＧ−スレショルド電圧ＶＴ０、０．１、０．２、０．３および０．４の値を示す。
図８および９に示す製造されたデバイスの実験的な特徴は、本半導体デバイスのデュアル使用特性を説明する。低い電圧（２ボルト未満）の場合、これらのデバイスにおいて、Ｉオン／Ｉオフの増加が１０７より大きく、サブスレショルドのスロープが１２０ミリボリト／ディケードであるトランジスタ特徴が得られ、これは、静電設計に関して予測された特性と一致する。図１０〜１３は、いずれも低いドレーン電圧で、スレショルド電圧を越えて０．５ボルトのドライブまでの、ゲート長さが５０ナノメーターおよび１００ナノメーターでのフロントゲートトランジスタのアウトプット特徴を示す。高い電圧（５〜１０ボルト）を用いて電荷をトラップ領域を注入または除去する場合、スレショルド電圧の約０．５ボルトのシフトが得られる。電荷トラップ層の厚さを小さくすることにより、書き込みおよび消去電圧を低くすることができるが、フロント浮遊構造のように、保持および不揮発性の問題は、このような設計に関連すると考えられる。
本発明で説明されている半導体デバイスおよび集積回路を、多数の様々な方法で製造することができる。まず、基本の半導体ウェーハ構造が製造される。図１４ａ〜１４ｅに、本ウェーハ構造を製造するプロセスの一実施形態を示す。図１４ａで示されるように、シリコンドナーウェーハ２００は、その表面上に形成された電荷トラップ領域２０を有する。図１４ａの例において、電荷トラップ領域２０は、酸化物層２１２と２１４との間に窒化ケイ素層２１０を含む。図１４ｂで示されるように、大量供与の水素注入（イオン化原子または分子ビームからの）または共注入工程により、ドナーウェーハ２００に、大量の水素が供与された層２２０が形成される。適切な注入エネルギーの選択によって、層２２０は、酸化物層２１４から隔てられ、半導体層２２２の望ましい厚さを提供する。水素が供与された層２２０は、後の加工でで除去することができるドナーウェーハ２００の犠牲部分定義する。
図１４ｃで示されるように、ｎ＋シリコン基板は酸化されて、酸化物層２３２を形成する。層２１０、２１２、２１４、２２０および２２２を有するウェーハ２００を反転させ、酸化物層２１２を酸化物層２３２に接着し、図１４ｄで示されるような構造を形成する。次に、剥離工程を用いて、ドナーウェーハ２００の部分を層２２０における過量の水素によって起こる層剥離によって分離させ、図１４ｅのウェーハ構造を提供する。
図１４ｅと図２を比較すると明らかであるが、ｎ＋シリコン基板２３０は、基板１４に対応し、酸化物層２１２，２３２は、酸化物層５４に対応し、窒化ケイ素層２１０は、窒化物層５２に対応し、酸化物層２１４は、酸化物層５０に対応し、および、シリコン層２２２は、シリコン層２４に対応する。単なる例として、シリコン層２２２の厚さは、約５０ナノメーターであり、酸化物層２１４の厚さは、約７ナノメーターであり、窒化ケイ素層２１０の厚さは、約２０ナノメーターであり、酸化物層２１２，２３２の厚さは、約１００ナノメーターであり得る。それによりウェーハは、例えば従来のＣＭＯＳ加工を用いた、シリコン層２２２における回路構成要素の製造に備えた状態になる。
図１４ｂで示されるドナーウェーハを以下のように製造することもできる。ｐ−シリコンウェーハ２００から開始して、ｐ−ウェーハ上に、薄く乾式の酸化物を成長させ、酸化物層２１４が形成される。層２１４の厚さは、約７ナノメーターが可能である。次に、窒化ケイ素層２１０（典型的には厚さ２０ナノメーター未満）が、ｐ−ウェーハ２００上に堆積する。次に、低温の酸化物が堆積し、ｐ−ウェーハ２００上に厚さ約１００ナノメーターの酸化物層２１２が形成される。最終的に、ｐ＋ウェーハ２００上で、供与量６Ｅ１６原子／ｃｍ２、１００ｋｅＶのエネルギーでの水素注入が実行され、約６００ナノメーターの深さで層２２０が形成される。水素注入は、層２１０、２１２および２１４を通じて実行される。
次に、ｎ＋＋ウェーハ２３０上に酸化物を成長または堆積させ（図１４ｃ）、酸化物層２３２を形成する。酸化物は、成長または堆積する際に接着できる程度に薄くて滑らかなものが可能である。そうでない場合、酸化物層２１２および２３２は、それぞれの厚さが約５０ナノメーター未満になるまでポリッシュされる。ポリッシュ後の層２１２および２３２の表面粗さは、好ましくは、約２オングストローム未満である。次に、層２１２および２３２の表面は、酸素プラズマ中で１０分間処理される。図１４ｃおよび１４ｄで示されるように、酸化物層２１２および２３２を、ウェーハに接触させて置き、２５０℃で１２時間アニーリングさせることによって、ウェーハを共に接着させる。基板２００と層２２０との剥離は、ウェーハを４００℃で３０分間を加熱することによって達成され、図１４ｅで示される半導体ウェーハ構造が提供される。シリコン層２２２は、化学機械研磨および／または酸化およびエッチングによって望ましい厚さに薄くすることもできる。
図１５ａ〜１５ｄに、本半導体ウェーハ構造を製造するプロセスの他の実施形態を示す。この実施形態において、電荷トラップ領域２０は、ＳＯＩウェーハ上に形成される。図１５ａで示されるように、ＳＯＩウェーハ３００は、シリコン基板３１０、酸化物層３１２、および、シリコン層３１４を含む。ＳＯＩウェーハ３００上に、酸化物層３２０、窒化ケイ素層３２２、および、酸化物層３２４含む電荷トラップ領域２０が形成される。
図１５ｂで示されるように、酸化物層３３２を有するｎ＋シリコンホストウェーハ３３０が提供される。ＳＯＩウェーハ３００（その上に層３２０、３２２および３２４を有する）を反転させ、酸化物層３２４を、酸化物層３３２に接着させる。図１５ｃに、得られた構造を示す。次に、ＳＯＩウェーハ３００の基板３１０および酸化物層３１２は、酸化物／シリコンの選択性を利用した研削、ポリッシングおよびエッチングによって除去され、図１５ｄで示されるようなウェーハ構造を提供することができる。
図１５ｄおよび図２を比較すると、図２において、ｎ＋シリコン基板３３０は、基板１４に対応し、酸化物層３２４、３３２は、酸化物層５４に対応し、窒化ケイ素層３２２は、窒化物層５２に対応し、酸化物層３２０は、酸化物層５０に対応し、シリコン層３１４は、シリコン層２４に対応する。次に、ウェーハは、例えば従来のＣＭＯＳ加工を用いたシリコン層３１４における回路構成要素の製造に備えた状態になる。
他の実施形態において、電荷トラップ領域は、半導体層−絶縁層−基板構造を形成した後に、トラップ中心を取り込むことによって形成してもよい。例えば、トラップ中心は、トラップ中心を形成する核種をイオン注入またはプラズマ注入することによって取り込んでもよい。図１５ｄを参照すれば、窒化ケイ素層３２２は、シリコン層３１４の裏面の近辺の酸化物へ窒素をイオン注入することによって形成してもよい。その他の核種（例えば不活性ガス、および、トラップ中心を形成するその他の元素または化合物）を注入して、電荷トラップ領域を形成してもよい。電荷トラップ領域の特徴は、注入する核種、エネルギーおよび供与量の適切な選択によって決定される。
トラップ領域としてのナノ結晶の誘導のために、これらは、説明されているウェーハ製造プロセスのいずれかにおける、化学または物理的堆積およびアニーリングプロセスによって形成してもよい。
以上、本発明の少なくとも一実施形態の数々の形態を説明したが、当業者であれば、様々な変更、改変および改良が容易に想定できることは明白である。このような変更、改変および改良は、この開示の一部とし、本発明の本質および範囲の範囲内とする。従って、前述の説明および図面は、単なる例である。
Claims (60)
- 基板；
前記基板上に配置された電荷トラップ領域；
前記電荷トラップ領域上の半導体層；および、
前記半導体層に形成された少なくとも１つのトランジスタ、
を含む半導体デバイス。 - 前記デバイスは、第一の一組の電圧に応答するとトランジスタとして作用し、第二の一組の電圧に応答するとメモリデバイスとして作用する、請求項１に記載の半導体デバイス。
- 第二の一組の電圧は、第一の一組の電圧より大きい、請求項２に記載の半導体デバイス。
- 前記電荷トラップ領域は、一積みの複数の絶縁膜を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、前記半導体層の裏面上にある注入層、前記注入層の裏面上にある電荷トラップ層、および、前記電荷トラップ層の裏面上にあるコントロール層を含む、請求項１に記載の半導体デバイス。
- 前記注入層は二酸化ケイ素を含み、前記電荷トラップ層は窒化ケイ素を含み、前記コントロール層は二酸化ケイ素を含む、請求項５に記載の半導体デバイス。
- 前記電荷トラップ領域は、二酸化ケイ素と窒化ケイ素との界面を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は窒化ケイ素を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は酸化アルミニウムを含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、シリコン加工に適合する酸化物を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、酸化物、窒化物、またはその他の絶縁マトリックスにおける、半導体材料のナノ結晶を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、酸化物、窒化物、またはその他の絶縁マトリックスにおける、金属または金属酸化物のナノ結晶を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、欠陥、バルクトラップまたは界面トラップを通じて電子をトラップする材料を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、欠陥、バルクトラップまたは界面トラップを通じて正孔をトラップする材料を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、およびそれらの組合わせからなる群より選択される材料を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、シリコン、ゲルマニウム、およびそれらの化合物からなる群より選択される材料のナノ結晶を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、無機化合物のナノ結晶を含む、請求項１に記載の半導体デバイス。
- 前記電荷トラップ領域は、シリコン加工に適合する絶縁体と組合わせて、ナノ結晶を含む、請求項１に記載の半導体デバイス。
- 前記基板は、シリコンを含む、請求項１に記載の半導体デバイス。
- 前記基板は、ＩＩＩ族〜ＩＶ族の材料を含む、請求項１に記載の半導体デバイス。
- 前記基板は、ポリマーを含む、請求項１６に記載の半導体デバイス。
- 基板；
複数のトランジスタが形成された半導体層；および、
前記半導体層と、前記基板との間の、前記半導体層の裏面上にある電荷トラップ領域、を含む集積回路。 - 前記トランジスタはそれぞれ、ソース、ドレーンおよびゲートを含む、請求項２２に記載の集積回路。
- 前記トランジスタは、論理機能が実行されるように配置される、請求項２３に記載の集積回路。
- 前記トランジスタは、メモリアレイとして配置される、請求項２３に記載の集積回路。
- 基板；前記基板上に配置された電荷トラップ領域；および、前記電荷トラップ領域上に配置された半導体層を含む半導体ウェーハ。
- 前記電荷トラップ領域は、一積みの複数の絶縁膜を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、前記半導体層の裏面上にある注入層、前記注入層の裏面上にある電荷トラップ層、および、前記電荷トラップ層の裏面上にあるコントロール層を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、酸化ケイ素と窒化ケイ素との界面を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、窒化ケイ素を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、酸化アルミニウムを含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、シリコン加工に適合する酸化物を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、酸化物、窒化物、またはその他の絶縁マトリックスにおける、半導体材料のナノ結晶を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、欠陥またはバルクトラップを通じて電子をトラップする材料を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、およびそれらの組合わせからなる群より選択される材料を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、シリコン、ゲルマニウム、およびそれらの化合物からなる群より選択される材料のナノ結晶を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、無機化合物のナノ結晶を含む、請求項２６に記載の半導体ウェーハ。
- 前記電荷トラップ領域は、シリコン加工に適合する絶縁体と組合わせて、ナノ結晶を含む、請求項２６に記載の半導体ウェーハ。
- 前記基板は、シリコンを含む、請求項２６に記載の半導体ウェーハ。
- 前記基板は、III族〜IV族の材料を含む、請求項２６に記載の半導体ウェーハ。
- 前記基板は、ポリマーを含む、請求項２６に記載の半導体ウェーハ。
- 基板を提供すること；
前記基板上に電荷トラップ領域を提供すること；
前記電荷トラップ領域上に半導体層を提供すること；および、
前記半導体層に少なくとも１つのトランジスタを形成すること、
を含む、半導体デバイスを製造する方法。 - 前記電荷トラップ領域を提供することは、一積みの複数の絶縁膜を提供することを含む、請求項４２に記載の方法。
- 前記電荷トラップ領域を提供することは、注入層、電荷トラップ層、および、コントロール層を提供することを含む、請求項４２に記載の方法。
- 前記電荷トラップ領域を提供することは、二酸化ケイ素の注入層、窒化ケイ素の電荷トラップ層、および、二酸化ケイ素のコントロール層を提供することを含む、請求項４２に記載の方法。
- 前記電荷トラップ領域を提供することは、トラップ中心を形成する核種をイオン注入またはプラズマ注入することによって、前記半導体層の下の層にトラップ中心を取り込むことを含む、請求項４２に記載の方法。
- 基板を提供すること；
前記基板上に電荷トラップ領域を提供すること；および、
前記電荷トラップ領域上に半導体層を提供すること、
を含む、半導体ウェーハを製造する方法。 - 前記電荷トラップ領域を提供することは、トラップ中心を形成する核種をイオン注入またはプラズマ注入することによって、前記半導体層の下の層にトラップ中心を取り込むことを含む、請求項４７に記載の方法。
- 第一の基板を提供すること；
第一の基板上に酸化物層を形成すること；
第二の基板を提供すること；
第二の基板上に電荷トラップ領域を形成すること；
第二の基板の半導体層と犠牲部分を定義すること；
前記電荷トラップ領域を前記酸化物層に接着することによって、第一の基板を第二の基板に接着し、ウェーハのアセンブリを形成すること；および、
前記ウェーハのアセンブリから第二の基板の犠牲部分を除去し、前記半導体層、前記電荷トラップ領域および第一の基板を有する半導体ウェーハを形成すること、
を含む、半導体ウェーハを製造する方法。 - 前記電荷トラップ領域を形成することは、一積みの複数の絶縁膜を形成することを含む、請求項４９に記載の方法。
- 前記電荷トラップ領域を形成することは、注入層、電荷トラップ層、および、コントロール層を形成することを含む、請求項４９に記載の方法。
- 前記電荷トラップ領域を形成することは、二酸化ケイ素の注入層、窒化ケイ素の電荷トラップ層、および、二酸化ケイ素のコントロール層を形成することを含む、請求項４９に記載の方法。
- 第二の基板の半導体層と犠牲部分を定義することは、第二の基板の半導体層と犠牲部分との境界を定義する深さに、水素注入を実行すること、を含む、請求項４９に記載の方法。
- 第二の基板の犠牲部分を除去することは、第二の基板の犠牲部分の剥離を含む、請求項４９に記載の方法。
- 前記電荷トラップ領域を形成することは、トラップ中心を形成する核種をイオン注入またはプラズマ注入することによって、前記半導体層の下の層にトラップ中心を取り込むことを含む、請求項４９に記載の方法。
- 第一の基板を提供すること；
第一の基板上に第一の酸化物層を形成すること；
シリコン・オン・インシュレーターウェーハを含む第二の基板を提供すること、ここでシリコン・オン・インシュレーターウェーハは、シリコン基板上に第二の酸化物層、および第二の酸化物層上にシリコン層を有する；
前記シリコン・オン・インシュレーターウェーハ上に電荷トラップ領域を形成すること；
前記電荷トラップ領域を第一の酸化物層に接着することによって、第一の基板を第二の基板に接着し、ウェーハのアセンブリを形成すること；および、
前記ウェーハのアセンブリから、前記シリコン基板と、第二の酸化物層とを除去し、前記シリコン層、前記電荷トラップ領域および第一の基板を有する半導体ウェーハを形成すること、
を含む、半導体ウェーハを製造する方法。 - 前記電荷トラップ領域を形成することは、一積みの複数の絶縁膜を形成することを含む、請求項５６に記載の方法。
- 前記電荷トラップ領域を形成することは、注入層、電荷トラップ層およびコントロール層を形成することを含む、請求項５６に記載の方法。
- 前記電荷トラップ領域を形成することは、二酸化ケイ素の注入層、窒化ケイ素の電荷トラップ層、および、二酸化ケイ素のコントロール層を形成することを含む、請求項５６に記載の方法。
- 前記電荷トラップ領域を形成することは、トラップ中心を形成する核種をイオン注入またはプラズマ注入することによって、前記半導体層の下の層にトラップ中心を取り込むことを含む、請求項５６に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43160202P | 2002-12-06 | 2002-12-06 | |
| US10/462,386 US7057234B2 (en) | 2002-12-06 | 2003-06-16 | Scalable nano-transistor and memory using back-side trapping |
| PCT/US2003/038826 WO2004053937A2 (en) | 2002-12-06 | 2003-12-05 | Scalable nano-transistor and memory using back-side trapping |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006511097A true JP2006511097A (ja) | 2006-03-30 |
| JP2006511097A5 JP2006511097A5 (ja) | 2007-02-01 |
Family
ID=32474644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005508487A Pending JP2006511097A (ja) | 2002-12-06 | 2003-12-05 | 裏側のトラッピングを用いた、拡張性のあるナノ−トランジスタおよびメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7057234B2 (ja) |
| EP (1) | EP1568084A2 (ja) |
| JP (1) | JP2006511097A (ja) |
| AU (1) | AU2003298027A1 (ja) |
| WO (1) | WO2004053937A2 (ja) |
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- 2003-12-05 WO PCT/US2003/038826 patent/WO2004053937A2/en active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| AU2003298027A1 (en) | 2004-06-30 |
| US7057234B2 (en) | 2006-06-06 |
| US20040108537A1 (en) | 2004-06-10 |
| AU2003298027A8 (en) | 2004-06-30 |
| WO2004053937A3 (en) | 2004-11-11 |
| EP1568084A2 (en) | 2005-08-31 |
| WO2004053937A2 (en) | 2004-06-24 |
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