KR20160087736A - 플래시 메모리 셀들을 위한 실리콘 나노-팁 박막 - Google Patents

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KR20160087736A
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챠슝 차이
충이 유
스주유 왕
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Abstract

플래시 메모리 셀들을 위한, 실리콘 나노-팁(SiNT) 박막과 같은 양자 나노-팁(QNT) 박막이 소거 속도를 증가시키기 위해 제공된다. QNT 박막은 제 1 유전체 층 및 제 1 유전체 층 위에 배치되는 제 2 유전체 층을 포함한다. 또한, QNT 박막은 제 1 유전체 층 위에 배치되며 제 2 유전체 층으로 연장하는 QNT들을 포함한다. QNT들의 높이 대 폭의 비는 50 퍼센트보다 크다. QNT 기반 플래시 메모리 셀 및 SiNT 기반 플래시 메모리 셀을 제조하기 위한 방법이 또한 제공된다.

Description

플래시 메모리 셀들을 위한 실리콘 나노-팁 박막{A SILICON NANO-TIP THIN FILM FOR FLASH MEMORY CELLS}
플래시 메모리(flash memory)는 전기적으로 소거될 수 있으며 재프로그래밍될(reprogrammed) 수 있는 전자 비-휘발성 컴퓨터 스토리지 매체(non-volatile computer storage medium)이다. 플래시 메모리는 널리 다양한 상업 및 군용 전자 디바이스들 및 장비에 사용된다. 정보를 저장하기 위해, 플래시 메모리는 플래시 메모리 셀들의 어드레스가능 어레이(addressable array)를 포함한다. 공통 타입들의 플래시 메모리 셀들은 적층-게이트(stacked-gate) 플래시 메모리 셀들 및 분리-게이트(split-gate) 플래시 메모리 셀들을 포함한다. 분리-게이트 플래시 메모리 셀들은 더 낮은 전력 소모(lower power consumption), 더 높은 주입 효율성(higher injection efficiency), 쇼트 채널 효과들(short channel effects)에 대한 더 적은 민감도 및 과도 소거 면역력(over erase immunity)과 같은, 적층-게이트 플래시 메모리 셀들을 능가하는 여러 장점들을 가진다.
플래시 메모리 셀들을 위한, 실리콘 나노-팁(SiNT) 박막과 같은 양자 나노-팁(QNT) 박막이 소거 속도를 증가시키기 위해 제공된다. QNT 박막은 제 1 유전체 층 및 제 1 유전체 층 위에 배치되는 제 2 유전체 층을 포함한다. 또한, QNT 박막은 제 1 유전체 층 위에 배치되며 제 2 유전체 층으로 연장하는 QNT들을 포함한다. QNT들의 높이 대 폭의 비는 50 퍼센트보다 크다. QNT 기반 플래시 메모리 셀 및 SiNT 기반 플래시 메모리 셀을 제조하기 위한 방법이 또한 제공된다.
본 개시물의 양상들은 첨부하는 도면들과 함께 숙독될 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업 분야의 표준 실시에 따르면, 다양한 피처들(features)은 실척으로 그려지지 않음이 주목된다. 사실, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 분리-게이트 플래시 메모리 셀들을 위한 양자 나노-팁(quantum nano-tip: QNT) 박막의 일부 실시예들의 투시도를 예시한다.
도 2는 QNT 박막을 가지는 분리-게이트 플래시 메모리 셀의 일부 실시예들의 단면도를 예시한다.
도 3은 QNT 박막을 가지는 분리-게이트 플래시 메모리 셀의 대안적인 실시예들의 단면도를 예시한다.
도 4는 실리콘 나노-팁(silicon nano-tip: SiNT) 박막을 제조하기 위한 방법의 일부 실시예들의 흐름도를 예시한다.
도 5-8은 다양한 제조 스테이지들에서 SiNT 박막의 일부 실시예들의 일련의 투시도들을 예시한다.
도 9는 SiNT 기반 분리-게이트 플래시 메모리 셀을 제조하기 위한 방법의 일부 실시예들의 흐름도를 예시한다.
도 10-20은 다양한 제조 스테이지들에서 SiNT 기반 분리-게이트 플래시 메모리 셀의 일부 실시예들의 일련의 단면도들을 예시한다.
도 21은 SiNT 기반 분리-게이트 플래시 메모리 셀을 제조하기 위한 방법의 대안적인 실시예들의 흐름도를 예시한다.
도 22-30은 다양한 제조 스테이지들에서 SiNT 기반 분리-게이트 플래시 메모리 셀의 대안적인 실시예들의 일련의 단면도들을 예시한다.
본 개시물은 본 개시물의 서로 다른 피처들(features)을 구현하기 위한 많은 서로 다른 실시예들, 또는 예들을 제공한다. 본 개시물을 간략화하기 위해 컴포넌트들 및 배치들(arrangements)의 특정 예들이 설명된다. 이들은 물론, 단지 예시들이며 제한하도록 의도되지 않는다. 예를 들어, 후속하는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록, 제 1 및 제 2 피처들 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 추가로, 본 개시물은 다양한 예들에서의 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이며 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 서술하지 않는다.
추가로, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어들은 도면들에 예시된 바와 같이 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에 이용될 수 있다. 공간적으로 관련된 용어들은 도면들에 도시되는 배향(orientation)에 더하여 사용 또는 동작에서 디바이스의 서로 다른 배향들을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향들에) 배향될 수 있으며 본원에 사용되는 공간적으로 관련된 기술어들은 유사하게 그에 따라 해석될 수 있다.
더욱이, "제 1", "제 2", "제 3" 등은 도면 또는 일련의 도면들의 서로 다른 엘리먼트들 사이를 구별하기 위해 설명의 편의상 본원에서 이용될 수 있다. "제 1", "제 2", "제 3" 등은 대응하는 엘리먼트의 설명이 아니다. 따라서, 제 1 도면과 관련하여 설명되는 "제 1 유전체 층"은 다른 도면과 관련하여 설명되는 "제 1 유전체 층"에 반드시 대응하는 것은 아닐 수 있다.
공통 타입의 분리-게이트 플래시 메모리 셀은 반도체 기판의 한 쌍의 소스/드레인 구역들 사이에 반도체 기판의 최상부 표면 위에 이격되는 제어 게이트 및 선택 게이트를 포함한다. 선택 게이트와 반도체 기판 사이에 배치되는, 선택 게이트 유전체 층은 전기적 격리를 제공한다. 제어 게이트와 반도체 기판 사이에 배치되는, 전하 트랩핑 유전체 층은 전기적 격리를 제공하며 데이터의 단위를 나타내는 가변량의 전하를 저장한다.
차세대 분리-게이트 플래시 메모리 셀들(즉, 32 나노미터 기술 노드 또는 더 소형의 기술 노드에서 제조되는 분리-게이트 플래시 메모리 셀들)을 위해, 실리콘 나노-도트(SiND) 박막이 전하 트랩핑 유전체 층으로서의 사용을 위해 탐험된다. SiND 박막은 바닥 산화물 층, 바닥 산화물 층 위에 배치되는 최상부 산화물 층 및 최상부와 바닥 산화물 층들 사이에 배치되는 SiND들을 포함한다. SiND 기반 분리-게이트 플래시 메모리 셀의 사용 동안, 소스-측 주입(source-side injection: SSI)을 사용하여 프로그램 동작들이 수행되며 파울러-노르하임 터널링(Fowler-Nordheim tunneling: FNT)을 사용하여 소거 동작들이 수행된다. SSI는 선택 및 제어 게이트들 하부에 있는 반전 채널 구역으로부터 제어 게이트에 핫 전자들(hot electrons)을 터널링하기 위해 사용된다. 전자들이 터널링함에 따라, 전자들은 SiND들 상에 트랩핑된다. FNT는 SiND들에서 전자들을 제거(dislodge)하기 위해 그리고 제거된 전자들을 제어 게이트에 터널링하기 위해 사용된다.
SiND 기반 분리-게이트 플래시 메모리 셀들에서의 단점은 SSI가 FNT보다 더 효율적으로 전자들을 터널링하기 때문에 소거 속도보다 상당히 더 빠르다는(예를 들어, 약 100 배 더 빠름) 것이다. 따라서, 본 출원은 FNT의 효율성을 증가시키기 위한 박막뿐 아니라, 박막 및 박막을 사용하여 분리-게이트 플래시 메모리 셀을 제조하기 위한 방법에 관한 것이다. 박막은 바닥 산화물 층, 바닥 산화물 층 위에 배치되는 최상부 산화물 층, 및 최상부와 바닥 산화물 층들 사이에 배치되는 실리콘 나노-팁들(SiNTs)을 포함한다. SiNT들은 제어 게이트에 근접한 포인트들에서 끝나며, 전형적으로 피라미드 또는 원뿔 형상을 가진다. 포인트들은 소거 동작 동안 발생되는 전계를 농축시키며, 따라서 FNT의 효율성을 증가시킨다(즉, FNT의 확률을 증가시킨다). 유용하게, 효율성의 증가는 소거 속도를 증가시키기 위해 또는 전계 강도를 감소시키기 위해 사용될 수 있다.
도 1을 참조하면, 양자 나노-팁(QNT) 박막의 투시도(100)가 제공된다. QNT 박막은 바닥, 터널링 유전체 층(102) 및 최상부의, 블로킹 유전체 층(104)을 포함한다. 최상부 유전체 층(104)은 바닥 유전체 층(102) 위에 배치되며, 전형적으로 바닥 유전체 층(102)의 최상부 표면에 인접한 바닥 표면을 가진다. 최상부 및 바닥 유전체 층들(102, 104)은 예를 들어, 실리콘 이산화물과 같은 산화물일 수 있다. 또한, 바닥 유전체 층(102)은 예를 들어, 약 100 옹스트롬보다 작은 두께를 가질 수 있으며, 최상부 유전체 층(104)은 예를 들어, 약 200 옹스트롬보다 작은 두께를 가질 수 있다.
QNT들(106)은 바닥 유전체 층(102)의 최상부 표면 위에 이격된다. QNT들(106)은 QNT 박막을 통해 전파하는 전하를 트랩하도록 구성된다. 일부 실시예들에서, QNT들(106)은 예를 들어, 실리콘 또는 갈륨과 같은 반도체 재료로 이루어진 나노결정들(nanocrystals)을 포함할 수 있다. 다른 실시예들에서, QNT들(106)은 그라핀(graphene)과 같은 다른 재료를 포함할 수 있다. QNT들(106)은 전형적으로 약 20 퍼센트 이상의 커버리지 비로 바닥 유전체 층(102)의 최상부 표면을 덮는다. 커버리지 비는 최상부 표면의 총 면적으로 나누어진 최상부 표면의 덮힌 면적의 비이다. 또한, QNT들(106)은 바닥 유전체 층(102)의 최상부 표면과 거의 수평으로부터 최상부 유전체 층(104)으로 연장하며, 최상부 유전체 층(104)에서의 포인트들에서 끝난다. QNT들(106)은 전형적으로 피라미드(pyramid) 형상 또는 원뿔(cone) 형상을 가진다. 그러나, QNT들(106)은 바닥 유전체 층(102)으로부터 최상부 유전체 층(104)으로 테이퍼링하는 폭을 갖는 임의의 다른 3차원 형상을 가질 수 있다. 일부 실시예들에서, QNT들(106)은 약 50 퍼센트 이상의 어스펙트 비(aspect ratio)를 가질 수 있다. 다른 실시예들에서, QNT들(106)은 50 퍼센트보다 큰 어스펙트 비를 가질 수 있다. 또 다른 실시예들에서, QNT들(106)은 70 퍼센트보다 큰 어스펙트 비를 가질 수 있다. 어스펙트 비는 높이 H 대 폭 W의 비이다. 상술한 바와 같이, 팁들의 높은 곡률은 QNT들(106)에 걸쳐 인가되는 전계들을 농축시키며, 이는 유용하게 FNT의 효율성을 개선시킨다.
도 2를 참조하면, 분리-게이트 플래시 메모리 셀의 일부 실시예들의 단면도(200)가 제공된다. 제어 게이트(202) 및 선택 게이트(204)는 반도체 기판(206)의 최상부 표면에 매립되는 한 쌍의 소스/드레인 구역들(208, 210) 사이에서 반도체 기판(206) 위에 이격된다. 반도체 기판(206)은 예를 들어, 벌크 실리콘 기판과 같은 벌크 반도체 기판이나, 실리콘-온-절연체(silicon-on-insulator: SOI) 기판일 수 있다. 제어 및 선택 게이트들(202, 204)은 예를 들어, 도핑 폴리실리콘(doped polysilicon) 또는 금속일 수 있다. 소스/드레인 구역들(208, 210)은 예를 들어, 반도체 기판(206)의 도핑 구역들일 수 있다.
제어 게이트(202) 아래에, QNT 박막(100)은 반도체 기판(206)으로부터 제어 게이트(202)를 이격시킨다. QNT 박막(100)은 바닥의, 터널링 유전체 층(102), 최상부의, 블로킹 유전체 층(104), 및 최상부 및 바닥 유전체 층들(102, 104) 사이에 배치되는 QNT들(106)을 포함한다. QNT 박막(100)은 데이터의 비트와 같은, 데이터의 단위를 나타내는 가변량의 전하를 저장한다.
스페이서 층(212)은 선택 게이트(204) 아래에 놓이며, 선택 및 제어 게이트들(202, 204)의 측벽들을 따라 연장한다. 스페이서 층(212)은 반도체 기판(206) 및 제어 게이트(202)로부터 선택 게이트(204)를 전기적으로 격리시킨다. 또한, 스페이서 층(212)은 제어 게이트(202)로부터 선택 게이트(204)를 이격시키며, 선택 및 제어 게이트들(202, 204) 주변에 배치되는 메인(main) 측벽 층(214)으로부터 제어 게이트(202)를 이격시킨다. 스페이서 층(212)은 예를 들어, 실리콘 산화물 또는 일부 다른 산화물일 수 있다. 메인 측벽 층(214)은 예를 들어, 실리콘 질화물 또는 실리콘 산화물일 수 있다.
층간 유전체(interlayer dielectric: ILD) 층(216)은 반도체 기판(206) 및 소스/드레인 구역들(208, 210) 위에, 그리고 메인 측벽 층(214), 스페이서 층(212) 및 제어 및 선택 게이트들(202, 204) 위에 그리고 그 주변에 배치된다. 접촉부들(218)은 ILD 층(216)을 통해 제어 및/또는 선택 게이트들(202, 204)에, 및/또는 소스/드레인 구역들(208, 210)에 수직으로 연장한다. ILD 층(216)은 예를 들어, 산화물 또는 로우 k 유전체(즉, 3.9보다 작은 유전체 상수를 가지는 유전체)일 수 있다.
분리-게이트 플래시 메모리 셀(200)의 사용 동안, 프로그램 동작 및 소거 동작에 의해 대응적으로 하이 전하 상태 및 로우 전하 상태 사이에서 가변량의 전하가 토글링된다.
프로그램 동작은 전형적으로 SSI를 사용하여 수행된다. SSI에 따르면, 측면 전계를 발생시키기 위해 소스/드레인 구역들(208, 210) 사이에 소스/드레인 전압이 인가된다. 또한, 선택 게이트 전압이 선택 게이트(204)에 인가되며, 제어 게이트 프로그램 전압이 제어 게이트(202)에 인가된다. 제어 게이트 프로그램 전압은 선택 게이트 전압 및 소스/드레인 게이트 전압에 비해 높다. 그와 같이, 반도체 기판(206)의 반전 채널 구역(220)은 부분적으로 선택 게이트(204) 아래에서 부분적으로 전도하며 제어 게이트(202) 아래에서 완전히 전도한다. 또한, 측면 전계는 핫 전자들을 형성하기 위해 선택 및 제어 게이트들(202, 204) 중간의 반전 채널 구역(220)에 농축한다. 제어 게이트 프로그램 전압에 의해 생산되는 높은 수직 전계는 그 후에 제어 게이트(202)를 향해 핫 전자들의 터널링을 촉진시킨다. 핫 전자들이 터널링함에 따라, 핫 전자들은 QNT 박막(100)에 트랩핑된다.
소거 동작은 전형적으로 FNT를 사용하여 수행된다. FNT에 따르면, 소스/드레인 구역들(208, 210) 및 선택 게이트(204)에 제로 전압이 인가된다. 또한, 제어 게이트 소거 전압이 제어 게이트(202)에 인가된다. 제어 게이트 소거 전압은 제어 게이트(202)를 향해 QNT 박막(100)에서 트랩핑된 전자들의 터널링을 촉진시키는 수직 전계를 생성한다. 수직 전계의 강도로 인해, 트랩된 전자들은 QNT 박막(100)으로부터 제거되며 제어 게이트(202)에 터널링한다. 또한, 팁들에서 QNT들(106)의 높은 곡률로 인해, 수직 전계는 제어 게이트(202)에 근접한 QNT들(106)의 팁들에서 농축한다. 이것은 제어 게이트(202)에 대한 전자들의 터널링 확률을 증가시키며, 따라서 FNT 효율성을 증가시킨다. 개선된 FNT 효율성은 정해진 제어 게이트 소거 전압에 대한 소거 속도를 증가시키거나 제어 게이트 소거 전압이 정해진 소거 속도에 대해 감소되게 허용한다. 제어 게이트 소거 전압을 감소시키는 것은 파워 소모 및/또는 이웃하는 분리-게이트 플래시 메모리 셀들 상의 전계의 영향을 감소시킨다.
QNT 박막(100)에 저장되는 가변량의 전하가 하이 전하 상태 또는 로우 전하 상태에 있는지 여부를 결정하기 위해, 선택 게이트 전압이 선택 게이트(204)에 인가되며 제어 게이트 판독 전압이 제어 게이트(202)에 인가되는 동안 반전 채널 구역(220)의 저항이 측정된다. QNT 박막(100)에 저장된 전하는 제어 게이트(202)에 의해 반전 채널 구역(220)에서 생산된 수직 전계를 차단(screen)(즉, 감소)시킨다. 이는 차례로, ΔVth 양만큼 제어 게이트(202)의 임계 전압 Vth를 증가시킨다. 따라서, 제어 게이트 판독 전압은 Vth보다 크고 Vth + ΔVth 보다 작게 선택된다. 소스/드레인 구역들(208, 210) 사이에 전류가 흐른다면, QNT 박막(100)은 로우 전하 상태에 있다. 소스/드레인 구역들(208, 210) 사이에 전류가 흐르지 않는다면, QNT 박막(100)은 하이 전하 상태에 있다.
도 3을 참조하면, 분리-게이트 플래시 메모리 셀의 대안적인 실시예들의 단면도(300)가 제공된다. 제어 게이트(202') 및 선택 게이트(204')는 반도체 기판(206')의 최상부 표면에 매립되는 소스/드레인 구역들(208', 210') 사이에서 반도체 기판(206') 위에 이격된다. 제어 게이트(202')는 선택 게이트(204')에 이웃하는 측면 반대편에 있는 제어 게이트(202')의 측면을 따라 계속되는 레지(ledge)(302)를 포함한다. 또한, 제어 게이트(202')는 선택 게이트(204') 위로 연장하는 오버행(overhang)(304)을 포함한다. 선택 게이트 유전체 층(306)은 반도체 기판(206')으로부터 선택 게이트(204')를 전기적으로 격리시키기 위해 선택 게이트(204') 하부에 놓인다. 또한, QNT 박막(100')은 제어 게이트(202') 하부에 놓이며, 오버행(304)의 말단 에지에 대해 제어 및 선택 게이트들(202', 204')의 이웃하는 표면들 사이로 연장한다. QNT 박막(100')은 바닥의, 터널링 유전체 층(102'), 최상부의, 블로킹 유전체 층(104') 및 최상부 및 바닥 유전체 층들(102', 104') 사이에 배치되는 QNT들(106')을 포함한다.
메인 측벽 층(214')은 선택 및 제어 게이트들(202', 204')의 측벽들을 라이닝(lines)한다. 또한, ILD 층(216')은 반도체 기판(206') 및 소스/드레인 구역들(208', 210') 위에, 그리고 메인 측벽 층(214') 및 제어 및 선택 게이트들(202', 204') 위에 그리고 그 주변에 배치된다. 접촉부들(218')은 ILD 층(216')을 통해 제어 및/또는 선택 게이트들(202', 204')로, 및/또는 소스/드레인 구역들(208', 210')로 수직으로 연장한다.
도 4를 참조하면, 흐름도(400)는 SiNT 박막을 제조하기 위한 방법의 일부 실시예들을 제공한다.
402에서, 바닥의, 터널링 유전체 층이 반도체 기판 위에 형성된다.
404에서, 실리콘 층이 바닥 유전체 층 위에 형성된다.
406에서, 실리콘 층을 결정화하고 바닥 유전체 층 위에 SiND들을 성장시키기 위해 열 처리 프로세스가 수행된다.
408에서, SiND들은 바닥 유전체 층으로부터 먼 방향으로 테이퍼링는 폭들을 가지고 포인트들에서 끝나는 SiNT들로 SiND들을 형상화하기 위해 반응성 플라즈마에 노출된다.
410에서, 최상부의, 블로킹 유전체 층이 바닥 유전체 층 위에, 그리고 SiNT들 위에 그리고 그 주변에 형성된다.
흐름도(400)에 의해 설명된 방법은 일련의 동작들 또는 이벤트들로서 본원에 예시되고 설명되는 한편, 그와 같은 동작들 또는 이벤트들의 예시된 순서가 제한의 의미로 해석되어서는 안 됨이 인식될 것이다. 예를 들어, 일부 동작들은 서로 다른 순서들로 및/또는 본원에 예시되고 및/또는 설명된 것들과 별개의 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 본원의 설명 중 하나 또는 그 이상의 양상들 또는 실시예들을 구현하기 위해 모든 예시 동작들이 요청되는 것은 아닐 수 있으며, 본원에 도시된 동작들 중 하나 또는 그 이상은 하나 또는 그 이상의 별개 동작들 및/또는 국면들(phases)로 실행될 수 있다.
도 5-8을 참조하면, 다양한 제조 스테이지들에서 SiNT 박막의 일부 실시예들의 단면도들이 도 4의 방법을 예시하기 위해 제공된다. 도 5-8은 방법에 관하여 설명되더라도, 도 5-8에 개시되는 구조들은 방법에 제한되는 것이 아니라, 대신에 방법과 무관한 구조들로서 자립할 수 있음이 인식될 것이다. 유사하게, 방법이 도 5-8에 관하여 설명되더라도, 방법은 도 5-8에 개시된 구조들에 제한되는 것이 아니라, 대신에 도 5-8에 개시되는 구조들에 무관하게 자립할 수 있음이 인식될 것이다.
도 5는 동작들(402 및 404)에 대응하는 일부 실시예들의 단면도(500)를 예시한다. 예시된 바와 같이, 반도체 기판(206)이 제공된다. 반도체 기판(206)은 예를 들어, 벌크(bulk) 반도체 기판 또는 SOI 기판일 수 있다. 또한, 바닥의 터널링 유전체 층(102) 및 실리콘 층(502)이 그 순서로 반도체 기판(206) 위에 적층으로 형성됨이 예시된다. 바닥 유전체 층(102)은 예를 들어, 실리콘 이산화물일 수 있으며, 및/또는 예를 들어, 약 100 옹스트롬보다 작은 두께를 가질 수 있다. 실리콘 층(502)은 예를 들어, 바닥 유전체 층(102)보다 작은 두께를 가질 수 있다.
도 6은 동작(406)에 대응하는 일부 실시예들의 단면도(600)를 예시한다. 예시된 바와 같이, 실리콘 층(502)을 결정화하고 바닥 유전체 층(102) 위에 SiND들(602)을 성장시키기 위해 열 처리 프로세스가 수행된다. SiND들(602)은 전형적으로 약 10-100 옹스트롬의 반경들을 가지는 반-구형(semi-spherical) 형상을 가진다. 그러나, 다른 형상들 및/또는 크기들이 수용가능하다. 또한, SiND들(602)은 전형적으로 약 20 퍼센트 이상의 커버리지 비로 바닥 유전체 층(102)을 덮는다. 대안적인 실시예들에서, SiND들(602)은 화학 기상 증착(chemical vapor deposition: CVD) 또는 SiND들을 형성하기 위한 다른 알려진 기술들에 의해 형성된다.
도 7은 동작(408)에 대응하는 일부 실시예들의 단면도(700)를 예시한다. 예시된 바와 같이, 바닥 유전체 층(102)으로부터 먼 방향으로 테이퍼링하는 폭들을 가지고 포인트들에서 끝나는 SiNT들(106)로 SiND들(602)을 형상화하기 위해 SiND들(602)이 반응성 플라즈마에 노출된다. SiND들(602)은 무선 주파수(radio frequency: RF) 플라즈마 반응기(reactor)에 의해 반응성 플라즈마에 노출될 수 있다. 반응성 플라즈마는 본질적으로 예를 들어, 아르곤 및 수소를 포함하거나 이들로 이루어질 수 있다. 그와 같은 실시예들에서, 수소 및 아르곤의 비, 및/또는 반응성 플라즈마의 온도는 SiND들(602)을 형상화하기 위해 제어된다. SiNT들(106)은 전형적으로 약 50% 이상의 어스펙트 비들을 가진다.
도 8은 동작(410)에 대응하는 일부 실시예들의 단면도(800)를 예시한다. 예시된 바와 같이, 블로킹 유전체 층(104)이 바닥 유전체 층(102) 위에, 그리고 SiNT들(106) 위에 그리고 주변에 형성된다. 최상부 유전체 층(104)은 예를 들어, 제 1 유전체 층(102)보다 크지만 약 200 옹스트롬보다 작은 두께로 형성될 수 있다. 또한, 최상부 유전체 층(104)은 예를 들어, CVD와 같은 임의의 적합한 증착 기술, 및/또는 실리콘 이산화물과 같은 산화물을 이용하여 형성될 수 있다.
도 9를 참조하면, 흐름도(900)는 SiNT 기반 분리-게이트 플래시 메모리 셀을 제조하기 위한 방법의 일부 실시예들을 제공한다.
902에서, 제어 게이트 적층이 반도체 기판의 제어 게이트 구역 위에 형성된다. 제어 게이트 적층은 SiNT 박막 및 SiNT 박막을 오버라잉(overlying)하는 제어 게이트 층을 포함한다.
904에서, 스페이서 층 및 선택 게이트 층이 반도체 기판 및 제어 게이트 적층 위에 그 순서로 순차적으로 형성된다.
906에서, 스페이서 층의 최상부 표면 아래에 또는 거의 수평으로 되돌려 선택 게이트 층을 에칭하기 위해 선택 게이트 층 내로 제 1 에칭이 수행된다.
908에서, 선택 게이트를 형성하기 위해, 선택 게이트 구역을 둘러싸는 나머지 선택 게이트 층의 구역들을 통해, 스페이서 층에 제 2 에칭이 수행된다.
910에서, 제어 게이트의 최상부 표면 아래에 또는 거의 수평으로 되돌려 스페이서 층을 에칭하기 위해 스페이서 층 내로 제 3 에칭이 수행된다.
912에서, 메인 측벽 층이 나머지 스페이서 층 및 선택 게이트의 측벽들을 따라 형성된다.
914에서, 소스/드레인 구역들이 제어 및 선택 게이트들의 대향하는 측면들 상에서 반도체 기판에 형성된다.
916에서, ILD 층이 소스/드레인 구역들 및 반도체 기판 위에, 그리고 제어 및 선택 게이트들 및 나머지 스페이서 및 메인 측벽 층들 위에 그리고 주변에 형성된다.
918에서, 제어 및/또는 선택 게이트들로, 및/또는 소스/드레인 구역들로 ILD 층을 통해 연장하여 접촉부들이 형성된다.
흐름도(900)에 의해 설명된 방법이 일련의 동작들 또는 이벤트들로서 본원에 예시되고 설명되는 한편, 그와 같은 동작들 또는 이벤트들의 예시된 순서가 제한의 의미로 해석되어서는 안 됨이 인식될 것이다. 예를 들어, 일부 동작들은 서로 다른 순서들로 및/또는 본원에 예시되고 및/또는 설명된 것들과 별개의 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 본원의 설명 중 하나 또는 그 이상의 양상들 또는 실시예들을 구현하기 위해 모든 예시 동작들이 요청되는 것은 아닐 수 있으며, 본원에 도시된 동작들 중 하나 또는 그 이상은 하나 또는 그 이상의 별개 동작들 및/또는 국면들로 실행될 수 있다.
도 10-20을 참조하면, 다양한 제조 스테이지들에서 SiNT 기반 분리-게이트 플래시 메모리 셀의 일부 실시예들의 단면도들이 도 9의 방법을 예시하기 위해 제공된다. 도 10-20은 방법에 관하여 설명되더라도, 도 10-20에 개시되는 구조들은 방법에 제한되는 것이 아니라, 대신에 방법과 무관한 구조들로서 자립할 수 있음이 인식될 것이다. 유사하게, 방법이 도 10-20에 관하여 설명되더라도, 방법은 도 10-20에 개시된 구조들에 제한되는 것이 아니라, 대신에 도 10-20에 개시되는 구조들에 무관하게 자립할 수 있음이 인식될 것이다.
도 10 및 11은 동작(902)에 대응하는 일부 실시예들의 단면도들(1000, 1100)을 예시한다.
도 10에 예시된 바와 같이, 반도체 기판(206")이 제공된다. 반도체 기판(206")은 예를 들어, 벌크(bulk) 반도체 기판 또는 SOI 기판일 수 있다. 또한 예시된대로, SiNT 박막(100") 및 제어 게이트 층(202")이 그 순서로 반도체 기판(206") 위에 적층된다. SiNT 박막(100")은 바닥의 터널링 유전체 층(102"), 바닥 유전체 층(102") 위에 배치되는 최상부의 블로킹 유전체 층(104"), 및 최상부와 바닥 유전체 층들(102", 104") 사이에 배치되는 SiNT들(106")을 포함한다. SiNT 박막(100")은 예를 들어, 도 4에 설명된 바와 같이 형성될 수 있다. 또한, 제어 게이트 층(202")은 예를 들어, 물리적 기상 증착(physical vapor deposition: PVD)과 같은 임의의 적합한 증착 기술을 이용하여 형성될 수 있다. 제어 게이트 층(202")은 예를 들어, 금속 또는 도핑 폴리실리콘과 같은 전도성 재료일 수 있다.
도 11에 예시된 바와 같이, 제어 게이트 층(202")의 구역들 및 제어 게이트 구역을 둘러싸는 SiNT 박막(100")을 통해 반도체 기판(206")에 대해 제 1 에칭이 수행된다. 제 1 에칭은 나머지 SiNT 박막(100)을 오버라잉하는 제어 게이트(202)를 가지는 제어 게이트 적층을 발생시킨다. 일부 실시예들에서, 제 1 에칭을 수행하기 위한 프로세스는: 제어 게이트 층(202") 위에 포토레지스트 층을 형성하는 단계; 제어 게이트 구역을 마스킹하기 위해 포토레지스트 층을 패터닝하는 단계; 부식액(1102)을 제어 게이트 층(202") 및 SiNT 박막(100")에 도포하는 단계; 및 패턴화 포토레지스트 층(1104)을 제거하는 단계를 포함한다.
도 12는 동작(904)에 대응하는 일부 실시예들의 단면도(1200)를 예시한다.
도 12에 의해 예시된 바와 같이, 스페이서 층(212') 및 선택 게이트 층(204")은 그 순서로 형성된다. 스페이서 층(212')은 반도체 기판(206") 위에, 그리고 나머지 SiNT 박막(100) 및 제어 게이트(202)를 라이닝하면서(lining) 형성된다. 선택 게이트 층(204")은 스페이서 층(212')을 라이닝하여 형성된다. 전형적으로, 스페이싱 및 선택 게이트 층들(204", 212')은 등각 증착 기술(conformal deposition technique)을 사용하여 형성된다. 선택 게이트 층(204")은 예를 들어, 금속 또는 도핑 폴리실리콘과 같은 전도성 재료일 수 있다. 스페이서 층(212')은 예를 들어, 실리콘 이산화물과 같은 유전체일 수 있다.
도 13은 동작(906)에 대응하는 일부 실시예들의 단면도(1300)를 예시한다.
도 13에 의해 예시된 바와 같이, 스페이서 층(212')의 최상부 표면 아래로 또는 그 표면과 거의 수평으로 되돌려 선택 게이트 층(204")을 에칭하기 위해 선택 게이트 층(204") 내로 제 2 에칭이 수행된다. 제 2 에칭은 또한 선택 게이트 층(204")의 측면 스트레치들(stretches)을 제거한다. 일부 실시예들에서, 부식액(1302)이 선택 게이트 층(204")의 두께를 통해 에칭하는데 소요되는 대략의 시간 동안 부식액(1302)에 선택 게이트 층(204")을 노출시킴으로써 제 2 에칭이 수행된다.
도 14는 동작(908)에 대응하는 일부 실시예들의 단면도(1400)를 예시한다.
도 14에 의해 예시된 바와 같이, 선택 게이트(204)를 형성하기 위해, 선택 게이트 구역을 둘러싸는 나머지 선택 게이트 층(204")의 구역들을 통해 스페이서 층(212')에 대해 제 3 에칭이 수행된다. 일부 실시예들에서, 제 3 에칭을 수행하기 위한 프로세스는: 나머지 선택 게이트 층(204") 및 스페이서 층(212') 위에 포토레지스트 층을 형성하는 단계; 선택 게이트 구역을 마스킹하기 위해 포토레지스트 층을 패터닝하는 단계; 부식액(1402)을 나머지 선택 게이트 층(204")에 도포하는 단계; 및 패터닝된 포토레지스트 층(1404)을 제거하는 단계를 포함한다.
도 15는 동작(910)에 대응하는 일부 실시예들의 단면도(1500)를 예시한다.
도 15에 의해 예시된 바와 같이, 제어 게이트(202)의 최상부 표면 아래로 또는 그 표면과 거의 수평으로 되돌려 스페이서 층(212')을 에칭하기 위해 스페이서 층(212') 내로 제 4 에칭이 수행된다. 제 4 에칭은 또한 스페이서 층(212')의 측면 스트레치들을 제거한다. 일부 실시예들에서, 부식액(1502)이 스페이서 층(212')의 두께를 통해 에칭하는데 소요되는 대략의 시간 동안 부식액(1502)에 스페이서 층(212')을 노출시킴으로써 제 4 에칭이 수행된다.
도 16 및 17은 동작(912)에 대응하는 일부 실시예들의 단면도들(1600, 1700)을 예시한다.
도 16에 의해 예시된 바와 같이, 메인 측벽 층(214")은 반도체 기판(206") 위에, 그리고 나머지 스페이서 층(212) 및 제어 및 선택 게이트들(202, 204)을 라이닝하면서 형성된다. 전형적으로, 메인 측벽 층(214")은 등각 증착 기술을 사용하여 형성된다. 메인 측벽 층(214")은 예를 들어, 실리콘 질산화물과 같은 유전체일 수 있다.
도 17에 예시된 바와 같이, 선택 게이트(204)의 최상부 표면 아래로 또는 그 표면과 거의 수평으로 되돌려 메인 측벽 층(214")을 에칭하기 위해 메인 측벽 층(214") 내로 제 5 에칭이 수행된다. 제 5 에칭은 또한 메인 측벽 층(214")의 측면 스트레치들을 제거한다. 일부 실시예들에서, 부식액(1702)이 메인 측벽 층(214")의 두께를 통해 에칭하는데 소요되는 대략의 시간 동안 부식액(1702)에 메인 측벽 층(214")을 노출시킴으로써 제 5 에칭이 수행된다.
도 18은 동작(914)에 대응하는 일부 실시예들의 단면도(1800)를 예시한다.
도 18에 의해 예시된 바와 같이, 선택 및 제어 게이트들(202, 204)의 대향하는 측면들 상에 소스/드레인 구역들(208, 210)이 형성된다. 소스/드레인 구역들(208, 210)은 반도체 기판(206")의 도핑 구역들에 대응한다. 일부 실시예들에서, 소스/드레인 구역들(208, 210)을 형성하기 위한 프로세스는 나머지 메인 측벽 및 스페이서 층들(212, 214) 및 제어 및 선택 게이트들(202, 204)을 마스킹하는 마스크로 또는 마스크 없이 반도체 기판(206")에서 이온들(1802)을 주입하는 단계를 포함한다.
도 19는 동작(916)에 대응하는 일부 실시예들의 단면도(1900)를 예시한다.
도 19에 의해 예시된 바와 같이, ILD 층(216")은 소스/드레인 구역들(208, 210) 및 반도체 기판(206) 위에, 그리고 제어 및 선택 게이트들(202, 204) 및 나머지 스페이서 및 측벽 층들(212, 214) 위에 그리고 그 주변에 형성된다. ILD 층(216")은 임의의 적합한 증착 기술을 사용하여 형성될 수 있으며 예를 들어, 로우 k 유전체일 수 있다. 일부 실시예들에서, ILD 층(216")을 형성하기 위한 프로세스는 중간 ILD 층을 형성하는 단계 및 화학 기계적 연마(chemical mechanical polish: CMP)를 중간 ILD 층에 수행하는 단계를 포함한다.
도 20은 동작(918)에 대응하는 일부 실시예들의 단면도(200)를 예시한다.
도 20에 예시된 바와 같이, 접촉부들(218)은 ILD 층(216")을 통해 제어 및/또는 선택 게이트들(202, 204)로, 및/또는 소스/드레인 구역들(208, 210)로 연장하여 형성된다. 접촉부들(218)은 예를 들어, 구리나 텅스텐과 같은 금속일 수 있다. 일부 실시예들에서, 접촉부들(218)을 형성하기 위한 프로세스는: 에칭 프로세스를 사용하여 접촉 개구를 형성하는 단계; 전도성 재료로 접촉 개구들을 충전하는 단계; 및 전도성 재료를 통해 ILD 층(216")에 CMP를 수행하는 단계를 포함한다.
도 21을 참조하면, 흐름도(2100)는 SiNT 기반 분리-게이트 플래시 메모리 셀을 제조하기 위한 방법의 대안적인 실시예들을 제공한다.
2102에서, 반도체 기판의 선택 게이트 구역 위에 선택 게이트 적층이 형성된다. 선택 게이트 적층은 선택 게이트 유전체 층 및 선택 게이트 유전체 층을 오버라잉하는 선택 게이트를 포함한다.
2104에서, SiNT 박막 및 제어 게이트 층이 반도체 기판 및 선택 게이트 적층 위에 그 순서로 형성된다.
2106에서, 제어 게이트를 형성하기 위해, SiNT 박막의 구역들 및 제어 게이트 구역을 둘러싸는 제어 게이트 층을 통해, 반도체 기판 및 선택 게이트에 대해 제 1 에칭이 수행된다.
2108에서, 선택 게이트 유전체 층, 선택 및 제어 게이트들 및 나머지 SiNT 박막의 측벽들을 따라 메인 측벽 층이 형성된다.
2110에서, 선택 및 제어 게이트들의 대향하는 측면들 상에 반도체 기판에서 소스/드레인 구역들이 형성된다.
2112에서, ILD 층이 소스/드레인 구역들 및 반도체 기판 위에 형성된다. 또한, ILD 층은 제어 및 선택 게이트들, 선택 게이트 유전체 층 및 나머지 메인 측벽 층 위에 그리고 그 주변에 형성된다.
2114에서, 접촉부들이 ILD 층을 통해 제어 및/또는 선택 게이트들로, 및/또는 소스/드레인 구역들로 연장하여 형성된다.
흐름도(2100)에 의해 설명되는 방법은 본원에 일련의 동작들 또는 이벤트들로서 예시되고 설명되는 한편, 그와 같은 동작들 또는 이벤트들의 예시된 순서는 제한의 의미로 해석되어서는 안 됨이 인식될 것이다. 예를 들어, 일부 동작들은 서로 다른 순서들로 및/또는 본원에 예시되고 및/또는 설명된 것들과 별개의 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 본원의 설명 중 하나 또는 그 이상의 양상들 또는 실시예들을 구현하기 위해 모든 예시 동작들이 요청되는 것은 아닐 수 있으며, 본원에 도시된 동작들 중 하나 또는 그 이상은 하나 또는 그 이상의 별개 동작들 및/또는 국면들로 실행될 수 있다.
도 22-30을 참조하면, 다양한 제조 스테이지들에서 SiNT 기반 분리-게이트 플래시 메모리 셀의 대안적인 실시예들의 단면도들이 도 21의 방법을 예시하기 위해 제공된다. 도 22-30은 방법에 관하여 설명되더라도, 도 22-30에 개시되는 구조들은 그 방법에 제한되는 것이 아니라, 대신에 방법과 무관한 구조들로서 자립할 수 있음이 인식될 것이다. 유사하게, 방법이 도 22-30에 관하여 설명되더라도, 방법은 도 22-30에 개시된 구조들에 제한되는 것이 아니라, 대신에 도 22-30에 개시되는 구조들에 무관하게 자립할 수 있음이 인식될 것이다.
도 22 및 23은 동작(2102)에 대응하는 일부 실시예들의 단면도들(2200, 2300)을 예시한다.
도 22에 의해 예시된 바와 같이, 반도체 기판(206''')이 제공된다. 반도체 기판(206''')은 예를 들어, 벌크 반도체 기판이나, SOI 기판일 수 있다. 또한 예시된대로, 선택 게이트 유전체 층(306') 및 선택 게이트 층(204'''')은 반도체 기판(206''') 위에 그 순서로 적층된다. 선택 게이트 유전체 층(306')은 예를 들어, 실리콘 이산화물일 수 있다. 또한, 선택 게이트 층(204'''')은 예를 들어, 금속 또는 도핑 폴리실리콘과 같은 전도성 재료일 수 있다.
도 23에 예시된 바와 같이, 선택 게이트 층(204'''')의 구역들 및 선택 게이트 구역을 둘러싸는 선택 게이트 유전체 층(306')을 통해 반도체 기판(206''')에 대해 제 1 에칭이 수행된다. 제 1 에칭은 나머지 선택 게이트 유전체 층(306)을 오버라잉하는 선택 게이트(204')를 가지는 선택 게이트 적층을 발생시킨다. 일부 실시예들에서, 제 1 에칭을 수행하기 위한 프로세스는: 선택 게이트 층(204'''') 위에 포토레지스트 층을 형성하는 단계; 선택 게이트 구역을 마스크하기 위해 포토레지스트 층을 패터닝하는 단계; 부식액(2302)을 선택 게이트 층(204'''') 및 선택 게이트 유전체 층(306')에 도포하는 단계; 및 패터닝된 포토레지스트 층(2304)을 제거하는 단계를 포함한다.
도 24는 동작(2104)에 대응하는 일부 실시예들의 단면도(2400)를 예시한다.
도 24에 예시된 바와 같이, SiNT 박막(100''') 및 제어 게이트 층(202''')은 그 순서로 형성된다. SiNT 박막(100''')은 반도체 기판 위에, 그리고 나머지 선택 게이트 유전체 층(306) 및 선택 게이트(204')를 라이닝하면서 형성된다. SiNT 박막(100''')은 바닥의, 터널링 유전체 층(102'''), 바닥 유전체 층(102''') 위에 배치되는 최상부의, 블로킹 유전체 층(104'''), 및 최상부와 바닥 유전체 층들(102''', 104''') 사이에 배치되는 SiNT들(106''')을 포함한다. SiNT 박막(100''')은 전형적으로 등각으로 그리고 도 4에 설명된 바와 같이 형성된다. 제어 게이트 층(202''')은 전형적으로 등각으로 SiNT 박막(100''')을 라이닝하면서 형성된다. 제어 게이트 층(202''')은 예를 들어, 금속 또는 도핑 폴리실리콘과 같은 전도성 재료일 수 있다.
도 25는 동작(2106)에 대응하는 일부 실시예들의 단면도(2500)를 예시한다.
도 25에 의해 예시된 바와 같이, SiNT 박막(100''')의 구역들 및 반도체 기판(206''') 및 제어 게이트 구역을 둘러싸는 제어 게이트 층(202''')을 통해, 반도체 기판(206''') 및 선택 게이트(204')에 대해 제 2 에칭이 수행된다. 제 2 에칭은 나머지 SiNT 박막(100')을 오버라잉하는 제어 게이트(202')를 발생시킨다. 일부 실시예들에서, 제 2 에칭을 수행하기 위한 프로세스는: 제어 게이트 층(202''') 및 SiNT 박막(100''') 위에 포토레지스트 층을 형성하는 단계; 제어 게이트 구역을 마스킹하기 위해 포토레지스트 층을 패터닝하는 단계; 부식액(2502)을 제어 게이트 층(202''')에 도포하는 단계; 및 패터닝된 포토레지스트 층(2504)을 제거하는 단계를 포함한다.
도 26 및 27은 동작(2108)에 대응하는 일부 실시예들의 단면도들(2600, 2700)을 예시한다.
도 26에 의해 예시된 바와 같이, 메인 측벽 층(214''')이 반도체 기판(206''') 위에, 그리고 나머지 선택 게이트 유전체 층(306), 나머지 SiNT 박막(100') 및 제어 및 선택 게이트들(202', 204')을 라이닝하면서 형성된다. 전형적으로, 메인 측벽 층(214''')은 등각 증착 기술을 사용하여 형성된다. 메인 측벽 층(214''')은 예를 들어, 실리콘 질화물일 수 있다.
도 27에 의해 예시된 바와 같이, 제어 게이트(202')의 최상부 표면 아래로 또는 그 표면과 거의 수평으로 되돌려 메인 측벽 층(214''')을 에칭하기 위해 메인 측벽 층(214''') 내로 제 3 에칭이 수행된다. 제 3 에칭은 또한 메인 측벽 층(214''')의 측면 스트레치들을 제거한다. 일부 실시예들에서, 부식액(2702)이 메인 측벽 층(214''')의 두께를 통해 에칭하는데 소요되는 대략의 시간 동안 부식액(2702)에 메인 측벽 층(214''')을 노출시킴으로써 제 3 에칭이 수행된다.
도 28은 동작(2110)에 대응하는 일부 실시예들의 단면도(2800)를 예시한다.
도 28에 예시된 바와 같이, 소스/드레인 구역들(208', 210')은 선택 및 제어 게이트들(202', 204')의 대향하는 측면들 상에 형성된다. 소스/드레인 구역들(208', 210')은 반도체 기판(206")의 도핑 구역들에 대응한다. 일부 실시예들에서, 소스/드레인 구역들(208', 210')을 형성하기 위한 프로세스는 나머지 메인 측벽 및 선택 게이트 유전체 층들(214', 306) 및 제어 및 선택 게이트들(202', 204')을 마스킹하는 마스크로 또는 마스크 없이 반도체 기판(206''')에서 이온들(2802)을 주입하는 단계를 포함한다.
도 29는 동작(2112)에 대응하는 일부 실시예들의 단면도(2900)를 예시한다.
도 29에 예시된 바와 같이, ILD 층(216''')은 소스/드레인 구역들(208', 210') 및 반도체 기판(206') 위에, 그리고 제어 및 선택 게이트들(202', 204') 및 나머지 메인 측벽 및 선택 게이트 유전체 층들(214', 306) 위에 그리고 그 주변에 형성된다. ILD 층(216''')은 임의의 적합한 증착 기술을 사용하여 형성될 수 있으며 예를 들어, 로우 k 유전체일 수 있다. 일부 실시예들에서, ILD 층(216''')을 형성하기 위한 프로세스는 중간 ILD 층을 형성하는 단계 및 CMP를 중간 ILD 층 내로 수행하는 단계를 포함한다.
도 30은 동작(2114)에 대응하는 일부 실시예들의 단면도(3000)를 예시한다.
도 30에 예시된 바와 같이, 접촉부들(218')은 ILD 층(216''')을 통해 제어 및/또는 선택 게이트들(202', 204')로, 및/또는 소스/드레인 구역들(208', 210')로 연장하여 형성된다. 접촉부들(218')은 예를 들어, 구리나 텅스텐과 같은 금속일 수 있다. 일부 실시예들에서, 접촉부들(218')을 형성하기 위한 프로세스는: 에칭 프로세스를 사용하여 접촉 개구들을 형성하는 단계; 전도성 재료로 접촉 개구들을 충전하는 단계; 및 전도성 재료를 통해 ILD 층(216')에 CMP를 수행하는 단계를 포함한다.
따라서, 상기로부터 인식될 수 있는 바와 같이, 본 개시물은 플래시 메모리 셀을 제공한다. 플래시 메모리 셀은 반도체 기판 및 양자 나노-팁 박막을 포함한다. 양자 나노-팁 박막은 데이터의 단위에 대응하는 전하들을 트랩하도록 구성된다. 또한, 양자 나노-팁 박막은 반도체 기판 위에 배치되는 제 1 유전체 층, 제 1 유전체 층 위에 배치되는 제 2 유전체 층 및 제 1 유전체 층 위에 배치되며 제 2 유전체 층으로 연장하는 양자 나노-팁들을 포함한다. 양자 나노-팁들은 제 2 유전체 층 내의 포인트들에서 끝난다.
다른 실시예들에서, 본 개시물은 플래시 메모리 셀을 제조하기 위한 방법을 제공한다. 제 1 유전체 층은 반도체 기판 위에 형성된다. 실리콘 층은 제 1 유전체 층 위에 형성된다. 열 처리 프로세스는 실리콘 층을 결정화하고 제 1 유전체 층 위에 SiND들을 성장시키기 위해 수행된다. SiND들은 제 1 유전체 층으로부터 먼 방향으로 테이퍼링하는 폭들을 가지고 포인트들에서 끝나는 SiNT들로 SiND들을 형상화하기 위해 반응성 플라즈마에 노출된다. 제 2 유전체 층은 제 1 유전체 층 및 SiNT들 위에 형성된다.
또 다른 실시예들에서, 본 개시물은 플래시 메모리 셀을 위한 스토리지(storage) 막을 제공한다. 스토리지 막은 제 1 유전체 층, 제 1 유전체 층 위에 배치되는 제 2 유전체 층 및 제 1 유전체 층 위에 배치되며 제 2 유전체 층으로 연장하는 SiNT들을 포함한다. SiNT들의 높이 대 폭의 비는 50 퍼센트보다 크다.
전술한 바는 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 여러 실시예들의 피처들을 개략한다. 당업자들은 동일한 목적들을 실행하기 위해 및/또는 본원에 도입된 실시예들의 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 등가물 구성들이 본 개시물의 정신 및 범위로부터 이탈하지 않으며, 본 개시물의 정신 및 범위로부터 이탈하지 않고서 본원에서의 다양한 변경들, 치환들(substitutions) 및 개조들(alterations)을 할 수 있음을 깨달아야 한다.

Claims (10)

  1. 플래시 메모리 셀로서,
    반도체 기판; 및
    데이터의 단위에 대응하는 전하들을 트랩(trap)하도록 구성되는 양자 나노-팁 박막(quantum nano-tip thin film)을 포함하며, 상기 박막은,
    상기 반도체 기판 위에 배치되는 제 1 유전체 층;
    상기 제 1 유전체 층 위에 배치되는 제 2 유전체 층; 및
    상기 제 1 유전체 층 위에 배치되며 상기 제 2 유전체 층으로 연장하는 양자 나노-팁들을 포함하며, 상기 양자 나노-팁들은 상기 제 2 유전체 층 내의 포인트들(points)에서 끝나는 것인, 플래시 메모리 셀.
  2. 제 1 항에 있어서,
    상기 양자 나노-팁들은 피라미드(pyramid) 또는 원뿔(cone) 형상을 가지는 것인, 플래시 메모리 셀.
  3. 제 1 항에 있어서,
    상기 양자 나노-팁들은 20 퍼센트 이상의 커버리지 비(coverage ratio)로 상기 제 1 유전체 층의 최상부 표면을 덮는 것인, 플래시 메모리 셀.
  4. 제 1 항에 있어서,
    상기 양자 나노-팁들은 50 퍼센트 이상의 높이 대 폭의 비를 가지는 것인, 플래시 메모리 셀.
  5. 제 1 항에 있어서,
    상기 제 1 유전체 층의 두께는 100 옹스트롬보다 작으며, 상기 제 2 유전체 층의 두께는 200 옹스트롬보다 작은 것인, 플래시 메모리 셀.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 최상부 표면에 매립되는(embedded) 한 쌍의 소스/드레인 구역들;
    상기 쌍의 소스/드레인 구역들 사이에서 상기 막 위에 배치되는 제어 게이트; 및
    상기 제어 게이트와 상기 쌍의 소스/드레인 구역들 중 하나 사이에 측방향으로 이격되는 선택 게이트를 더 포함하는, 플래시 메모리 셀.
  7. 제 6 항에 있어서,
    상기 선택 게이트 아래에 배치되며, 상기 제어 및 선택 게이트들의 이웃하는 측벽들 사이로 연장하는 스페이서 층을 더 포함하는, 플래시 메모리 셀.
  8. 제 6 항에 있어서,
    상기 선택 게이트 아래에 배치되는 선택 게이트 유전체 층을 더 포함하며, 상기 막은 상기 제어 및 선택 게이트들의 이웃하는 측벽들 사이로 연장하는 것인, 플래시 메모리 셀.
  9. 플래시 메모리 셀을 제조하기 위한 방법으로서,
    반도체 기판 위에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층 위에 실리콘 층을 형성하는 단계;
    상기 실리콘 층을 결정화하고 상기 제 1 유전체 층 위에 실리콘 나노-도트들(silcon nano-dots: SiNDs)을 성장시키기 위해 열 처리 프로세스를 수행하는 단계;
    상기 SiND들을 상기 제 1 유전체 층으로부터 먼 방향으로 테이퍼링하는(tapering away) 폭들을 가지고 포인트들에서 끝나는 실리콘 나노-팁들(SiNTs)로 형상화하기 위해 상기 SiND들을 반응성 플라즈마에 노출시키는 단계; 및
    상기 제 1 유전체 층 및 상기 SiNT들 위에 제 2 유전체 층을 형성하는 단계를 포함하는, 플래시 메모리 셀을 제조하기 위한 방법.
  10. 플래시 메모리 셀을 위한 스토리지 막(storage film)으로서,
    상기 스토리지 막은,
    제 1 유전체 층;
    상기 제 1 유전체 층 위에 배치되는 제 2 유전체 층; 및
    상기 제 1 유전체 층 위에 배치되며 상기 제 2 유전체 층으로 연장하는 실리콘 나노-팁들(silicon nano-tips: SiNTs)을 포함하며, 상기 SiNT들의 높이 대 폭의 비는 50 퍼센트보다 큰 것인, 플래시 메모리 셀을 위한 스토리지 막.
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