KR101402580B1 - 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법 - Google Patents
분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법 Download PDFInfo
- Publication number
- KR101402580B1 KR101402580B1 KR1020120047059A KR20120047059A KR101402580B1 KR 101402580 B1 KR101402580 B1 KR 101402580B1 KR 1020120047059 A KR1020120047059 A KR 1020120047059A KR 20120047059 A KR20120047059 A KR 20120047059A KR 101402580 B1 KR101402580 B1 KR 101402580B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- dielectric
- substrate
- metal
- storage element
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000003860 storage Methods 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 129
- 238000000034 method Methods 0.000 claims description 66
- 125000006850 spacer group Chemical group 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 239000012212 insulator Substances 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 17
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 239000002159 nanocrystal Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000007667 floating Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 description 26
- 230000006870 function Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 230000005525 hole transport Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000012217 deletion Methods 0.000 description 3
- 230000037430 deletion Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- -1 sections Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 장치는 기판; 제1 영역에서 상기 기판 위에 배치된 저장 요소; 상기 저장 요소 위에 배치된 제어 게이트; 상기 제1 영역에 인접한 제2 영역에서 상기 기판 상에 배치된 고유전율 유전층; 및 상기 고유전율 유전층 위에 그리고 상기 저장 요소 및 상기 제어 게이트에 인접하게 배치된 금속 선택 게이트를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC 물질 및 설계에서 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. 그러나, 이러한 진보는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다. 집적 회로 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트 또는 라인)는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 스케일링의 추세 동안에, 다양한 물질들이 필드 효과 트랜지스터(FET)에서 게이트 전극 및 게이트 유전체를 위해 이용되었다. 한 방식은 게이트 전극을 위해 금속 물질을 그리고 게이트 유전체를 위해 고유전율(high-k) 유전체를 이용하여 이러한 장치를 제조하는 것이다. 그러나, 고유전율 금속 게이트(high-k metal gate; HKMG) 장치는 대개 게이트 구조에 추가적인 층을 요구한다. 예를 들어, 일함수층은 금속 게이트의 일함수 값을 조정하는데 이용될 수 있다.
이러한 방식이 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족시키지는 못한다. 예를 들어, 저장 요소로부터 고속의 읽기 선택을 위한 선택 게이트는, HKMG 처리로 통합되어야 하고, 플래시 셀은 HKMG 기술에 내장되어야 한다.
반도체 장치는 기판; 제1 영역에서 상기 기판 위에 배치된 저장 요소; 상기 저장 요소 위에 배치된 제어 게이트; 상기 제1 영역에 인접한 제2 영역에서 상기 기판 상에 배치된 고유전율 유전층; 및 상기 고유전율 유전층 위에 그리고 상기 저장 요소 및 상기 제어 게이트에 인접하게 배치된 금속 선택 게이트를 포함한다.
본 발명에 따르면, 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법을 제공하는 것이 가능하다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 실시예에 따라 반도체 장치를 제조하는 방법을 도시하는 흐름도이다.
도 2a 및 2b는 본 개시의 실시예에 따른 제조 단계에서, 반도체 장치의 개략적인 단편적 평면도 및 단면도를 각각 나타낸다.
도 3a 및 3b는 본 개시의 실시예에 따른 다른 제조 단계에서, 반도체 장치의 개략적인 단편적 평면도 및 단면도를 각각 나타낸다.
도 4 내지 12는 본 개시의 실시예들에 따른 다양한 제조 단계에서 반도체 장치의 단면도를 나타낸다.
도 13은 본 개시의 실시예들에 따른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
도 14는 본 개시의 실시예들에 따른, 다른 반도체 장치 및 다른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
도 15는 본 개시의 실시예들에 따른, 다른 반도체 장치 및 다른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
도 1은 본 개시의 실시예에 따라 반도체 장치를 제조하는 방법을 도시하는 흐름도이다.
도 2a 및 2b는 본 개시의 실시예에 따른 제조 단계에서, 반도체 장치의 개략적인 단편적 평면도 및 단면도를 각각 나타낸다.
도 3a 및 3b는 본 개시의 실시예에 따른 다른 제조 단계에서, 반도체 장치의 개략적인 단편적 평면도 및 단면도를 각각 나타낸다.
도 4 내지 12는 본 개시의 실시예들에 따른 다양한 제조 단계에서 반도체 장치의 단면도를 나타낸다.
도 13은 본 개시의 실시예들에 따른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
도 14는 본 개시의 실시예들에 따른, 다른 반도체 장치 및 다른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
도 15는 본 개시의 실시예들에 따른, 다른 반도체 장치 및 다른 반도체 장치에서의 프로그램 기능 및 삭제 기능을 나타낸다.
다음의 개시는 다양한 실시예들의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 동일하거나 유사한 피처들이 단순함과 명료함을 위해 본 명세서에서 유사하게 번호가 붙을 수 있음을 유념한다. 게다가, 도면들의 일부는 명료함을 위해 단순화될 수 있다. 따라서, 도면들은 정해진 기기(예컨대, 장치) 또는 방법의 컨포넌트들을 전부 도시하지 않을 수 있다.
본 개시의 다양한 양태들은 본 개시의 이상적인 구성의 도식적인 예시인 도면들을 참조하여 본 명세서에 기술될 것이다. 그로써, 결과적으로 예시의 형태에서 변화(예를 들면, 제조 기술 및/또는 허용오차)를 기대할 수 있다. 따라서, 본 명세서에 걸쳐 제시된 본 개시의 다양한 양태는 본 명세서에 예시되고 기술된 요소들(예컨대, 영역, 층, 섹션, 기판 등)의 특정한 모양으로 제한된 것으로 해석되어서는 안되고, 예를 들어 제조 결과 형태에서의 편차를 포함해야 한다. 예로써, 직사각형으로서 예시되거나 기술된 요소는, 둥그런 피처 또는 구부러진 피처를 가질 수 있고, 및/또는 한 요소에서 다른 요소로 불연속적 변경보다는 그 에지에서 등급 농도(gradient concentration)를 가질 수 있다. 따라서, 도면에 예시된 요소들은 사실상 도식적이고, 그들의 모양은 요소의 정확한 모양을 설명하기위한 것이 아니고, 본 개시의 범위를 제한하기 위한 것이 아니다.
이제, 도 1을 참조하면, 본 개시의 실시예들에 따라 반도체 장치를 제조하는 방법(100)을 나타내는 흐름도가 도시된다. 방법(100)은 블록(102)에서 탑 표면을 구비한 기판을 제공하는 단계, 블록(104)에서 기판 위에 저장 요소를 형성하는 단계, 블록(106)에서 저장 요소 위에 제어 게이트를 형성하는 단계, 블록(108)에서 제어 게이트의 측면, 저장 요소의 측면, 및 기판의 탑 표면의 일부 위에 고유전율(high-k) 유전층을 형성하는 단계, 및 블록(110)에서 고유전율 유전층 위에 그리고 저장 요소 및 제어 게이트에 인접한 금속 선택 게이트를 형성하는 단계를 포함한다.
방법(100)의 동작은 재배치 될 수 있거나 그렇지 않으면 다양한 양태들의 범위 내에서 수정될 수 있음을 유념해야 한다. 또한, 도 1의 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 추가의 공정들이 제공될 수 있고, 일부 다른 공정들이 본 명세서에 단지 간단히 기술될 수 있음을 유념해야 한다. 따라서, 다른 구현들이 본 명세서에 기술된 다양한 양태들의 범위 내에서 가능하다. 다른 실시예에서, 고유전율 유전층은 기판 상에 형성되지만, 제어 게이트 및 저장 요소의 측면 상에는 형성되지 않는다.
본 개시의 양태에 따라, 방법은 고유전율 유전체 금속 게이트(HKMG) 기술을 이용하여 금속 선택 게이트 및 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터를 동시에 제조하는 단계를 더 포함할 수 있다.
본 개시의 다른 양태에 따라, 방법은 기판의 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 영역 위에 금속 선택 게이트 및 금속 산화물 반도체(MOS) 트랜지스터를 동시에 제조하는 단계를 더 포함할 수 있다.
본 개시의 또 다른 양태에 따라, 방법은 저장 요소 및 제어 게이트에 인접한 기판에서 소스 영역을 형성하는 단계, 및 선택 게이트에 인접한 기판에서 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
본 개시의 또 다른 양태에 따라, 방법은 저장 요소, 제어 게이트, 고유전율 유전층, 금속 선택 게이트, 소스 영역, 및 드레인 영역 위에 층간 절연체를 형성하는 단계, 층간 절연체를 통해 소스 영역에 동작 가능하게 결합된 제1 콘택(contact)을 형성하는 단계, 및 층간 절연체를 통해 드레인 영역에 동작 가능하게 결합된 제2 콘택을 형성하는 단계를 더 포함할 수 있다.
본 개시의 또 다른 양태에 따라, 방법은 소스 영역 및 고유전율 유전층 위에 삭제 게이트를 형성하는 단계, 삭제 게이트, 저장 요소, 제어 게이트, 고유전율 유전층, 금속 선택 게이트, 소스 영역, 및 드레인 영역 위에 층간 절연체를 형성하는 단계; 및 층간 절연체를 통해 드레인 영역에 동작 가능하게 결합된 콘택을 형성하는 단계를 더 포함할 수 있다.
이제, 도 2b, 도 3b 및 도 4 내지 12를 참조하면, 다양한 제조 단계에서 반도체 장치(200)의 단면도가 본 개시의 실시예들에 따라 예시되고, 도 2a 및 3a를 참조하면, 각각의 제조 단계에서 반도체 장치(200)의 평면도가 본 개시의 실시예들에 따라 예시된다. 도 2 내지 12에 도시된 단계들 이전에, 단계들 동안에, 및/또는 단계들 이후에 추가의 공정들이 제공될 수 있고, 일부 선택된 공정들은 당해 기술에 잘 공지되어 있다면 단지 간단히 기술될 수 있음을 이해해야 한다.
도 2a 및 도 2b는 탑 표면을 구비한 기판(202), 및 기판(202) 위에 배치된 저장 요소층(204)을 포함하는 반도체 장치(200)를 나타낸다. 일 실시예에서, 반도체 장치는 실리콘 반도체 기판(202) 상에 형성된다. 대안적으로, 반도체 기판(202)은, 게르마늄을 포함하는 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합일 수 있다. 일 실시예에서, 저장 요소층(204)은 폴리실리콘, 나노 크리스탈막, 또는 질화막으로 구성된다.
기판(202) 상에서 상이한 장치(예컨대, 아날로그 장치 또는 디지털 장치)는 유전체 분리 피처와 같은 분리 구조에 의해 나누어질 수 있다. 일 실시예에서, 분리 구조는 활성 영역 및 전기적 분리 장치를 정의하기 위해 쉘로우 트렌치 분리(shallow trench isolation; STI)를 이용할 수 있다. 분리 구조는 일례로 실리콘 산화물로 구성될 수 있다. 그러나, 다른 대안적인 실시예들에서, 유전체는 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 및/또는 이들의 조합물일 수 있다. 분리 구조는 대안적으로 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화 라이너 층과 같은 다층 구조를 가질 수 있다.
도 3a 및 도 3b는 저장 요소층(204) 위에 배치된 제어 게이트(206) 및 각각의 제어 게이트(206) 위에 배치된 캡핑층(208)을 포함하는 반도체 장치(200)를 나타낸다. 일례로, 제어 게이트(206)는 폴리실리콘으로 구성된다. 일례로, 캡핑층(208)은 산화물, 실리콘 질화물, 또는 유전막의 조합과 같은 유전체로 구성되고, 에칭 또는 평탄화(예컨대, CMP) 정지층 또는 희생층(sacrificial layer)으로서 이용된다.
도 4는 제1 스택 게이트 구조(201a) 및 제2 스택 게이트 구조(201b)를 형성하기 위해 저장 요소층의 에칭을 나타내고, 각각의 스택 게이트 구조는 기판(202) 위에 배치된 저장 요소(204), 저장 요소(204) 위에 배치된 제어 게이트(206), 및 제어 게이트(206) 위에 배치된 캡핑층(208)을 포함한다. 저장 요소(204)는 제어 게이트(206)로 자기 정렬되고, 일례로, 이것은 폴리실리콘 부동 게이트, 나노 크리스탈막, 또는 질화막이다.
그리고 나서, 유전층(212)이 제1 스택 게이트 구조(201a) 및 제2 스택 게이트 구조(201b)의 탑 표면 및 측면 표면 위에 컨포멀(conformal)하게 형성되어 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b) 사이에 리세스(recess)를 형성한다. 유전층 리세스는 유전층(212)에 의해 형성된 내부 측벽을 갖는다. 일 실시예에서, 유전층(212)은 실리콘 산화질화물, 실리콘 질화물, 또는 다른 적합한 유전체로 구성될 수 있다. 유전층은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 스핀온 코팅과 같은 적합한 기술에 의해 형성될 수 있다.
그리고 나서, 소스 영역(210)이 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b) 사이에 형성된 유전층(212)의 리세스 밑의 기판(202)에 형성된다. 일 실시예에서, 소스 영역(210)은 유전층 리세스의 내부 측벽에 의해 정렬된다.
도 5는 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b)의 바깥쪽 측면 상에 측벽 스페이서(212.1)를 형성하기 위한 유전층(212)의 에칭을 나타낸다.
도 6은 기판(202)의 탑 표면의 일부 위에 그리고 측벽 스페이서(212.1)에 인접한 HK 유전층(212.2)의 형성을 나타낸다. HK 유전층(212.2)은 나중에 형성되는 선택 게이트를 위해 선택 게이트 유전층 역할을 한다. 일 실시예에서, HK 유전층(212.2)은 하프늄 산화물(HfOx), 하프늄 실리콘 산화물(HfSiO), 및/또는 하프늄 실리콘 산화질화물(HfSiON)로 구성될 수 있고, 대략 20 옹스트롬 내지 대략 200 옹스트롬에 이르는 범위의 두께를 가질 수 있지만, 대안적으로 일부 다른 두께를 가질 수도 있다. HK 유전층(212.2)은 단일층으로서 형성될 수 있거나, 이것은 선택적으로 기판 표면과 HK 유전층의 잔여물 사이의 계면층과 같은 추가적인 층을 포함할 수도 있다.
일 실시예에서, 고유전율 금속 게이트(HKMG) 금속 산화물 반도체(MOS)를 포함하는 상보형 금속 산화물 반도체(CMOS)는 주변 MOS HK 유전층을 형성하기 위해 HK 유전층(212.2)과 동시에 기판(202)의 상이한 영역(예컨대, 기판의 CMOS 영역) 위에 제조된다.
도 7을 참조하면, 측벽 스페이서(212.3)가 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b)의 안쪽 측면 상에 형성될 수 있다. 일 실시예에서, 측벽 스페이서(212.3)는 측벽 스페이서(212.1)를 형성하기 위한 에칭 공정에서 유전층(212)으로부터 형성된다. 다른 실시예에서, 측벽 스페이서(212.3)는 에칭 공정에 의해 고유전율 유전층(212.2)으로부터 형성된다. 또 다른 실시예에서, 측벽 스페이서(212.1 및 212.3)는 유전층(212) 및 고유전율 유전층(212.2)으로부터 두 개의 층을 포함한다.
본 실시예에서, 측벽 스페이서(212.1 및 212.3)는 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b)의 노출된 외부 측벽 및 노출된 내부 측벽에 인접하게 각각 형성된다. 앞서 언급한 바와 같이, 측벽 스페이서(212.1 및 212.3)는 이 실시예에서 독립적으로 형성되지만, 측벽 스페이서(212.1 및 212.3)는 다른 실시예들에서 동시에 형성될 수 있다. 측벽 스페이서는 실리콘 질화물과 같은 유전체로 구성될 수 있다. 대안적으로, 스페이서는 실리콘 카바이드, 실리콘 산화질화물, 다른 적합한 물질, 및/또는 이들의 조합일 수 있다. 또한, 이들은 각각 상이한 물질로 구성될 수 있다.
다른 실시예에서, 소스는 다수의 단계들을 포함하는 절차로 측벽 스페이서와 함께 형성된다. 예를 들어, 경도핑 소스 피처가 경 도즈(light dose)를 이용한 이온 주입에 의해 형성될 수 있고, 측벽 스페이서(212.1 및 212.3)가 증착 및 에칭에 의해 형성되고, 그 이후에 중도핑 소스가 중 도즈(heavy dose)를 이용한 다른 이온 주입에 의해 형성된다.
도 8 내지 도 11은 일 실시예에 따른 금속 게이트 라스트 공정에서 금속 선택 게이트의 형성을 나타낸다. 도 8을 참조하면, 제1 폴리실리콘 선택 게이트(214a)는 기판(202)의 탑 표면 상의 HK 유전층(212.2) 위에 그리고 제1 스택 게이트 구조(201a)에 인접하게 형성되고, 제2 폴리실리콘 선택 게이트(214b)는 기판(202)의 탑 표면 상의 HK 유전층(212.2) 위에 그리고 제2 스택 게이트 구조(201b)에 인접하게 형성된다. 제1 폴리실리콘 선택 게이트 및 제2 폴리실리콘 선택 게이트는 폴리실리콘 증착, CMP 또는 에칭에 의한 폴리실리콘 평탄화, 폴리실리콘 패턴화(예컨대, 포토리소그래피 및 에칭 기술을 통해)에 의해 형성될 수 있다. 일 실시예에서, CMOS는 주변 MOS 폴리실리콘, CMP 또는 에칭을 통한 폴리실리콘의 평탄화, 및 패턴화를 형성하기 위해 폴리실리콘 선택 게이트(214)와 동시에 기판(202)의 상이한 영역 위에 제조된다.
도 9는 제1 폴리실리콘 선택 게이트(214a)에 인접한 기판(202)에 형성된 제1 드레인 영역(218a) 및 제2 폴리실리콘 선택 게이트(214b)에 인접한 기판(202)에 형성된 제2 드레인 영역(218b)의 형성을 나타낸다. 그 다음에, 층간 절연체 (interlayer dielectric; ILD) 층(220)이 장치(200)의 구조의 지형(예컨대, 측벽 스페이서(212.1 및 212.3), 선택 게이트(214a 및 214b), 소스(210), 및 드레인(218)) 위에 형성된다. 일 실시예에서, CMOS는 주변 MOS 스페이서, 소스 영역과 드레인 영역, 및 ILD 층을 형성하기 위해 측벽 스페이서, 드레인 영역(218), 및 ILD 층(220)과 동시에 기판(202)의 상이한 영역 위에 제조된다.
소스 영역(210) 및 드레인 영역(218)은 연관된 장치의 설계 요건에 적합한, 주입된 도펀트를 갖는 도핑 영역이다. 소스 영역 및 드레인 영역이 pMOS 트랜지스터의 일부일 경우, 소스 영역 및 드레인 영역은 붕소 또는 BF2 또는 이들의 조합과 같은 p형 도펀트로 도핑된 p형 이다. 대안적으로, 소스 영역 및 드레인 영역이 nMOS 트랜지스터의 일부일 경우, 소스 영역 및 드레인 영역은 인 또는 비소 또는 이들의 조합과 같은 n형 도펀트로 도핑된 n형 이다.
채널 영역은 기판(202)에서 소스 영역(210)과 드레인 영역(218) 사이에 정의된다. 채널 영역은 장치가 도통 모드(conduction mode)인 경우 대다수의 캐리어가 소스 영역과 드레인 영역 사이에 흐르는, 기판에서의 활성 영역이다. 따라서, 선택 게이트 및 스택 게이트 구조는 소스 영역과 드레인 영역 사이의 채널 영역 위에 있다.
도 10은 선택 게이트(214) 및 캡핑층(208)이 노출될 때까지 ILD 층(220), 측벽 스페이서(212.1 및 212.3)의 일부, 및 선택 게이트(214a 및 214b)의 평탄화를 나타낸다. 일례로, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 또는 에칭과 같은 평탄화 공정은 화살표(222)에 의해 도시된다. 일 실시예에서, CMOS는 주변 MOS 트랜지스터 폴리실리콘을 노출하기 위해 폴리실리콘 선택 게이트(214)의 노출과 동시에 기판(202)의 상이한 영역 위에 제조된다.
도 11은 폴리실리콘 선택 게이트(214)의 제거, 금속 게이트막의 증착, 및 금속 선택 게이트(224)를 형성하기 위한 금속 게이트 평탕화를 나타낸다. 일 실시예에서, 주변 MOS는 기판(202)의 상이한 영역 위에 금속 선택 게이트(224)와 동시에 제조된다. (즉, 주변 MOS 트랜지스터는 주변 MOS 트랜지스터 폴리실리콘 게이트의 제거, 금속 게이트막의 증착, 및 금속 게이트 평탄화에 의해 동시에 형성된다.)
이 게이트 교체 공정에서, 폴리실리콘 선택 게이트는 제거되고 금속 선택 게이트로 교체된다. 일 실시예에서, 비도시된 포토레지스트 층이 제거를 시행하는 에칭을 용이하게 하기 위해 증착되고 패턴화될 수 있다. 폴리실리콘 게이트는 건식 에칭 공정 및/또는 습식 에칭 공정과 같은 임의의 적합한 공정에 의해 제거될 수 있다. 폴리실리콘을 에칭하여 제거한 이후에, 포토레지스트를 스트리핑하면, 금속층이 형성되고, 그 이후에 금속 선택 게이트 구조를 형성하기 위해 평탄화될 수 있다.
금속 선택 게이트 구조는 공정 호환성 및 성능 향상을 위해 통합 공정으로 MOS 트랜지스터를 위한 HKMG 게이트 스택으로 동시에 형성된다. 금속 선택 게이트 구조는 다른 실시예들에 따라 상이한 절차로 MOS 트랜지스터를 위한 HKMG 게이트 스택으로 형성될 수 있다.
다른 실시예에서, 금속 선택 게이트 구조는 고유전율 라스트 공정으로 MOS 트랜지스터를 위한 HKMG 게이트 스택으로 형성되고, 고유전율 유전층(212.2)은 폴리실리콘 선택 게이트(214)의 제거 이후에 형성된다. 이 실시예에서, 폴리실리콘 선택 게이트(214)의 제거는 게이트 트렌치를 야기한다. 고유전율 유전층은 게이트 트렌치에 증착되고, 그 이후에 금속 게이트막이 고유전율 유전층 상에 증착된다. 이 경우에, 고유전율 유전층은 또한 게이트 트렌치의 측벽 상에 형성된다.
다른 실시예에서, 금속 선택 게이트 구조는 게이트 퍼스트 공정으로 MOS 트랜지스터를 위한 HKMG 게이트 스택으로 형성된다. 이 실시예에서, 폴리실리콘층(214)을 증착하는 대신에, 금속 게이트막이 고유전율 유전층(212.2) 상에 직접 증착되어 금속 선택 게이트 구조를 형성한다. 이 경우에서, 도 11에 도시된 바와 같은 게이트 교체는 제거된다. 이 예를 증진하기 위해서, 고유전율 유전층은 저장 요소(204) 및 제어 게이트(206)의 측면에 형성된다.
또 다른 실시예에서, 금속 선택 게이트를 위한 게이트 유전층은 고유전율 유전층(212.2)과 기판(202) 사이에 실리콘 산화물과 같은 계면층을 포함한다. 또 다른 실시예에서, 금속 선택 게이트는, 적절한 일함수를 갖는 제1 금속막(일함수 금속으로도 불림)과 제1 금속막 위에 배치된 제2 금속막(예를 들어, 알루미늄)을 비롯한 다수의 금속막을 포함한다. 이 경우에, 제1 금속층은 향상된 회로 성능을 갖는 nMOS 트랜지스터 및 pMOS 트랜지스터를 위해 상이한 물질을 포함한다. 더욱이, 금속 선택 게이트를 위한 제1 금속층은, 소스(210) 및 드레인(218)이 n형이면 nMOS 트랜지스터와 동일한 금속 물질을 포함하거나, 대안적으로 소스(210) 및 드레인(218)이 p형이면 pMOS 트랜지스터와 동일한 금속 물질을 포함할 수 있다.
도 12는 장치(200) 구조의 지형(예컨대, 측벽 스페이서(212.1 및 212.3), 선택 게이트(224), 캡핑층(208), 소스(210), 및 드레인(218)) 위에 ILD 층(226)의 형성을 나타낸다. 그리고 나서, 콘택(228 및 230)이 드레인(218) 및 소스(210)에 각각 동작적으로 결합하도록 ILD 층(226)을 통해 형성된다.
따라서, 도 12는 탑 표면을 구비한 기판(202); 기판(202) 위에 배치된 제1 저장 요소(204a) 및 제1 저장 요소(204a) 위에 배치된 제1 제어 게이트(206a)를 포함하는 제1 스택 게이트 구조(201a); 기판(202) 위에 배치된 제2 저장 요소(204b) 및 제2 저장 요소(204b) 위에 배치된 제2 제어 게이트(206b)를 포함하는 제2 스택 게이트 구조(201b); 제1 스택 게이트 구조(201a)의 측면, 제2 스택 게이트 구조(201b)의 측면, 및 기판(202)의 탑 표면의 일부 위에 배치된 하나 이상의 유전층(예컨대, 212, 212.1, 212.2, 212.3); 고유전율 유전층(212.2) 위에 그리고 제1 스택 게이트 구조(201a)에 인접하게 배치된 제1 금속 선택 게이트(224a); 고유전율 유전층(212.2) 위에 그리고 제2 스택 게이트 구조(201b)에 인접하게 배치된 제2 금속 선택 게이트(224b); 제1 스택 게이트 구조(201a)와 제2 스택 게이트 구조(201b) 사이의 기판에 있는 소스 영역(210); 제1 금속 선택 게이트(224a)에 인접한 기판에 있는 제1 드레인 영역(218a); 및 제2 금속 선택 게이트(224b)에 인접한 기판에 있는 제2 드레인 영역(218b)을 포함하는 반도체 장치(200)를 나타낸다. 층간 절연체(220 및 226)는 제1 스택 게이트 구조, 제2 스택 게이트 구조, 고유전율 유전층, 제1 금속 선택 게이트, 제2 금속 선택 게이트, 소스 영역, 제1 드레인 영역, 및 제2 드레인 영역 위에 배치되고, 제1 콘택(228)은 층간 절연체를 통해 제1 드레인 영역(218a)에 동작적으로 결합되고, 제2 콘택(228b)은 층간 절연체를 통해 제2 드레인 영역(218b)에 동작적으로 결합되고, 제3 콘택(230)은 층간 절연체를 통해 소스 영역(210)에 동작적으로 결합된다. 선택 게이트(224) 및 스택 게이트 구조(201)는 소스 영역(210)과 드레인 영역(218) 사이의 채널 영역 위에 있다.
앞서 기술된 ILD 층은 실리콘 산화물로 구성될 수 있다. 대안적으로, ILD 층은 실리콘 질화물, 실리콘 산화질화물, TEOS 형성된 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 저유전율(low-k) 유전체와 같은 다른 유전체, 다른 적합한 유전체, 및/또는 이들의 조합을 포함할 수 있다. 예시적인 저유전율 유전체는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아주, 산타 클라라의 적용 물질), 크세로겔, 에어로겔, 비정질 플루오린화 탄소, 페럴린, BCB(bis-benzocyclobutenes), SiLK®(미시간주, 미들랜드, 다우 케미컬), 폴리이미드, 다른 적절한 물질, 및/또는 이들의 조합을 포함한다. ILD 층은 대안적으로 다수의 유전체를 구비한 다층 구조일 수 있다.
앞서 기술된 소스 콘택 및 드레인 콘택은 여러 가지의 횡단면 모양들 중 임의의 모양일 수 있다. 소스 콘택 및 드레인 콘택은 구리 또는 텅스텐과 같은 다양한 적합한 도전 물질로 구성될 수 있다. 일 실시예에서, 개구부는 소스 영역 및/또는 드레인 영역 위의 위치에서 ILD 층을 통해 에칭될 수 있다. 그 다음에, 개구부는 금속으로 충진(fill)될 수 있다. 상기의 콘택 형성 공정은 포토리소그래피, 에칭, 스트립핑, 증착, 및 임의의 다른 적절한 절차를 포함할 수 있다. 마지막으로, CMP 공정이 수행되어, 소스 콘택 및 드레인 콘택의 탑 부분과 ILD 층을 평탄화한다.
앞서 기술된 층들(예컨대, 폴리실리콘 및 금속층)은 각각 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 향상 CVD(PECVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합과 같은 임의의 적합한 공정을 이용하여 형성될 수 있다.
층들은 포토리소그래피 패턴화 공정과 같은 임의의 적합한 공정에 의해 패턴화될 수 있고, 이러한 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 및/또는 이들의 조합을 포함하는 적합한 단계들을 다수 포함할 수 있다. 더욱이, 포토리소그래피 노출 공정은 마스크없는 포토리소그래피, 전자 빔 기록, 또는 이온 빔 기록과 같은 다른 적절한 방법에 의해 전적으로 교체될 수 있다.
부가적으로, 반도체 장치(200)에서 집적 회로는 비예시된 수동 컴포넌트(예컨대, 저항, 커패시터, 인덕터 및.또는 퓨즈); 및 비예시된 능동 컴포넌트(예컨대, p채널 MOSFET(pMOS 트랜지스터) 및 n채널 MOSFET(nMOS 트랜지스터), 상보형 금속 산화물 반도체 트랜지스터(CMOS), 고전압 트랜지스터, 및/또는 고주파 트랜지스터를 포함하는 MOSFET); 다른 적합한 컴포넌트; 및/또는 이들의 조합을 더 포함할 수 있다.
도 13은 본 개시의 실시예들에 따른 반도체 장치(200)에서의 프로그램 기능 및 삭제 기능을 나타낸다. 반도체 장치(200)는 삭제 게이트를 포함하지 않는다.
상이한 바이어스 전압이 저장 요소(204)의 메모리 행위를 결정하는데 이용된다. 예를 들어, 장치(200)가 프로그램될 때, 입력 바이어스 전압은 전자/정공을 이온 주입층의 채널 영역으로부터 저장층으로 이동하게 만들고, 대응 비트 라인의 상태는 1/0에서 0/1로 시프트한다. 전자/정공 이동의 메커니즘은 장치 층의 유형에 따른다. 장치 층이 p형 반도체 물질로 만들어진 경우, 전자/정공 이동의 메커니즘은 게이트 구조 또는 채널 영역으로부터의 FN(Fowler Nordheim) 터널링 방법, SHH(Substrate Hot Hole) 주입 방법, 및 BTBHE(Band-To-Band Hot Electron) 주입 방법을 포함한다. 장치 층이 n형 반도체 물질로 만들어진 경우, 전자/정공 이동의 메커니즘은 게이트 구조 또는 채널 영역으로부터의 FN(Fowler Nordheim) 터널링 방법, CHE(Channel Hot Electron) 주입 방법, 및 BTBHH(Band-To-Band Hot Hole) 주입 방법을 포함한다.
장치(200)가 삭제 동작을 착수할 때, 입력 바이어스 전압은 전자/정공을 이온 주입층의 채널 영역을 통해 저장층으로부터 장치의 외부로 이동하게 만들고, 대응 비트 라인의 상태는 0에서 1로 시프트한다. 유사하게, 전자/정공 이동의 메커니즘은 또한 장치 층의 유형에 따른다. 장치 층이 p형 반도체 물질로 만들어진 경우, 전자/정공 이동의 메커니즘은 게이트 구조 또는 채널 영역으로부터의 FN(Fowler Nordheim) 터널링 방법, SHH(Substrate Hot Hole) 주입 방법, 및 BTBHE(Band-To-Band Hot Electron) 주입 방법을 포함한다. 장치 층이 n형 반도체 물질로 만들어진 경우, 전자/정공 이동의 메커니즘은 게이트 구조 또는 채널 영역으로부터의 FN(Fowler Nordheim) 터널링 방법, CHE(Channel Hot Electron) 주입 방법, 및 BTBHH(Band-To-Band Hot Hole) 주입 방법을 포함한다. 장치(200)가 읽기 동작을 착수할 때, 읽기 전류는 n형 이온이 이온 주입층에 주입된 경우 전자 전류이고, 읽기 전류는 p형 이온이 이온 주입층에 주입된 경우 정공 전류이다.
일례로, 장치(200)는 드레인(218)으로부터 저장 요소(204)로의 CHE 주입 방법 및 소스(210)로부터 저장 요소(204)로의 BTBHE 주입 방법을 통한 프로그램 기능, 및 저장 요소(204)로부터 기판(202)으로의 FN 터널링 방법을 통한 삭제 기능을 제공한다.
도 14는 본 개시의 실시예들에 따른, 다른 반도체 장치(300) 및 다른 반도체 장치(300)에서의 프로그램 기능 및 삭제 기능을 나타낸다. 반도체 장치(300)는 실질적으로 장치(200)와 유사하고, 장치(200)와 같은 번호가 부여된 피처 및 관련 설명은 장치(300)에 대하여 이 실시예에서 완전히 적용 가능하지만, 적용 가능한 설명은 반복 설명을 피하기 위해서 본 명세서에서 반복되지 않는다.
장치(300)는 소스 영역(210) 및 고유전율 유전층(212.2) 위에 배치된 금속 삭제 게이트(232)를 포함한다. 층간 절연체(234)가 삭제 게이트(232), 저장 요소(204), 제어 게이트(206), 고유전율 유전층(212.2), 금속 선택 게이트(224), 소스 영역(210), 및 드레인 영역(218) 위에 배치된다. 콘택(228)은 층간 절연체를 통해 드레인 영역(218)에 동작적으로 결합된다.
일례로, 장치(300)는 드레인(218)으로부터 저장 요소(204)로의 CHE 주입 방법을 통한 프로그램 기능, 및 폴리실리콘 저장 요소(204)로부터 금속 삭제 게이트(232)으로의 FN 터널링 방법을 통한 삭제 기능을 제공한다.
도 15는 본 개시의 실시예들에 따른, 다른 반도체 장치(400) 및 다른 반도체 장치(400)에서의 프로그램 기능 및 삭제 기능을 나타낸다. 반도체 장치(400)는 실질적으로 장치(200 및 300)와 유사하고, 장치(200 및 300)와 같은 번호가 부여된 피처 및 관련 설명은 장치(400)에 대하여 이 실시예에서 완전히 적용 가능하지만, 적용 가능한 설명은 반복 설명을 피하기 위해서 본 명세서에서 반복되지 않는다.
장치(400)는 소스 영역(210) 및 고유전율 유전층(212.2) 위에 배치된 폴리실리콘 삭제 게이트(236)를 포함한다. 층간 절연체(238)가 삭제 게이트(236), 저장 요소(204), 제어 게이트(206), 고유전율 유전층(212.2), 금속 선택 게이트(224), 소스 영역(210), 및 드레인 영역(218) 위에 배치된다. 콘택(228)은 층간 절연체를 통해 드레인 영역(218)에 동작적으로 결합된다.
일례로, 장치(400)는 드레인(218)으로부터 저장 요소(204)로의 CHE 주입 방법을 통한 프로그램 기능, 및 폴리실리콘 저장 요소(204)로부터 폴리실리콘 삭제 게이트(232)으로의 FN 터널링 방법을 통한 삭제 기능을 제공한다.
유리하게, 본 개시의 반도체 장치는 선택 게이트와 HKMG 처리의 통합 및 HKMG 기술에 내장된 고속 플래시 셀을 제공한다. 더욱이, 본 개시는 플래시 메모리의 읽기 액세스 속도를 향상시키기 위해 선택 게이트의 낮은 저항을 허용하고, 선택 게이트 트랜지스터로서 HKMG 코어 장치를 이용하여 플래시 기술을 계속해서 줄어들게 한다.
본 개시는 다수의 상이한 실시예들을 제공한다. 본 개시의 광범위한 형태 중 하나는 반도체 장치를 포함한다. 반도체 장치는, 탑 표면을 구비한 기판, 기판 위에 배치된 저장 요소, 저장 요소 위에 배치된 제어 게이트, 기판의 탑 표면의 일부 위에 배치된 고유전율 유전층을 포함한다. 반도체 장치는 고유전율 유전층 위에 그리고 저장 요소 및 제어 게이트에 인접하게 배치된 금속 선택 게이트를 더 포함한다.
본 개시의 광범위한 형태 중 다른 하나는 다른 반도체 장치를 포함한다. 장치는 탑 표면을 구비한 기판; 기판 위에 배치된 제1 저장 요소 및 제1 저장 요소 위에 배치된 제1 제어 게이트를 포함하는 제1 스택 게이트 구조; 기판 위에 배치된 제2 저장 요소 및 제2 저장 요소 위에 배치된 제2 제어 게이트를 포함하는 제2 스택 게이트 구조; 제1 스택 게이트 구조의 측면, 제2 스택 게이트 구조의 측면, 및 기판의 탑 표면의 일부 위에 배치된 고유전율 유전층; 고유전율 유전층 위에 그리고 제1 스택 게이트 구조에 인접하게 배치된 제1 금속 선택 게이트; 고유전율 유전층 위에 그리고 제2 스택 게이트 구조에 인접하게 배치된 제2 금속 선택 게이트; 제1 스택 게이트 구조와 제2 스택 게이트 구조 사이의 기판에 있는 소스 영역; 제1 금속 선택 게이트에 인접한 기판에 있는 제1 드레인 영역; 및 제2 금속 선택 게이트에 인접한 기판에 있는 제2 드레인 영역을 포함한다.
본 개시의 광범위한 형태 중 또 다른 하나는 반도체 장치를 제조하는 방법을 포함한다. 방법은 탑 표면을 구비한 기판을 제공하는 단계, 기판 위에 저장 요소를 형성하는 단계, 저장 요소 위에 제어 게이트를 형성하는 단계, 제어 게이트의 측면, 저장 요소의 측면, 및 기판의 탑 표면의 일부 위에 고유전율 유전층을 형성하는 단계, 및 고유전율 유전층 위에 그리고 저장 요소 및 제어 게이트에 인접하게 금속 선택 게이트를 형성하는 단계를 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
200: 반도체 장치
202: 기판
204: 저장 요소층
206: 제어 게이트
208: 캡핑층
201a, 201b: 스택 게이트 구조
210: 소스 영역
212: 유전층
212.1, 212.3: 측벽 스페이서
212.2: HK 유전층
214a, 214b: 폴리실리콘 선택 게이트
218a, 218b: 드레인 영역
220, 226: ILD 층
224: 금속 선택 게이트
228, 230: 콘택
202: 기판
204: 저장 요소층
206: 제어 게이트
208: 캡핑층
201a, 201b: 스택 게이트 구조
210: 소스 영역
212: 유전층
212.1, 212.3: 측벽 스페이서
212.2: HK 유전층
214a, 214b: 폴리실리콘 선택 게이트
218a, 218b: 드레인 영역
220, 226: ILD 층
224: 금속 선택 게이트
228, 230: 콘택
Claims (10)
- 반도체 장치에 있어서,
기판;
제1 영역에서 상기 기판 위에 배치된 저장 요소;
상기 저장 요소 위에 배치된 제어 게이트;
상기 제어 게이트 위에 배치되며 상기 제어 게이트와 물리적으로 접촉하는 유전체 캡핑층 - 상기 유전체 캡핑층은 제1 유전체 측벽 스페이서에서 제2 유전체 측벽 스페이서로 연장되는 탑 표면(top surface)을 가짐 - ;
상기 제1 영역에 인접한 제2 영역에서 상기 기판 상에 배치된 고유전율(high-k) 유전층; 및
상기 고유전율 유전층 위에 그리고 상기 저장 요소, 상기 제어 게이트 및 상기 유전체 캡핑층에 인접하게 배치된 금속 선택 게이트
를 포함하고,
상기 금속 선택 게이트는 상기 제2 유전체 측벽 스페이서에서 제3 유전체 측벽 스페이서로 연장되는 탑 표면을 갖고, 상기 금속 선택 게이트의 탑 표면은 상기 유전체 캡핑층의 탑 표면과 공면을 이루는 것인, 반도체 장치. - 제1항에 있어서, 상기 저장 요소는 폴리실리콘 부동 게이트, 나노 크리스탈막, 및 질화막 중 하나를 포함하는 것인, 반도체 장치.
- 제1항에 있어서, 상기 기판 위에 고유전율 금속 게이트(HKMG) 스택을 포함하는 금속 산화물 반도체(CMOS) 영역을 더 포함하는 반도체 장치.
- 제1항에 있어서, 상기 기판은 금속 게이트를 포함하는 금속 산화물 반도체(CMOS) 영역을 포함하는 것인, 반도체 장치.
- 삭제
- 제1항에 있어서,
상기 저장 요소, 상기 제어 게이트 및 상기 유전체 캡핑층에 인접한 기판 내의 소스 영역; 및
상기 선택 게이트에 인접한 기판 내의 드레인 영역
을 더 포함하는 반도체 장치. - 제6항에 있어서,
상기 저장 요소, 상기 제어 게이트, 상기 금속 선택 게이트, 상기 소스 영역, 및 상기 드레인 영역 위에 배치된 층간 절연체;
상기 층간 절연체를 통해 상기 소스 영역에 동작 가능하게 결합된 제1 콘택(contact); 및
상기 층간 절연체를 통해 상기 드레인 영역에 동작 가능하게 결합된 제2 콘택
을 더 포함하는 반도체 장치. - 제6항에 있어서,
상기 소스 영역 위에 배치된 삭제 게이트;
상기 삭제 게이트, 상기 제어 게이트, 상기 금속 선택 게이트, 상기 소스 영역, 및 상기 드레인 영역 위에 배치된 층간 절연체; 및
상기 층간 절연체를 통해 상기 드레인 영역에 동작 가능하게 결합된 콘택
을 더 포함하는 반도체 장치. - 반도체 장치에 있어서,
기판;
상기 기판 위에 배치된 제1 저장 요소 및 상기 제1 저장 요소 위에 배치된 제1 제어 게이트를 포함하는 제1 스택 게이트 구조 - 상기 제1 스택 게이트 구조는, 상기 제1 제어 게이트 위에 배치되며 상기 제1 제어 게이트와 물리적으로 접촉하는 유전체 캡핑층을 더 포함하고, 상기 유전체 캡핑층은 제1 유전체 측벽 스페이서에서 제2 유전체 측벽 스페이서로 연장되는 탑 표면을 가짐 -;
상기 기판 위에 배치된 제2 저장 요소 및 상기 제2 저장 요소 위에 배치된 제2 제어 게이트를 포함하는 제2 스택 게이트 구조;
상기 기판 상에 배치된 고유전율 유전층;
상기 고유전율 유전층 위에 그리고 상기 제1 스택 게이트 구조에 인접하게 배치된 제1 금속 선택 게이트 - 상기 제1 금속 선택 게이트는 상기 제2 유전체 측벽 스페이서에서 제3 유전체 측벽 스페이서로 연장되는 탑 표면을 가지며, 상기 제1 금속 선택 게이트의 탑 표면은 상기 제1 스택 게이트 구조의 상기 유전체 캡핑층의 탑 표면과 공면을 이룸 - ;
상기 고유전율 유전층 위에 그리고 상기 제2 스택 게이트 구조에 인접하게 배치된 제2 금속 선택 게이트;
상기 제1 스택 게이트 구조와 상기 제2 스택 게이트 구조 사이에 있는 기판내의 소스 영역;
상기 제1 금속 선택 게이트에 인접한 기판 내의 제1 드레인 영역; 및
상기 제2 금속 선택 게이트에 인접한 기판 내의 제2 드레인 영역
을 포함하는 반도체 장치. - 반도체 장치를 제조하는 방법에 있어서,
기판을 제공하는 단계;
상기 기판 위에 저장 요소를 형성하는 단계;
상기 저장 요소 위에 제어 게이트를 형성하는 단계;
상기 제어 게이트 위에 유전체 캡핑층 - 상기 유전체 캡핑층은 상기 제어 게이트와 물리적으로 접촉하고, 제1 유전체 측벽 스페이서에서 제2 유전체 측벽 스페이서로 연장됨 - 를 형성하는 단계;
상기 기판의 탑 표면의 일부 위에 고유전율 유전층을 형성하는 단계;
상기 고유전율 유전층 위에 그리고 상기 저장 요소 및 상기 제어 게이트에 인접하게 금속 선택 게이트 - 상기 금속 선택 게이트는 상기 제2 유전체 측벽 스페이서에서 제3 유전체 측벽 스페이서로 연장됨 - 를 형성하는 단계; 및
상기 유전체 캡핑층의 탑 표면과, 상기 금속 선택 게이트의 탑 표면과, 상기 제1 유전체 측벽 스페이서의 탑 표면과, 상기 제2 유전체 측벽 스페이서의 탑 표면과, 상기 제3 유전체 측벽 스페이서의 탑 표면이 공면을 이루도록, 상기 유전체 캡핑층, 상기 금속 선택 게이트, 상기 제1 유전체 측벽 스페이서, 상기 제2 유전체 측벽 스페이서 및 상기 제3 유전체 측벽 스페이서를 평탄화하는 단계를 포함하는, 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/371,755 US8951864B2 (en) | 2012-02-13 | 2012-02-13 | Split-gate device and method of fabricating the same |
| US13/371,755 | 2012-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130092936A KR20130092936A (ko) | 2013-08-21 |
| KR101402580B1 true KR101402580B1 (ko) | 2014-05-30 |
Family
ID=48927021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120047059A KR101402580B1 (ko) | 2012-02-13 | 2012-05-03 | 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8951864B2 (ko) |
| KR (1) | KR101402580B1 (ko) |
| CN (1) | CN103247630B (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160087733A (ko) * | 2015-01-14 | 2016-07-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들 |
| KR20160087736A (ko) * | 2015-01-14 | 2016-07-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 플래시 메모리 셀들을 위한 실리콘 나노-팁 박막 |
| KR20170101303A (ko) * | 2015-01-05 | 2017-09-05 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
| KR20180045044A (ko) * | 2015-10-01 | 2018-05-03 | 실리콘 스토리지 테크놀로지 인크 | 집적된 하이-k 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9679979B2 (en) * | 2014-02-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure for flash memory cells and method of making same |
| US9373544B2 (en) * | 2014-03-13 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and formation thereof |
| US9577077B2 (en) | 2014-04-25 | 2017-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Well controlled conductive dot size in flash memory |
| US10497560B2 (en) | 2014-04-25 | 2019-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Uniformity control for Si dot size in flash memory |
| US9570457B2 (en) | 2014-08-26 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to control the common drain of a pair of control gates and to improve inter-layer dielectric (ILD) filling between the control gates |
| US9401434B2 (en) * | 2014-09-18 | 2016-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | E-flash cell band engineering for erasing speed enhancement |
| US9590059B2 (en) * | 2014-12-24 | 2017-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interdigitated capacitor to integrate with flash memory |
| US9929007B2 (en) | 2014-12-26 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | e-Flash Si dot nitrogen passivation for trap reduction |
| US9276006B1 (en) * | 2015-01-05 | 2016-03-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same |
| US9570454B2 (en) * | 2015-06-25 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure with emedded EFS3 and FinFET device |
| US9793279B2 (en) * | 2015-07-10 | 2017-10-17 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing |
| US9793281B2 (en) | 2015-07-21 | 2017-10-17 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same |
| US9634020B1 (en) * | 2015-10-07 | 2017-04-25 | Silicon Storage Technology, Inc. | Method of making embedded memory device with silicon-on-insulator substrate |
| US9673208B2 (en) | 2015-10-12 | 2017-06-06 | Silicon Storage Technology, Inc. | Method of forming memory array and logic devices |
| US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
| EP3371829B1 (en) * | 2015-11-03 | 2020-11-25 | Silicon Storage Technology, Inc. | Integration of split gate non-volatile flash memory with finfet logic |
| CN106960848B (zh) * | 2016-01-08 | 2019-10-22 | 中芯国际集成电路制造(上海)有限公司 | 分离栅快闪存储单元互连的制作方法 |
| TWI677967B (zh) | 2016-01-21 | 2019-11-21 | 聯華電子股份有限公司 | 非揮發性記憶體及其製造方法 |
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US9947676B2 (en) * | 2016-07-08 | 2018-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | NVM memory HKMG integration technology |
| US9853039B1 (en) | 2016-12-13 | 2017-12-26 | Cypress Semiconductor Corporation | Split-gate flash cell formed on recessed substrate |
| US10224338B2 (en) | 2017-04-18 | 2019-03-05 | Globalfoundries Singapore Pte. Ltd. | Cost-effective method to form a reliable memory device with selective silicidation and resulting device |
| US10269815B2 (en) | 2017-04-27 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10128259B1 (en) * | 2017-07-17 | 2018-11-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing embedded memory using high-K-metal-gate (HKMG) technology |
| US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| US10998450B1 (en) | 2020-01-03 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and manufacturing method thereof |
| CN114743976A (zh) * | 2022-05-10 | 2022-07-12 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025245A (ko) * | 2002-09-19 | 2004-03-24 | 아남반도체 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US20070018207A1 (en) * | 2005-07-25 | 2007-01-25 | Freescale Semiconductor, Inc. | Split gate storage device including a horizontal first gate and a vertical second gate in a trench |
| US20080029805A1 (en) * | 2006-08-03 | 2008-02-07 | Yasuhiro Shimamoto | Semiconductor device and manufacturing method of the same |
| WO2010086067A1 (en) | 2009-01-29 | 2010-08-05 | International Business Machines Corporation | Memory transistor with a non-planar floating gate and manufacturing method thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1183732A1 (en) * | 2000-03-08 | 2002-03-06 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same |
| TW546778B (en) * | 2001-04-20 | 2003-08-11 | Koninkl Philips Electronics Nv | Two-transistor flash cell |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US7214579B2 (en) * | 2002-10-24 | 2007-05-08 | Nxp Bv. | Self-aligned 2-bit “double poly CMP” flash memory cell |
| WO2004077498A2 (en) * | 2003-02-26 | 2004-09-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing a non-volatile memory cell with a lateral select gate |
| JP2004356562A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US7101757B2 (en) * | 2003-07-30 | 2006-09-05 | Promos Technologies, Inc. | Nonvolatile memory cells with buried channel transistors |
| JP5025140B2 (ja) * | 2005-03-23 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| JP2008277530A (ja) * | 2007-04-27 | 2008-11-13 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8008702B2 (en) * | 2008-02-20 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-transistor non-volatile memory element |
| US7611941B1 (en) * | 2008-06-18 | 2009-11-03 | Infineon Technologies Ag | Method for manufacturing a memory cell arrangement |
| US20100163952A1 (en) | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
-
2012
- 2012-02-13 US US13/371,755 patent/US8951864B2/en active Active
- 2012-05-03 KR KR1020120047059A patent/KR101402580B1/ko active IP Right Grant
- 2012-06-13 CN CN201210195392.2A patent/CN103247630B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040025245A (ko) * | 2002-09-19 | 2004-03-24 | 아남반도체 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US20070018207A1 (en) * | 2005-07-25 | 2007-01-25 | Freescale Semiconductor, Inc. | Split gate storage device including a horizontal first gate and a vertical second gate in a trench |
| US20080029805A1 (en) * | 2006-08-03 | 2008-02-07 | Yasuhiro Shimamoto | Semiconductor device and manufacturing method of the same |
| WO2010086067A1 (en) | 2009-01-29 | 2010-08-05 | International Business Machines Corporation | Memory transistor with a non-planar floating gate and manufacturing method thereof |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170101303A (ko) * | 2015-01-05 | 2017-09-05 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
| KR102003624B1 (ko) * | 2015-01-05 | 2019-07-24 | 실리콘 스토리지 테크놀로지 인크 | 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법 |
| KR20160087733A (ko) * | 2015-01-14 | 2016-07-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들 |
| KR20160087736A (ko) * | 2015-01-14 | 2016-07-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 플래시 메모리 셀들을 위한 실리콘 나노-팁 박막 |
| KR101650655B1 (ko) | 2015-01-14 | 2016-08-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들 |
| KR101701612B1 (ko) * | 2015-01-14 | 2017-02-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 플래시 메모리 셀들을 위한 실리콘 나노-팁 박막 |
| KR20180045044A (ko) * | 2015-10-01 | 2018-05-03 | 실리콘 스토리지 테크놀로지 인크 | 집적된 하이-k 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법 |
| KR101941829B1 (ko) * | 2015-10-01 | 2019-01-23 | 실리콘 스토리지 테크놀로지 인크 | 집적된 하이-k 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103247630A (zh) | 2013-08-14 |
| US20130207174A1 (en) | 2013-08-15 |
| US8951864B2 (en) | 2015-02-10 |
| CN103247630B (zh) | 2016-05-04 |
| KR20130092936A (ko) | 2013-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101402580B1 (ko) | 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법 | |
| US11158739B2 (en) | Semiconductor structure having field plate and associated fabricating method | |
| US9105507B2 (en) | Methods of forming a FinFET semiconductor device with undoped fins | |
| US8836035B2 (en) | Method and apparatus for reducing gate resistance | |
| US9882022B2 (en) | Method for manufacturing transistor with SiCN/SiOCN multilayer spacer | |
| US8691640B1 (en) | Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material | |
| KR101657852B1 (ko) | 더미 게이트 구조를 가지는 반도체 장치 및 그 제조방법 | |
| US8680597B2 (en) | Method and apparatus for improving gate contact | |
| US8367515B2 (en) | Hybrid shallow trench isolation for high-k metal gate device improvement | |
| US8476126B2 (en) | Gate stack for high-K/metal gate last process | |
| CN104835838A (zh) | 具有不同宽度的栅极结构及其制造方法 | |
| US20120280291A1 (en) | Semiconductor device including gate openings | |
| CN109494219B (zh) | 集成电路 | |
| US9379104B1 (en) | Method to make gate-to-body contact to release plasma induced charging | |
| TW201730935A (zh) | 積體電路 | |
| TW201724219A (zh) | 積體電路 | |
| US9870955B2 (en) | Formation method of semiconductor device structure | |
| JP2022025047A (ja) | ナノシート型デバイスの改良されたスペーサ構造 | |
| KR101630084B1 (ko) | 반도체 디바이스 구조물 및 제조 방법 | |
| CN107785281B (zh) | 半导体器件及其制造方法 | |
| KR20190003343A (ko) | 게이트 구조물 및 그 방법 | |
| US20230378323A1 (en) | Semiconductor device and manufacturing method thereof | |
| US9589977B1 (en) | Non-volatile memory and fabricating method thereof | |
| CN113437149B (zh) | 半导体结构及其形成方法 | |
| US11942541B2 (en) | Semiconductor device and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170515 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180511 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190517 Year of fee payment: 6 |