CN103247630B - 分裂栅极器件及其制造方法 - Google Patents

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Abstract

本发明涉及分裂栅极器件及其制造方法，其中，一种半导体器件包括：衬底；设置在第一区域中的衬底上方的存储元件；设置在存储元件上方的控制栅极；设置在邻近第一区域的第二区域中的衬底上的高k介电层；以及设置在高k介电层上方并邻近存储元件和控制栅极的金属选择栅极。

Description

分裂栅极器件及其制造方法
技术领域
本发明总体上涉及半导体领域，更具体地，涉及分裂栅极器件及其制造方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计方面的技术进步产生了数代IC，其中每代新设计都具有比上一代更小且更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要在IC加工和生产方面的同样发展。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)大幅增加了而几何尺寸(即，采用制造工艺可以做出的最小的元件(或线))降低了。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
在这种按比例缩小趋势期间，已将各种材料用于场效应晶体管(FET)中的栅电极和栅极电介质。一种方法是用栅电极的金属材料以及栅极电介质的高k电介质制造这些器件。然而，高k金属栅极(HKMG)器件经常需要栅结构中的其他层。例如，可以使用功函数层用于调整金属栅极的功函数值。尽管这些方法基本上已足以实现它们的预期目的，但是在各个方面尚不是完全令人满意的。例如，用于从存储元件高速读取选择的选择栅极应与HKMG加工结合起来，并且闪存单元应嵌入在HKMG技术中。
发明内容
为解决上述问题，本发明提供了一种半导体器件，包括：衬底；存储元件，设置在第一区域中的衬底上方；控制栅极，设置在存储元件上方；高k介电层，设置在邻近第一区域的第二区域中的衬底上；以及金属选择栅极，设置在高k介电层上方并且邻近存储元件和控制栅极。
其中，存储元件包括多晶硅浮置栅极、纳米晶体膜以及氮化物膜中的一种。
该半导体器件进一步包括金属氧化物半导体(CMOS)区，CMOS区包括在高k金属栅极(HKMG)加工过程中与高k介电层和金属选择栅极同时制造的HKMG堆叠件。
其中，衬底包括金属氧化物半导体(CMOS)区，CMOS区包括与金属选择栅极同时制造的金属栅极。
该半导体器件进一步包括设置在控制栅极上方的盖状元件，其中，盖状元件由介电材料组成。
该半导体器件进一步包括：源极区，位于邻近存储元件和控制栅极的衬底中；以及漏极区，位于邻近金属选择栅极的衬底中。
该半导体器件进一步包括：层间电介质，设置在存储元件、控制栅极、金属选择栅极、源极区和漏极区的上方；第一接触件，通过层间电介质可操作地连接至源极区；以及第二接触件，通过层间电介质可操作地连接至漏极区。
该半导体器件进一步包括：擦除栅极，设置在源极区上方；层间电介质，设置在擦除栅极、控制栅极、金属选择栅极、源极区和漏极区的上方；以及接触件，通过层间电介质可操作地连接至漏极区。
此外，本发明还提供了一种半导体器件，包括：衬底；第一堆叠栅极结构，包括设置在衬底上方的第一存储元件和设置在第一存储元件上方的第一控制栅极；第二堆叠栅极结构，包括设置在衬底上方的第二存储元件和设置在第二存储元件上方的第二控制栅极；高k介电层，设置在衬底上；第一金属选择栅极，设置在高k介电层上方并邻近第一堆叠栅极结构；第二金属选择栅极，设置在高k介电层上方并邻近第二堆叠栅极结构；源极区，位于第一堆叠栅极结构和第二堆叠栅极结构之间的衬底中；第一漏极区，位于邻近第一金属选择栅极的衬底中；以及第二漏极区，位于邻近第二金属选择栅极的衬底中。
其中，存储元件是多晶硅浮置栅极、纳米晶体膜或氮化物膜。
该半导体器件进一步包括互补金属氧化物半导体(CMOS)区，CMOS区包括在相同的加工过程中与高k介电层以及第一金属选择栅极和第二金属选择栅极同时制造的高k金属栅极(HKMG)。
其中，衬底包括互补金属氧化物半导体(CMOS)区，CMOS区包括与第一金属选择栅极和第二金属选择栅极同时制造的金属栅极。
该半导体器件进一步包括：层间电介质，设置在第一堆叠栅极结构和第二堆叠栅极结构、第一金属选择栅极和第二金属选择栅极、源极区以及第一漏极区和第二漏极区的上方；第一接触件，通过层间电介质可操作地连接至第一漏极区；第二接触件，通过层间电介质可操作地连接至第二漏极区；以及第三接触件，通过层间电介质可操作地连接至源极区。
该半导体器件进一步包括：擦除栅极，设置在源极区和高k介电层的上方；层间电介质，设置在擦除栅极、第一堆叠栅极结构和第二堆叠栅极结构、第一金属选择栅极和第二金属选择栅极、源极区以及第一漏极区和第二漏极区的上方；第一接触件，通过层间电介质可操作地连接至第一漏极区；以及第二接触件，通过层间电介质可操作地连接至第二漏极区。
此外，本发明还提供了一种制造半导体器件的方法，方法包括：提供衬底；在衬底上方形成存储元件；在存储元件上方形成控制栅极；在控制栅极的侧面、存储元件的侧面以及衬底的一部分顶面的上方形成高k介电层；以及在高k介电层上方并邻近存储元件和控制栅极形成金属选择栅极。
该方法进一步包括在衬底的互补金属氧化物半导体(CMOS)区上方与高k介电层同时制造高k金属栅极(HKMG)金属氧化物半导体(MOS)。
该方法进一步包括在衬底的互补金属氧化物半导体(CMOS)区上方与金属选择栅极同时制造金属氧化物半导体(MOS)。
该方法进一步包括：在邻近存储元件和控制栅极的衬底中形成源极区；以及在邻近金属选择栅极的衬底中形成漏极区。
该方法进一步包括：在存储元件、控制栅极、高k介电层、金属选择栅极、源极区和漏极区上方形成层间电介质；形成通过层间电介质可操作地连接至源极区的第一接触件；以及形成通过层间电介质可操作地连接至漏极区的第二接触件。
该方法进一步包括：在源极区和高k介电层上方形成擦除栅极；在擦除栅极、存储元件、控制栅极、高k介电层、金属选择栅极、源极区和漏极区的上方形成层间电介质；以及形成通过层间电介质可操作地连接至漏极区的接触件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是示出了根据本发明实施例的制造半导体器件的方法的流程图。
图2A和图2B分别示出了根据本发明实施例的在一个制造阶段的半导体器件的示意性片段俯视图和截面图。
图3A和图3B分别示出了根据本发明实施例的在另一个制造阶段的半导体器件的示意性片段俯视图和截面图。
图4至图12示出了根据本发明实施例的在各个制造阶段的半导体器件的截面图。
图13示出了根据本发明实施例的半导体器件的编程和擦除功能。
图14示出了根据本发明实施例的另一半导体器件及其编程和擦除功能。
图15示出了根据本发明实施例的另一半导体器件及其编程和擦除功能。
具体实施方式
应当了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算用于限定。而且，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介于第一和第二部件之间的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。注意到为了简明和清楚，在本文中可以对相同或者相似的部件进行相似地编号。此外，为了清楚起见，可以将一些附图简化。因此，附图可以不描述给定装置(或器件)或方法的所有元件。
将参考示意性地示出了本发明的理想结构的附图来描述本发明的各个方面。鉴于此，可以预料到作为例如制造技术和/或容差的结果示出的形状的变化。因此，在整个本发明中所介绍的本发明的各方面不应被解释为限于本文所示出和描述的元件(例如，区域、层、部分、衬底等)的特定形状，而应该包括例如由生产引起的形状的差异。例如，示出或描述为矩形的元件可以具有圆形或者弯曲的部件和/或在其边缘具有梯度浓度而不是一个元件与另一个元件的分立的变化。因此，附图中所示出的元件在本质上是示意性的，它们的形状预期并不示出元件的精确形状，并且预期并不用于限制本发明的范围。
现在参考图1，流程图示出了根据本发明实施例的制造半导体器件的方法100。方法100包括：在框102中，提供具有顶面的衬底；在框104中，在衬底上方形成存储元件；在框106中，在存储元件上方形成控制栅极；在框108中，在控制栅极的侧面、存储元件的侧面以及衬底的一部分顶面的上方形成高k介电层；以及在框110中，在高k介电层上方并邻近存储元件和控制栅极形成金属选择栅极。
应该注意到，在本发明各个方面的范围内可以重新布置或者修改方法100的操作。进一步注意到，可以在方法100之前、期间和之后提供另外的工艺，并且一些其他工艺在本文中仅作简述。因此，在本文所述的各个方面的范围内，其他实施也是可能的。作为另一个实施例，高k介电层形成在衬底上但没有形成在控制栅极和存储元件的侧面上。
根据本发明的一个方面，该方法可以进一步包括采用高k电介质金属栅极(HKMG)技术同时制造金属选择栅极和金属氧化物半导体(MOS)晶体管。
根据本发明的另一方面，该方法可以进一步包括在衬底的互补金属氧化物半导体(CMOS)区上方与金属选择栅极同时制造金属氧化物半导体(MOS)晶体管。
根据本发明的又一方面，该方法可以进一步包括在邻近存储元件和控制栅极的衬底中形成源极区，以及在邻近选择栅极的衬底中形成漏极区。
根据本发明的又一个方面，该方法可以进一步包括在存储元件、控制栅极、高k介电层、金属选择栅极、源极区和漏极区的上方形成层间电介质；通过层间电介质形成可操作地连接至源极区的第一接触件；以及通过层间电介质形成可操作地连接至漏极区的第二接触件。
根据本发明的又一个方面，该方法可以进一步包括在源极区和高k介电层上方形成擦除栅极；在擦除栅极、存储元件、控制栅极、高k介电层、金属选择栅极、源极区和漏极区的上方形成层间电介质；以及通过层间电介质形成可操作地连接至漏极区的接触件。
现在参考图2B、图3B和图4至图12，根据本发明的实施例示出了在各个制造阶段的半导体器件200的截面图，以及参考图2A和图3A，根据本发明的实施例示出了在相应制造阶段的半导体器件200的俯视图。应该理解，可以在图2至图12示出的阶段之前、期间和/或之后提供额外的工艺，并且一些所选工艺如果是本领域中公知的则仅作简述。
图2A和图2B示出了半导体器件200，该半导体器件200包括具有顶面的衬底202以及设置在该衬底202上方的存储元件层204。在一个实施例中，在硅半导体衬底202上形成半导体器件。可选地，半导体衬底202可以是：元素半导体，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在一个实施例中，存储元件层204由多晶硅、纳米晶体膜或氮化物膜组成。
可以通过隔离结构(诸如电介质隔离部件)隔离衬底202上的不同器件(例如，模拟或数字器件)。在一个实施例中，隔离结构可以应用浅沟槽隔离(STI)来限定有源区并电隔离器件。在一个实施例中，隔离结构可以由氧化硅组成。然而，在其他可选实施例中，介电材料可以是氮化硅、氮氧化硅、其他合适的材料和/或它们的组合。隔离结构可以可选地具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
图3A和图3B示出了半导体器件200，该半导体器件200包括设置在存储元件层204上方的控制栅极206以及设置在相应的控制栅极206上方的盖状(capping)元件208。在一个实例中，控制栅极206由多晶硅组成。在一个实例中，盖状元件208由介电材料(诸如氧化物、氮化硅或介电膜的组合)组成，并且用作蚀刻或者平坦化(例如，CMP)停止层或牺牲层。
图4示出了蚀刻存储元件层204以形成第一堆叠栅极结构201a和第二堆叠栅极结构201b，每个栅极堆叠结构包括设置在衬底202上方的存储元件204、设置在存储元件204上方的控制栅极206、以及设置在控制栅极206上方的盖状元件208。存储元件204与控制栅极206自对准，并且在一个实例中存储元件204是多晶硅浮置栅极、纳米晶体膜或氮化物膜。
然后在第一堆叠栅极结构201a和第二堆叠栅极结构201b的顶面和侧面上方共形形成介电层212，从而在第一堆叠栅极结构201a和第二堆叠栅极结构201b之间形成凹槽。介电层凹槽具有由介电层212形成的内侧壁。在一个实施例中，介电层212可以由氮化硅、氮氧化硅或其他合适的介电材料组成。该介电层可以通过合适的技术(诸如化学汽相沉积(CVD)或旋转涂布)形成。
然后在第一堆叠栅极结构201a和第二堆叠栅极结构201b之间形成的介电层212的凹槽下方的衬底202中形成源极区210。在一个实施例中，源极区210通过介电层凹槽的内侧壁进行对准。
图5示出了蚀刻介电层212以在第一堆叠栅极结构201a和第二堆叠栅极结构201b的外侧面上形成侧壁间隔件212.1。
图6示出了在衬底202的一部分顶面上方并邻近侧壁间隔件212.1形成HK介电层212.2。HK介电层212.2充当用于后续形成的选择栅极的选择栅极介电层。在一个实施例中，HK介电层212.2可以由氧化铪(HfOx)、氧化铪硅(HfSiO)和/或氮氧化铪硅(HfSiON)组成，并且可以具有范围为约至约的厚度，但是可以可选地具有其他一些厚度。HK介电层212.2可以作为单层形成，或者其可以任选地包括其他层，诸如位于衬底表面和HK介电层其余部分之间的界面层。
在一个实施例中，在衬底202的不同区域(例如在衬底的CMOS区域中)上方与形成外周MOSHK介电层的HK介电层212.2同时制造包括高k金属栅极(HKMG)金属氧化物半导体(MOS)的互补金属氧化物半导体(CMOS)。
参考图7，可以在第一堆叠栅极结构201a和第二堆叠栅极结构201b的内侧面上形成侧壁间隔件212.3。在一个实施例中，侧壁间隔件212.3在形成侧壁间隔件212.1的蚀刻工艺中由介电层212形成。在另一个实施例中，侧壁间隔件212.3通过蚀刻工艺由高k介电层212.2形成。在又一个实施例中，侧壁间隔件212.1和212.3包括由介电层212和高k介电层212.2形成的两层。
在本实施例中，分别邻近第一堆叠栅极结构201a和第二堆叠栅极结构201b的暴露的外侧壁和暴露的内侧壁形成侧壁间隔件212.1和212.3。如上面所注意到的，尽管在该实施例中分开形成侧壁间隔件212.1和212.3，但是在其他实施例中，可以同时形成侧壁间隔件212.1和212.3。侧壁间隔件可以由诸如氮化硅的介电材料形成。可选地，间隔件可以是碳化硅、氮氧化硅、其他合适的材料和/或它们的组合。而且，它们每一个都可以由不同的材料组成。
在另一个实施例中，在包括多个步骤的程序中与侧壁间隔件一起形成源极。例如，通过轻剂量的离子注入形成轻掺杂的源极部件，通过沉积和蚀刻形成侧壁间隔件212.1(和212.3)，之后，通过重剂量的另一离子注入形成重掺杂的源极。
图8至图11示出了根据一个实施例的在后金属栅极工艺中形成金属选择栅极。参考图8，在衬底202顶面上的HK介电层212.2上方并邻近第一堆叠栅极结构201a形成第一多晶硅选择栅极214a，并且在衬底202顶面上的HK介电层212.2上方并邻近第二堆叠栅极结构201b形成第二多晶硅选择栅极214b。第一和第二多晶硅选择栅极可以通过多晶硅沉积、采用CMP或蚀刻的多晶硅平坦化、以及多晶硅图案化(例如，通过光刻和蚀刻技术)形成。在一个实施例中，通过CMP或蚀刻平坦化多晶硅，并进行图案化，在衬底202的不同区域的上方与形成外周MOS多晶硅的多晶硅选择栅极214同时制造CMOS。
图9示出了在邻近第一多晶硅选择栅极214a的衬底202中形成的第一漏极区218a和在邻近第二多晶硅选择栅极214b的衬底202中形成的第二漏极区218b的形成。然后在器件200的结构(诸如侧壁间隔件212.1和212.3、选择栅极214a和214b、源极210和漏极218)的外部轮廓(topography)上方形成层间介电(ILD)层220。在一个实施例中，在衬底202的不同区域上方与形成外周MOS间隔件、源极/漏极区和ILD层的侧壁间隔件、漏极区218和ILD层220同时制造CMOS。
源极区210和漏极区218是在其中具有注入的掺杂物的掺杂区，掺杂物适用于相关器件的设计要求。当源极区和漏极区是pMOS晶体管的部分时，用p型掺杂物(诸如硼或BF2或它们的组合)对源极区和漏极区进行p型掺杂。可选地，如果源极区和漏极区是nMOS晶体管的部分时，可以用n型掺杂物(诸如磷或砷、或它们的组合)对它们进行n型掺杂。
在衬底202中在源极区210和漏极区218之间限定出沟道区。沟道区是衬底中的有源区，其中，当器件处于导电模式时大多数载流子在源极区和漏极区之间流动。因此，选择栅极和堆叠栅极结构位于源极区和漏极区之间的沟道区的上方。
图10示出了平坦化ILD层220、侧壁间隔件212.1和212.3的部分、以及选择栅极214a和214b，直到暴露出选择栅极214和盖状元件208。通过箭头222示出平坦化工艺，诸如在一个实例中为化学机械平坦化(CMP)或蚀刻。在一个实施例中，在衬底202的不同区域上方与用于暴露出外周MOS晶体管多晶硅的暴露多晶硅选择栅极214同时制造CMOS。
图11示出了去除多晶硅选择栅极214、沉积金属栅极膜、以及平坦化金属栅极以形成金属选择栅极224。在一个实施例中，在衬底202的不同区域的上方与金属选择栅极224同时制造外周MOS(例如，通过同时去除外周MOS晶体管多晶硅栅极、沉积金属栅极膜、和平坦化金属栅极来同时形成外周MOS晶体管)。
在该栅极替换工艺中，去除多晶硅选择栅极并用金属选择栅极替换。在一个实施例中，可以沉积并图案化未示出的光刻胶层以便于进行影响去除的蚀刻。可以通过任何合适的工艺，诸如干法蚀刻和/或湿法蚀刻工艺去除多晶硅栅极。在蚀刻去除多晶硅然后剥离光刻胶后，可以形成金属层，然后对其进行平坦化以形成金属选择栅极结构。
在集成工艺中与用于MOS晶体管的HKMG栅极堆叠件同时形成金属选择栅极结构，从而达到工艺兼容性和性能增强。根据其他实施例，可以在不同的程序中形成金属选择栅极结构及用于MOS晶体管的HKMG栅极堆叠件。
在另一个实施例中，在后高k工艺中利用用于MOS晶体管的HKMG栅极堆叠件形成金属选择栅极结构，在该后高k工艺中，在去除多晶硅选择栅极214之后形成高k介电层212.2。在该实施例中，去除多晶硅选择栅极214导致形成栅极沟槽214。在栅极沟槽中沉积高k介电层，之后，在高k介电层上沉积金属栅极膜。在这种情况下，也在栅极沟槽的侧壁上形成高k介电层。
在又一个实施例中，在先栅极工艺中利用用于MOS晶体管的HKMG栅极堆叠件形成金属选择栅极结构。在该实施例中，不沉积多晶硅层214，而是直接在高k介电层212.2上沉积金属栅极膜以形成金属选择栅极结构。在这种情况下，去除了如图11中所示出的栅极替换步骤。在进一步的实例中，在存储元件204和控制栅极206的侧面上形成高k介电层。
在又一个实施例中，用于金属选择栅极的栅极介电层包括位于高k介电层212.2和衬底202之间的界面层，诸如氧化硅。在又一个实施例中，金属选择栅极包括多层金属膜，诸如具有适当的功函数的第一金属膜(也被称为功函数金属)，以及设置在第一金属膜上的第二金属层(诸如铝)。在这种情况下，第一金属层包括具有增强电路性能的用于nMOS和pMOS晶体管的不同材料。而且，如果源极210和漏极218是n型的，则用于金属选择栅极的第一金属层可以包括用于nMOS晶体管的相同金属材料，或者可选地，如果源极210和漏极218是p型的，则用于金属选择栅极的第一金属层可以包括用于pMOS晶体管的相同金属材料。
图12示出了在器件200的结构(诸如侧壁间隔件212.1和212.3、选择栅极224、盖状元件208、源极210和漏极218)的外部轮廓的上方形成ILD层226。然后通过ILD层226形成可操作地分别连接至漏极218和源极210的接触件228和230。
因此，图12示出了半导体器件200，该半导体器件200包括具有顶面的衬底202；包括设置在衬底202上方的第一存储元件204a和设置在该第一存储元件204a上方的第一控制栅极206a的第一堆叠栅极结构201a；包括设置在衬底202上方的第二存储元件204b和设置在该第二存储元件204b上方的第二控制栅极206b的第二堆叠栅极结构201b；设置在第一堆叠栅极结构201a的侧面、第二堆叠栅极结构201b的侧面、和衬底202的一部分顶面的上方的一个或多个介电层(诸如212、212.1、212.2、212.3)；设置在高k介电层212.2上方并邻近第一堆叠栅极结构201a的第一金属选择栅极224a；设置在HK介电层212.2上方并邻近第二堆叠栅极结构201b的第二金属选择栅极224b；位于第一堆叠栅极结构201a和第二堆叠栅极结构201b之间的衬底中的源极区210；位于邻近第一金属选择栅极224a的衬底中的第一漏极区218a；以及位于邻近第二金属选择栅极224b的衬底中的第二漏极区218b。在第一和第二堆叠栅极结构、高k介电层、第一和第二金属选择栅极、源极区以及第一和第二漏极区的上方设置层间电介质220和226；第一接触件228a通过层间电介质可操作地连接至第一漏极区218a；第二接触件228b通过层间电介质可操作地连接至第二漏极区218b；以及第三接触件230通过层间电介质可操作地连接至源极区210。选择栅极224和堆叠栅极结构201位于源极区210和漏极区218之间的沟道区的上方。
上面所述的ILD层可以由氧化硅组成。可选地，ILD层可以包括其他介电材料，诸如氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料和/或它们的组合。示例性低k介电材料包括氟化硅玻璃(FSG)、掺碳氧化硅、Black(AppliedMaterials，SantaClara，California)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(联苯并环丁烯)、(DowChemical，Midland，Michigan)、聚酰亚胺、其他适当的材料和/或它们的组合。ILD层可以可选地是具有多种介电材料的多层结构。
上面所述的源极和漏极接触件可以具有各种截面形状中的任何一种。源极和漏极接触件也可以由各种合适的导电材料(诸如铜或钨)组成。在一个实施例中，可以在源极和/或漏极区上方的位置处通过ILD层蚀刻出开口。然后可以用金属填充该开口。上面的接触形成工艺可以包括光刻、蚀刻、剥离、沉积、和任何其他适当的程序。最后，实施CMP工艺来平坦化源极和漏极接触件和ILD层的顶部。
上面所述的层(例如，多晶硅和金属层)每一个都可以采用任何合适的工艺诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、电镀、其他合适的方法和/或它们的组合形成。
可以通过任何合适的工艺，诸如通过光刻图案化工艺图案化这些层，所述光刻图案化工艺可以包括任何数量的合适的步骤，包括光刻胶涂布(例如，旋转涂布)、软烘焙、掩模对准、曝光、曝光后烘焙、使光刻胶显影、冲洗、干燥(例如，硬烘焙)、其他合适的工艺和/或它们的组合。进一步地，光刻曝光工艺可以完全被其他适当的方法诸如无掩模光刻、电子束书写或离子束书写替换。
可选地，半导体器件200中的集成电路可以进一步包括未示出的无源元件，诸如电阻器、电容器、电感器和/或熔丝；以及未示出的有源元件，诸如包括p-沟道MOSFET(pMOS晶体管)和n-沟道MOSFET(nMOS晶体管)的MOSFET、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管和/或高频晶体管；其他合适的元件；和/或它们的组合。
图13示出了根据本发明实施例的半导体器件200中的编程和擦除功能。半导体器件200不包括擦除栅极。
使用不同的偏置电压来确定存储元件204的存储行为。例如，当对器件200进行编程时，输入偏压使电子/空穴从离子注入层的沟道区运动到存储层，并且对应的位线的状态从1/0变为0/1。电子/空穴运动的机制取决于器件层的类型。当器件层由p型半导体材料制成时，电子/空穴运动的机制包括从栅极结构或沟道区的FN(FowlerNordheim)隧穿方法、SHH(衬底热空穴)注入方法、和BTBHE(带-带热电子)注入方法。当器件层由n型半导体材料制成时，电子/空穴运动的机制包括从栅极结构或沟道区的FN(FowlerNordheim)隧穿方法、CHE(沟道热电子)注入方法和BTBHE(带-带热电子)注入方法。
当器件200从事擦除活动时，输入偏置电压使电子/空穴从存储层穿过离子注入层的沟道区运动到器件的外部，并且对应的位线的状态从0变为1。类似地，电子/空穴运动的机制也取决于器件层的类型。当器件层由p型半导体材料制成时，电子/空穴运动的机制包括从栅极结构或沟道区的FN(FowlerNordheim)隧穿方法、SHH(衬底热空穴)注入方法、和BTBHE(带-带热电子)注入方法。当器件层由n型半导体材料制成时，电子/空穴运动的机制包括从栅极结构或沟道区的FN(FowlerNordheim)隧穿方法、CHE(沟道热电子)注入方法和BTBHE(带-带热电子)注入方法。当器件200从事读取活动时，如果将n型离子注入到离子注入层中则读取电流为电子电流，而如果将p型离子注入到离子注入层中则读取电流为空穴电流。
在一个实例中，器件200提供了通过CHE注入方法从漏极218到存储元件204和通过BTBHE注入功能从源极210到存储元件204的编程功能以及通过FN 隧穿方法从存储元件204到衬底202的擦除功能。
图14示出了根据本发明实施例的另一半导体器件300及其编程和擦除功能。半导体器件300与器件200基本上相似，器件200和相关描述中的相同编号部件完全适用于关于器件300的本实施例，但是为了避免重复描述在此不再重复适用的描述。
器件300包括设置在源极区210和高k介电层212.2上方的金属擦除栅极232。在擦除栅极232、存储元件204、控制栅极206、高k介电层212.2、金属选择栅极224、源极区210和漏极区218上方设置层间电介质234。接触件228通过层间电介质可操作地连接至漏极区218。
在一个实例中，器件300提供了通过CHE注入方法从漏极218到存储元件204的编程功能，以及通过FN隧穿方法从多晶硅存储元件204到金属擦除栅极232的擦除功能。
图15示出了根据本发明实施例的另一半导体器件400及其编程和擦除功能。半导体器件400与器件200和300基本上相似，器件200和300以及相关描述中的相同编号部件完全适用于关于器件400的本实施例，但是为了避免重复描述在此不再重复适用的描述。
器件400包括设置在源极区210和高k介电层212.2上方的多晶硅擦除栅极236。在擦除栅极236、存储元件204、控制栅极206、高k介电层212.2、金属选择栅极224、源极区210和漏极区218上方设置层间电介质238。接触件228通过层间电介质可操作地连接至漏极区218。
在一个实例中，器件400提供了通过CHE注入方法从漏极218到存储元件204的编程功能，以及通过FN隧穿方法从多晶硅存储元件204到多晶硅擦除栅极236的擦除功能。
有利的是，本发明的半导体器件实现了HKMG加工与嵌入在HKMG技术中的选择栅极和高速闪存单元的结合。此外，本发明实现了低电阻的选择栅极用于增强闪速存储器的读取速度，并通过应用HKMG芯器件作为选择栅极晶体管继续缩小闪存技术。
本发明提供了许多不同的实施例。本发明的一种较广泛的形式涉及半导体器件。该器件包括具有顶面的衬底；设置在该衬底上方的存储元件；设置在该存储元件上方的控制栅极；以及设置在衬底的一部分顶面上方的高k介电层。该器件进一步包括设置在高k介电层上方并邻近存储元件和控制栅极的金属选择栅极。
本发明的另一种较广泛的形式涉及另一种半导体器件。该器件包括具有顶面的衬底；包括设置在衬底上方的第一存储元件和设置在该第一存储元件上方的第一控制栅极的第一堆叠栅极结构；包括设置在衬底上方的第二存储元件和设置在该第二存储元件上方的第二控制栅极的第二堆叠栅极结构；设置在第一堆叠栅极结构的侧面、第二堆叠栅极结构的侧面以及衬底的一部分顶面的上方的高k介电层；设置在高k介电层上方并邻近第一堆叠栅极结构的第一金属选择栅极；设置在高k介电层上方并邻近第二堆叠栅极结构的第二金属选择栅极；位于第一堆叠栅极结构和第二堆叠栅极结构之间的衬底中的源极区；位于邻近第一金属选择栅极的衬底中的第一漏极区；以及位于邻近第二金属选择栅极的衬底中的第二漏极区。
本发明的又一种较广泛的形式涉及制造半导体器件的方法。该方法包括提供具有顶面的衬底；在该衬底上方形成存储元件；在该存储元件上方形成控制栅极；在控制栅极的侧面、存储元件的侧面、以及衬底的一部分顶面的上方形成高k介电层；以及在高k介电层上方并邻近存储元件和控制栅极形成金属选择栅极。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以在其中进行多种变化、替换以及改变。

Claims (6)

1.一种制造半导体器件的方法，所述方法包括：
提供衬底；
在所述衬底上方形成存储元件；
在所述存储元件上方形成控制栅极；
在所述控制栅极上方形成介电盖层，使得所述介电盖层与所述控制栅极物理接触，所述介电盖层从第一介电侧壁间隔件延伸至第二介电侧壁间隔件；
在所述控制栅极的侧面、所述存储元件的侧面以及所述衬底的一部分顶面的上方形成高k介电层；在所述高k介电层上方并邻近所述存储元件和所述控制栅极形成金属选择栅极，其中，所述金属栅极从所述第二介电侧壁间隔件延伸至第三介电侧壁间隔件；以及
平坦化所述介电盖层、所述金属选择栅极、所述第一介电侧壁间隔件、所述第二介电侧壁间隔件和所述第三介电侧壁间隔件，使得所述介电盖层的最外侧表面、所述第二侧壁间隔件的最外侧表面和所述第三侧壁间隔件的最外侧表面共平面。
2.根据权利要求1所述的方法，进一步包括在所述衬底的互补金属氧化物半导体(CMOS)区上方与所述高k介电层同时制造高k金属栅极(HKMG)金属氧化物半导体(MOS)。
3.根据权利要求1所述的方法，进一步包括在所述衬底的互补金属氧化物半导体(CMOS)区上方与所述金属选择栅极同时制造金属氧化物半导体(MOS)。
4.根据权利要求1所述的方法，进一步包括：
在邻近所述存储元件和所述控制栅极的衬底中形成源极区；以及
在邻近所述金属选择栅极的衬底中形成漏极区。
5.根据权利要求4所述的方法，进一步包括：
在所述存储元件、所述控制栅极、所述高k介电层、所述金属选择栅极、所述源极区和所述漏极区上方形成层间电介质；
形成通过所述层间电介质可操作地连接至所述源极区的第一接触件；以及
形成通过所述层间电介质可操作地连接至所述漏极区的第二接触件。
6.根据权利要求4所述的方法，进一步包括：
在所述源极区和所述高k介电层上方形成擦除栅极；
在所述擦除栅极、所述存储元件、所述控制栅极、所述高k介电层、所述金属选择栅极、所述源极区和所述漏极区的上方形成层间电介质；以及
形成通过所述层间电介质可操作地连接至所述漏极区的接触件。
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