KR101650655B1 - 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들 - Google Patents

분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들 Download PDF

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Abstract

본 개시물의 몇몇 실시예들은 플래시 메모리 디바이스와 관련된다. 플래시 메모리 디바이스는 반도체 기판 내에서 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들을 포함한다. 공통 S/D 영역은 제1 및 제2 개별 S/D 영역들 사이에 측방으로 배열되고, 제1 채널 영역에 의해 제1 개별 S/D 영역으로부터 분리되며, 제2 채널 영역에 의해 제2 개별 S/D 영역으로부터 분리된다. 소거 게이트는 공통 S/D 위에 배열된다. 부동 게이트는 제1 채널 영역 위에 배치되고, 소거 게이트의 제1 측면에 대해 배열된다. 제어 게이트는 부동 게이트 위에 배치된다. 워드라인은 제1 채널 영역 위에 배치되고, 부동 게이트 및 제어 게이트만큼 소거 게이트로부터 이격된다. 워드라인의 상부면은 오목면이다.

Description

분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들{TECHNIQUES TO AVOID OR LIMIT IMPLANT PUNCH THROUGH IN SPLIT GATE FLASH MEMORY DEVICES}
공통 반도체 기판 상에 로직, 메모리, 프로세서들, 주변장치들 등을 포함하는 상이한 회로 엘리먼트들을 집적시키는 것이 반도체 제조 산업에서의 트렌드이다. 그러한 집적은 회로 엘리먼트들이 개별 IC들 상에 만들어지고 그 후 인쇄 회로 보드 상에서 서로 전기적으로 결합되는 접근법들에 비해, 제조 비용을 낮추고, 제조 프로시져들을 간략화시키고, 결과적인 회로의 동작 속도를 증가시킬 수 있다. 하나의 타입의 집적 디바이스는 임베디드 플래시 메모리 디바이스(embedded flash memory device)이다. 임베디드 플래시 메모리 디바이스는 플래시 메모리 셀들의 동작을 지원하는 로직 회로들 및 플래시 메모리 셀들의 어레이를 포함할 수 있으며, 프로세서들, 주변장치들 등을 옵션적으로 포함할 수 있다.
임베디드 플래시 디바이스들에서 사용될 수 있는 하나의 타입의 플래시 메모리 셀은 분할-게이트(split-gate) 플래시 메모리 셀, 예컨대 ESF3(third generation SUPERFLASH) 메모리 셀이다. 초기 세대의 플래시 메모리 셀들에 비해, 분할-게이트 플래시 메모리 셀들은 더 낮은 전력 소모, 더 높은 주입 효율, 쇼트 채널 효과에 대한 더 적은 민감성, 과도 소거 면역력(over erase immunity)을 갖는다. 마찬가지로, 분할-게이트 플래시 메모리 셀들은 오늘날의 메모리 및 임베디드 제품들에서 더욱 널리 퍼지고 있다.
따라서, 상기 내용으로부터 인식될 수 있는 바와 같이, 본 개시물의 몇몇 실시예들은 플래시 메모리 디바이스와 관련된다. 플래시 메모리 디바이스는 반도체 기판 내에서 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들을 포함한다. 공통 S/D 영역은 제1 및 제2 개별 S/D 영역들 사이에 측방으로 배열되고, 제1 채널 영역에 의해 제1 개별 S/D 영역으로부터 분리되며, 제2 채널 영역에 의해 제2 개별 S/D 영역으로부터 분리된다. 소거 게이트는 공통 S/D 위에 배열된다. 부동 게이트는 제1 채널 영역 위에 배치되고, 소거 게이트의 제1 측면에 대해 배열된다. 제어 게이트는 부동 게이트 위에 배치된다. 워드라인은 제1 채널 영역 위에 배치되고, 부동 게이트 및 제어 게이트만큼 소거 게이트로부터 이격된다. 워드라인의 상부면은 오목면이다.
다른 실시예들에서, 본 개시물은 분할 게이트 메모리 셀들의 쌍을 포함하는 플래시 메모리 디바이스를 제공한다. 분할 게이트 메모리 셀들의 쌍은 반도체 기판 내에 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들을 포함한다. 공통 S/D 영역은 제1 및 제2 개별 S/D 영역들 사이에서 측방으로 배열되고, 제1 채널 영역에 의해 제1 개별 S/D 영역으로부터 분리되고, 제2 채널 영역에 의해 제2 개별 S/D 영역으로부터 분리된다. 소거 게이트는 공통 S/D 위에 배열된다. 제1 부동 게이트는 제1 채널 영역 위에 그리고 소거 게이트의 제1 측면에 대해 배치된다. 제1 제어 게이트는 제1 부동 게이트 위에 배치된다. 제1 워드라인은 제1 채널 영역 위에 배치되고, 제1 부동 게이트만큼 소거 게이트로부터 이격된다. 제1 워드라인은 제1 개별 S/D 영역에 면하는 외측 워드라인 측벽을 갖는다. 제1 복합 스페이서는 외측 워드라인 측벽의 상부 영역을 커버하지만 외측 워드라인 측벽의 하부 영역을 커버되지 않은 채로 두는 제1 내부 층을 포함한다. 스페이서의 제1 외부 층은 제1 내부 층의 외측 측벽을 따라 연장되고, 외측 워드라인 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장된다.
또 다른 실시예들에서, 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법이 제공된다. 이 방법에서, 부동 게이트 트랜지스터 게이트 스택들의 쌍이 반도체 기판의 메모리 영역 위에 형성된다. 폴리실리콘 층, 보호 층 및 하드 마스크 층이 차례로 반도체 기판 및 게이트 스택들 위에 형성된다. 메모리 영역을 커버하기 위해 제1 마스크가 형성되고, 제1 마스크는 반도체 기판의 로직 영역 위에 개구들을 갖다. 폴리실리콘 층, 보호 층 및 하드 마스크는 적소에 있는 제1 마스크로 패터닝된다. 로직 영역을 커버하기 위하여 제2 마스크가 형성된다. 하드 마스크의 노출된 부분들 및 보호 층의 노출된 부분들은 메모리 영역 위에 보호 스페이서들을 형성하기 위하여 제거된다. 적소에 있는 제2 마스크 및 보호 스페이서들을 이용해, 폴리실리콘 층의 부분들이 에칭 백하여 메모리 영역 위에 소거 게이트들 및 워드라인들을 형성한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업의 표준 관행에 따라, 다양한 피쳐들은 축적대로 도시되지는 않음에 유념한다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 분할-게이트 플래시 메모리 셀 디바이스를 구비한 임베디드 플래시 메모리 디바이스의 몇몇 실시예들의 단면도를 예시한다.
도 1b는 도 1a의 삽입 영역에 대응하는 단면도를 예시한다.
도 2는 분할-게이트 플래시 메모리 셀 디바이스를 갖는 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 3-14는 몇몇 실시예들에 따른 제조의 중간 스테이지들에서의 임베디드 플래시 메모리 디바이스의 일련의 단면도들을 예시한다.
본 개시내용은 이 개시내용의 다양한 피쳐들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략화하기 위하여 컴포넌트들 및 어레인지먼트들의 특정 예시들이 하기에서 설명된다. 물론 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 성성되는 실시예들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 첨부 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 본질적으로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하지 않는다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "아래쪽에", "위", "위쪽" 등은 도면들에 예시될 때 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향들로 회전)될 수 있고, 따라서 본 명세서에 사용된 공간적으로 상대적인 지시자들은 유사하게 해석될 수 있다.
몇몇 플래시 메모리 디바이스들은 예컨대 행들 또는 열들로 배열된, 분할-게이트 플래시 메모리 셀들(예를 들어, EFS3 메모리 셀들)의 많은 수의 쌍들로 이루어진 메모리 어레이를 포함한다. 분할-게이트 플래시 메모리 셀들의 쌍은 통상적으로 쌍의 셀들에 의해 공유되는 공통 소스/드레인 영역들, 및 공통 소스/드레인 영역의 대향면들 상의 제1 및 제2 개별적 소스/드레인 영역들이다. 따라서, 제1 채널 영역은 제1 개별 S/D 영역과 공통 S/D 영역 사이에서 연장되고, 제2 채널 영역은 공통 S/D 영역과 제2 개별 S/D 영역 사이에서 연장된다. 제1 메모리 셀에 대응하는 제1 워드라인이 제1 채널 영역 위에 형성되는 한편; 제2 메모리 셀에 대응하는 제2 워드라인이 제2 채널 영역 위에 형성된다. 개인의 어깨가 자신의 목(중앙 영역)으로부터 자신의 팔의 외측 에지들까지 아래쪽을 향해 경사지는 것과 매우 흡사하게, 이들 워드라인들은 각각 분할 게이트 쌍의 중앙 부분으로부터 분할 게이트 쌍의 외측 영역들까지 계속해서 아래쪽을 향해 경사지는 상부면들을 갖는다. 제조 동안, 이들 워드라인들은 개별 소스/드레인 영역들 이전에 형성되고, 개별 소스/드레인 영역들은 적소에 있는 워드라인들을 이용한 이온 주입을 통해 형성될 수 있다. 워드라인들은 개별 소스/드레인 영역들을 형성하는데 사용되는 이온들이 제1 및 제2 채널 영역들에 도달하는 것을 방지하기에 충분한 두께를 갖는 것으로 기대된다. 워드라인들의 어깨형 윤곽들은 짧거나 얇은 워드라인들의 외측 에지들을 초래하기 때문에, 개별 소스/드레인 영역들을 형성하는데 사용되는 이온들은 워드라인의 이들 얇은 외측 에지들을 의도치 않게 펀치 쓰루하고, 결국 채널 영역들의 외측 부분들이 될 수 있다. 이것은 메모리 셀들과 연관된 전압 문턱치들에 악영향을 미칠 수 있고, 극단적 경우들에서 메모리 셀들의 고장을 초래할 수 있다.
전술한 내용을 고려하여, 본 출원은 분할 게이트 메모리 셀들의 쌍이 각각 형상이 오목한 워드라인 상부면들을 갖기보다는 아래쪽으로 계속해서 경사지는 윤곽들(예를 들어, 어깨형 윤곽들)을 갖는 기법들에 관련된다. 사실상, 어깨형 윤곽들에 관하여, 오목한 워드라인 상부면은 그들이 소스/드레인 주입 동안 이온들을 차단하고, 그에 의해 이온 주입 펀치 쓰루를 제한하거나 방지하기에 충분히 두껍도록, 워드라인들의 외측 에지들을 "풀 업(pull up)"할 수 있다. 따라서, 오목한 워드라인 상부면은 전체 어레이 위의 더욱 균일한 문턱치 전압들을 플래시 메모리 어레이들에 제공하도록 도울 수 있으며, 이는 더욱 신뢰성 있는 기록/판독 동작들 및/또는 더 우수한 성능을 제공할 수 있다. 하기에 더욱 상세히 인지될 바와 같이, 이러한 오목 형상을 달성하기 위해, 본 개시물의 몇몇 실시예들은 워드라인들의 외측 측벽들을 따라 배치되는 복합 측벽 스페이서들을 사용한다.
이제 도 1a를 참고하여, 임베디드 플래시 메모리 디바이스의 몇몇 실시예들의 단면도가 제공된다. 예시된 임베디드 플래시 메모리 디바이스는 반도체 기판(100) 상에 배치되고, 중앙축(104) 주위에 서로의 미러 이미지들일 수 있는 제1 플래시 메모리 셀(102a) 및 제2 플래시 메모리 셀(102b)로 이루어진 분할 게이트 플래시 쌍(102)을 포함한다. 제1 및 제2 분할-게이트 플래시 메모리 셀들(102a, 102b)은 각각 비휘발성 방식으로 데이터의 하나 이상의 비트들을 저장할 수 있다.
더욱 구체적으로, 쌍(102)은 기판(100) 내에서 이격되는 제1 및 제2 개별 소스/드레인(S/D) 영역들(106a, 106b)을 포함한다. 공통 S/D 영역(108)은 측방으로 제1 및 제2 개별 S/D 영역들(106a, 106b) 사이에 배열된다. 공통 소스(108)는 제1 채널 영역(110a)에 의해 제1 개별 S/D 영역(106a)으로부터 분리되고, 제2 채널 영역(110b)에 의해 제2 개별 S/D 영역(106b)으로부터 분리된다. 제1 부동 게이트(112a)는 제1 채널 영역(110a) 위에 배치되고, 그로부터 터널 유전체(114a)에 의해 분리되며, 제1 제어 게이트(116a)는 제1 부동 게이트(112a) 위에 배치되고, 그로부터 제어 게이트 유전체(118a)에 의해 분리된다. 제1 워드라인(120a)은 또한 제1 채널 영역(110a) 위에 배치되고, 제1 개별 S/D 영역(106a) 쪽을 향하는 외측 워드라인 측벽을 갖는다. 수평 워드라인 유전체(122a)는 제1 채널 영역(110a)으로부터 제1 워드라인(120a)을 분리시키고, 수직 워드라인 유전체(124a)은 제1 제어 게이트(116a) 및 제1 부동 게이트(112a)로부터 제1 워드라인(120a)을 분리시킨다. 제1 하드마스크(142a)는 또한 제1 제어 게이트(116a) 위에 존재할 수 있으며, 제1 유전체 캡(144a)은 제1 하드마스크(142a), 제1 제어 게이트(116a)의 측벽들, 제1 제어 유전체(118a)의 측벽들을 커버하고, 제1 부동 게이트(112a) 내의 레지(ledge)에 얹혀질 수 있다.
유사하게, 제2 메모리 셀(102b)은 제2 부동 게이트(112b), 제2 제어 게이트(116b) 및 제2 워드라인(120b)과, 대응 참조 번호들 다음 "b"로 표시되는 다른 대응 구조물들을 포함한다. 소거 게이트(128)는 공통 소스(108) 위에 배열되며, 소거 게이트 유전체(130)는 공통 소스(108)로부터 소거 게이트(128)를 분리시킨다. 층간 유전체(ILD, interlayer dielectric)(160)는 소거 게이트(128) 위에 배치되고, 소거 게이트(128)를 금속화 상호접속 층(132)으로부터 분리시킨다. 비아들(예를 들어, 152a, 152b) 중 일부는 예시된 단면의 평면 외부에 있고, 따라서 명확히 도시되지 않으며, 금속화 상호접속 층(132)으로부터 아래쪽으로 연장되어, 소스/드레인 실리사이드 영역들(146a/146b), 워드라인 실리사이드 영역들(148a/148b) 및 소거 게이트 실리사이드 영역(150)에 연결된다.
특히, 제조 동안 이온 주입 펀치 쓰루를 제한하도록 돕기 위해, 워드라인 상부면들(154a, 154b)의 형상은 오목하다. 도 1b, 오목면들은 외측 워드라인 측벽(예를 들어, 166a)으로부터 측방으로 제1 거리(d1)만큼 이격되고 내측 워드라인 측벽 (예를 들어, 168a)으로부터 측방으로 제2 거리(d2)만큼 이격되는 하단 영역(예를 들어, 164a)을 갖는다. 제1 거리(d1)는 제2 거리(d2)보다 더 작다. 다시 말해, 하단 영역(164a)은 워드라인 상부면(154a) 내에서 중심을 벗어나 있고, 내측 워드라인 측벽(168a)보다 외측 워드라인 측벽(166a)에 더 가깝다. 뿐만 아니라, 몇몇 실시예들에서 외측 워드라인 측벽(166a)에 인접한 오목면(154a)의 최외각 측은 기판 상부면(170, 도 1a)으로부터 측정될 때 제1 높이(h1)를 갖고; 내측 워드라인 측벽(168a)에 인접한 오목면(154a)의 최내각 측은 제1 높이(h1)보다 큰 제2 높이(h2)를 갖는다. 몇몇 실시예들에서, 하단 영역(164a)은 예를 들어, 기판(170)의 상부면으로부터 측정될 때, 하드마스크(142a)의 상단의 높이의 10% 내지 99% 범위인 높이를 가지고, 수직으로 하드마스크(142a) 내에 들어간다. 다시, 아래쪽으로 계속해서 경사진 상부면들(예를 들어, 솔더형 경계선들)을 갖는 워드라인들에 비해, 오목한 워드라인 상부면들(154a, 154b)은 워드라인들의 외측 에지들을 "풀 업(pull up)" 할 수 있어, 그들은 소스/드레인 주입 동안 이온들을 차단하기에 충분히 두껍고, 이에 의해 채널 영역들(110a, 110b) 내에 이온 주입 펀치 쓰루를 제한하거나 방지한다.
다시 도 1a를 참고하여, 이들 오목면들(154a, 154b)의 형성을 용이하게 하는 것을 fehqrl 위해, 몇몇 실시예들은 제1 및 제2 워드라인들(120a, 120b)의 외측 측벽들을 따라 각각 배치된 제1 및 제2 복합 스페이서들(134a, 134b)을 포함한다. 제1 복합 스페이서(134a)는 외측 워드라인 측벽의 상부 영역을 커버하나 외측 워드라인 측벽의 하부영역을 커버되지 않은 채로 두는 제1 내부 층(136a)을 포함한다. 제1 외부 층(138a)은 제1 내부 층(136a)의 외측 측벽을 따라 연장되고, 외측 워드라인 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장된다. 제1 최외각 층(140a)은 제1 외부 층(138a)의 외측 측벽을 따라 연장된다.
몇몇 실시예들에서, 제1 내부 층(136a)은 SiN로 이루어지며, 20 옹스트롬 내지 100 옹스트롬 범위의 두께를 갖는다. 몇몇 실시예들에서, 제1 외부 층(138a)은 산화물로 이루어지고, 100 옹스트롬 내지 200 옹스트롬 범위의 두께를 갖는다. 몇몇 실시예들에서, 제1 최외각 층(140a)은 SiN로 이루어지며, 200 옹스트롬 내지 300 옹스트롬 범위의 두께를 갖는다. 몇몇 실시예들에서, 제1 외부 층(138a)은 기판 상부면(170)으로부터 측정될 때, 하드 마스크(142a)의 높이의 20% 내지 99%, 또는 심지어 하드 마스크(142a)의 높이의 50% 내지 95%에 대응하는 최상부면을 갖는다.
동작 동안, 메모리 셀들(102a, 102b)은 각각 그들의 부동 게이트들(112a, 112b)에 전자들과 같은 가변량의 전하를 독립적으로 저장한다. 부동 게이트들(112a, 112b) 상에 저장된 전하량은 각각의 셀들(102a, 102b)에 저장된 단일-비트 또는 다중-비트 값들과 같은 데이터 상태들을 나타내며, 프로그램, 판독 및 소거 동작들을 통해 변화될 수 있다. 이들 동작들은 셀의 소스/드레인 영역들(106/108), 제어 게이트(116), 워드라인(120) 및 소거 게이트(128)의 선택적 바이어싱을 통해 셀 상에서 수행된다. 한 세트의 프로그램, 판독 및 소거 동작들의 비제한적 예시가 이제 제1 메모리 셀(102a)에 관련하여 하기에 설명된다. 제2 메모리 셀(102b)은 유사한 방식으로 독립적으로 동작할 수 있으며, 하기에 진술된 전압들은 단지 예시들이고 실제 전압 바이어스들은 이용된 정확한 메모리 아키텍쳐 및 기술에 따라 광범위하게 변화할 수 있음이 인지될 것이다.
제1 메모리 셀(102a)의 프로그램 동작 동안에, 워드라인 바이어스(예를 들어, +1V)가 워드라인(120a)에 인가되고, 더 큰 크기의 전압(예를 들어, +11V)이 제어 게이트(116a)에 인가되어, 그에 의해 채널 영역(110a) 내에 전도 채널의 형성을 유도한다. 이러한 바이어스 컨디션이 인가되는 동안, 양의 전압(예를 들어, +5 volt)이 동시에 공통 소스/드레인(108) 및 소거 게이트(128) 모두에 인가되어, 전극들이 개별 소스/드레인(106a)으로부터 공통 소스/드레인(108)을 향해 흐르도록 한다. 제어 게이트(116a) 상의 높은 바이어스 전압은 채널 영역(110a)로부터 제어 게이트(116a)를 향하는 캐리어들의 FN(Fowler-Nordheim) 터널링을 촉진시킨다. 캐리어들이 제어 게이트(116a)를 향해 터널링함에 따라, 적어도 몇몇 캐리어들은 부동 게이트(112a) 내에 갇히게 되고, 따라서 프로그램 데이터 상태(예를 들어, 논리 "1")와 연관된 미리 결정된 전압 문턱치에 대응하도록 메모리 셀(102a)의 전압 문턱치를 변경한다.
제1 메모리 셀(102a)의 소거 동작 동안에, 소거 게이트(128)는 고전압(예를 들어, +13V)으로 바이어싱되는 한편, 제어 게이트(116a) 및 워드라인(120a)은 각각 저전압(예를 들어, 0 V)에서 홀딩된다. 높은 바이어스 소거 게이트 전압은 부동 게이트(112a)로부터 소거 게이트(128)를 향한 캐리어들의 F-N 터널링을 촉진시킨다. 캐리어들의 소거 게이트(128)를 향해 터널링함에 따라, 부동 게이트(112a) 내에 갇힌 전자들은 이제 부동 게이트(112a) 스트립핑되거나 그렇지 않으면 부동 게이트(112a)로부터 제거되고, 따라서 소거 데이터 상태(예를 들어, 논리 "0")와 연관된 미리 결정된 전압 문턱치에 대응하는 메모리 셀(102a)의 전압 문턱치를 변경한다.
부동 게이트(112a)에 저장된 전하가 제어 게이트(116a)와 채널 영역(110a) 사이에 형성된 전계를 차단하기 때문에, 부동 게이트(112a) 상에 저장된 전하는 메모리 셀(102a)의 문턱치 전압(Vth)을 소정량(△Vth)만큼 변경할 수 있다. 따라서, 제1 메모리 셀(102a)의 판독 동작 동안에, 워드라인(120a)은 바이어스되고(예를 들어, +3V), 제어 게이트(116a)는 Vth보다 크지만 Vth+△Vth 미만인 판독 전압으로(예를 들어, +2V) 바이어스된다. 개별 소스/드레인 영역(106a)과 공통 소스/드레인 영역(108) 사이에 전류가 흐르는지(또는 아닌지) 여부에 따라, 메모리 디바이스의 판독 회로소자는 이에 따라 메모리 셀(102a)이 프로그램 상태(예를 들어, 논리 "1")에 있는지 또는 소거 상태(논리 "0")에 있는지 여부를 결정할 수 있다.
도 2를 참고하여, 흐름도(200)는 저전력 논리 디바이스 및 분할-게이트 플래시 메모리 셀을 갖는 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법의 몇몇 실시예들을 제공한다.
202에서, 부동 트랜지스터 게이트 스택들의 쌍이 반도체 기판의 메모리 영역 위에 이격되도록 형성된다.
204에서, 폴리실리콘 층, 보호 층 및 하드 마스크 층이 이 차례로 게이트 스택들 및 반도체 기판 위에 형성된다.
206에서, 메모리 영역을 커버하기 위하여 제1 마스크가 형성된다. 제1 마스크는 로직 영역 위에 개구들을 갖고, 로직 영역 내에 폴리실리콘 층, 보호 층 및 하드 마스크 층을 패터닝하는데 사용된다.
208에서, 로직 영역을 커버하고 메모리 영역을 노출시키기 위해 제2 마스크가 형성된다. 적소에 있는 제2 마스크를 이용하여, 메모리 영역 내에 보호 스페이서들을 형성하기 위해 보호 층 및 하드 마스크의 노출된 부분들을 제거하기 위하여 에칭이 수행된다.
210에서, 적소에 있는 제2 하드 마스크 및 보호 스페이서들을 이용하여, 메모리 영역 위에 소거 게이트들 및 워드라인들을 형성하기 위하여 폴리실리콘 층의 노출된 부분들이 에칭 백 된다.
212에서, 제2 마스크가 제거되고, 후속하여 하드 마스크 및 보호 층이 로직 영역으로부터 제거된다.
214에서, 복합 스페이서들의 외부 층 및 최외각 층이 워드라인들의 내측 및 외측 측벽들 상에 형성된다.
216에서, 메모리 영역의 워드라인들의 에지들에 대해 자가 정렬(self-align)되고 로직 영역의 로직 게이트들의 에지들에 대해 자가 정렬되는 개별 소스/드레인 영역들을 형성하기 위하여 반도체 기판 내로 도펀트들이 주입된다.
218에서, 콘택 에칭 스탑 층 및 층간 유전체(ILD, interlayer dielectric) 층이 차례로 실리사이드 패드들 및 게이트 스택들 위에 형성된다.
220에서, 워드라인들, 게이트 스택, 소거 게이트, 로직 게이트들, 및 소스/드레인 영역들에 콘택 에칭 스탑 층 및 ILD 층을 관통하여 콘택들이 형성된다.
바람직하게, 방법은 형상이 오목한 상부면들을 갖는 워드라인들을 제공한다. 이들 워드라인 상부면들의 외측 에지들이 위쪽을 향해 기울여지기 때문에, 워드라인들은 개별 소스/드레인 영역들을 형성하기 위해 기판을 향해 지향되는 이온들을 실질적으로 차단하거나 완전히 차단하기에 충분한 두께를 갖는다. 따라서, 이 방법은 이전의 접근법들보다 더 나은 특징들 및/또는 성능을 메모리 디바이스들에 제공할 수 있다.
개시된 방법들(예를 들어, 흐름도(200)에 의하여 설명된 방법)은 일련의 동작들 또는 이벤트들로서 본 명세서에 예시되고 설명되나, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한하는 것으로 해석되어서는 안된다는 것이 인식될 것이다. 예를 들어, 몇몇 동작들은 본 명세서에 예시된 및/또는 설명된 것들과 상이한 순서들로 및/또는 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 뿐만 아니라, 예시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위하여 요구되는 것은 아니며, 본 명세서에 설명된 동작들 중 하나 이상은 하나 이상의 개별 동작들 및/또는 단계들에서 실행될 수 있다.
도 3-14를 참고하여, 도 2의 방법을 예시하기 위하여 다양한 제조 스테이지들에서의 임베디드 플래시 메모리 디바이스의 몇몇 실시예들의 단면도 및 상면도들이 제공된다. 도 3-14이 방법과 관련하여 설명되나, 도 3-14에 개시된 구조물들은 그 방법으로 제한되지 않고, 대신 방법과 독립적인 구조물들로서 분리될 수 있음이 인식될 것이다. 유사하게, 방법은 도 3-14와 관련하여 설명되나, 방법은 도 3-14에 개시된 구조물들로 제한되는 것이 아니라, 대신에 도 3-14에 개시된 구조물들과 독립적으로 분리될 수 있음이 인식될 것이다.
도 3은 도 2의 동작(202)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
수천, 수백, 수백만 개 등과 같은 더 많은 개수의 게이트 스택들이 종종 메모리 셀들의 어레이를 구축하기 위해 메모리 영역(304) 위에 형성되는 것이 인식될 것이지만, 도 3에 예시된 바와 같이, 부동 트랜지스터 게이트 스택들(301)의 2개의 쌍들이 반도체 기판(100)의 메모리 영역(304) 위에 형성된다. 메모리 영역(304)은 반도체 기판(100)의 중간 영역(308)만큼 반도체 기판(100)의 로직 영역(306)으로부터 이격된다. 중간 영역(308)은 로직 영역(306) 위에 로직 디바이스들로부터 메모리 영역(30$) 위에 메모리 셀 디바이스들을 격리시키는 유전체 재료로 이루어진 얕은 트렌치 격리(STI, shallow trench isolation) 구조물과 같은 격리 구조물(310)을 포함한다.
각각의 게이트 스택(301)은 터널 유전체 영역(114), 부동 게이트(112), 제어 게이트 유전체 영역(118), 제어 게이트(116) 및 하드 마스크(142)를 포함한다. 부동 게이트들(112)이 메모리 영역(304) 위에 배열되고, 터널 유전체 영역들(114)은 기판(100) 및 부동 게이트들(112)을 분리한다. 뿐만 아니라, 부동 게이트들(112)은 부동 게이트들(112)의 상부면에 관하여 감소된 높이를 나타내고 부동 게이트들(112)의 코어 영역을 따라 및/또는 코어 영역 주위에 연장되는 부동 게이트 레지(ledge)들(121)을 포함한다. 제어 게이트들(116)은 코어 영역 위에 배열되고, 제어 게이트 유전체 영역들(118)은 제어 게이트들(116) 및 코어 영역들을 분리한다. 하드 마스크들(142)은 제어 게이트들(116) 위에 배열되며, 예를 들어, 실리콘 질화물이다. 몇몇 실시예들에서, 하드 마스크들(142)은 약 1000 옹스트롬의 두께를 갖는다.
도 3에 또한 예시된 바와 같이, 게이트 스택들(301)에 대응하는 유전체 캡들(144)이 부동 게이트 레지들(121) 상에 형성된다. 유전체 캡들(144)은 제어 게이트 유전체 영역들(118), 제어 게이트들(116) 및 하드 마스크들(142)의 측벽들을 라이닝하고, 하드 마스크들(142)의 상부면들 위에 연장된다. 뿐만 아니라, 제1 유전체 층(302)이 게이트 스택들(301), 유전체 캡들(144) 및 반도체 기판(100)을 라이팅하기 위하여 형성되거나 제공된다. 제1 유전체 층(302)은 수평 및 수직 워드라인 유전체들(122, 124) 뿐 아니라, 게이트 스택들(301) 사이에 공통 소스/드레인 영역(108) 위에 배열된 소거 게이트 유전체 영역(123)을 포함한다. 상부 유전체 영역(125)은 유전체 캡들(144)의 상단 위에 연장된다. 제1 유전체 층(302)은 예를 들어, 실리콘 이산화물과 같은 산화물이다.
수평 및 수직 워드라인 유전체들(122, 124) 뿐 아니라 소거 게이트 유전체 영역(123) 및 상부 유전체 영역(125)은 서로 동일하거나 서로 상이할 수 있다. 예를 들어, 몇몇 실시예들에서, 수평 및 수직 워드라인 유전체들(122, 124)은 각각 복수의 층들, 예컨대 제1 산화물 층, 제1 산화물 층 위에 질화물 층, 질화물 층 위에 제2 산화물 층(소위 ONO 구조물로 불림)을 각각 포함할 수 있는 반면; 다른 실시예들에서 수평 및 수직 워드라인 유전체들(122, 124) 중 하나 또는 둘 모두는 예를 들어, 단일 유전체 층, 예컨대 실리콘 이산화물 층 또는 하이-k(high-k) 유전체로 구성될 수 있다.
반도체 기판(100)은 통상적으로 실질적으로 균일한 두께를 가진 평면형이다. 뿐만 아니라, 반도체 기판(100)은 n-타입 또는 p-타입일 수 있으며, 예를 들어, 벌크 실리콘 웨이퍼 또는 실리콘-온-절연체(SOI, silicon-on-insulator) 기판일 수 있다. 존재한다면, SOI 기판은 종종 매립 산화물 층에 의해 처리 웨이퍼로부터 분리되고 처리 웨이퍼 위에 배열되는 고품질 실리콘의 활성 층으로 이루어진다. 몇몇 다른 실시예들에서, 반도체 기판은 또한 특히 그 위에 부가적인 절연 또는 도전 층들을 갖거나 갖지 않는, 사파이어 기판, 이원 화합물 기판(예를 들어, III-V 기판), 또는 다른 더 높은 차수의 화합물 기판(예를 들어, AlGaAs)일 수 있다.
도 4는 도 2의 동작(204)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 4에 예시된 바와 같이, 폴리실리콘 층(402), 보호 층(404) 및 하드 마스크 층(406)은 이 차례로 반도체 기판(100) 및 게이트 스택들(301) 위에 컨포멀하게 형성된다. 보호 층(404)은 원자 층 증착(ALD, atomic layer deposition)에 의해 형성되는 SiN 층일 수 있다. 하드 마스크 층(406)은 예를 들어, 실리콘 이산화물과 같은 산화물이다. 몇몇 실시예들에서, 폴리실리콘 층(402)은 400 옹스트롬 내지 1000 옹스트롬 범위의 두께를 가지며, 몇몇 경우들에서는 약 700 옹스트롬이고; 보호 층(404)은 40 옹스트롬 내지 120 옹스트롬의 두께를 가질 수 있고; 하드 마스크 층(406)은 600 옹스트롬 내지 2000 옹스트롬 범위의 두께를 가질 수 있으며, 몇몇 경우들에서는 약 1200 옹스트롬이다.
도 5는 도 2의 동작(206)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 5에 예시된 바와 같이, 제1 마스크(502)가 기판(100) 위에 형성된다. 제1 마스크(502)는 메모리 영역(304) 및 중간 영역(308)을 커버하며, 로직 영역(306) 위에 개구들을 갖는다. 몇몇 실시예들에서, 제1 마스크(502)는 삼중 층 포토레지스트이며, 이는 제1 유기 층, 제1 유기 층 위에 배치된 무기 층, 및 무기 층 위에 배치된 제2 유기 층을 포함한다. 도 5에 또한 예시된 바와 같이, 적소에 있는 제2 마스크(502)를 이용하여 제1 에칭이 수행된다. 제1 에칭이 하드 마스크 층(406), 보호 층(404) 및 폴리실리콘 층(402)을 패터닝하여, 로직 영역(306) 내에 폴리실리콘 게이트 구조물들을 형성한다.
도 6은 도 2의 동작(208)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 6에 예시된 바와 같이, 제1 마스크(502)는 제거되고, 제2 마스크(602)가 형성되어 로직 영역(306)을 커버한다. 하드 마스크(406)의 노출된 부분들을 제거하기 위하여 적소에 있는 이 제2 마스크(602)를 이용하여 에칭이 수행된다. 브레이크쓰루 에칭(breakthrough etch)으로서 지칭될 수 있는 에칭 백(etch back) 프로세스가 그 후 폴리실리콘 층(402)의 아래 놓인 부분들을 적소에 두면서 보호 층(404)의 영역들을 에칭 백하기 위하여 수행되어, 폴리실리콘 층(402)의 측벽들 상에 보호 측벽 스페이서들(136)을 남긴다. 몇몇 실시예들에서, 이 브레이크쓰루 에칭은 다음의 프로세스 조건들로 TCCT(transformer coupled capacitive tuning) 플라즈마를 사용할 수 있다: 10 mTorr의 압력, 0.5의 TCCT 파라미터, 440 와트의 전력, 120 V의 바이어스, 10초의 미리 결정된 시간 기간, 150 sccm의 유량으로 플라즈마 챔버에 공급되는 CF4 가스, 및 섭씨 50도의 정전척 온도.
도 7은 도 2의 동작(210)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 7에 예시된 바와 같이, 여전히 적소에 있는 제2 마스크(602)로, 상부 유전체 영역들(125)의 상부면에 대해 상부면을 에치 백 하기 위하여 에치 백 프로시져가 수행된다. 이 에치 백을 수행함에 있어, 폴리실리콘 소거 게이트(128)는 게이트 스택들(301) 사이에 소거 게이트 유전체 영역(130) 위에 형성되고, 워드라인들(120)이 게이트 스택들(301)의 외측면들 상에 형성된다. 몇몇 실시예들에서, 이 에치 백 프로시져는 오목한 워드라인 상부면을 초래하는 2-파트 에치(two-part etch)일 수 있다. 이 2 파트 에치의 제1 파트는 고도로 지향성(예를 들어, 수직하 또는 실질적으로 수직)이나, 폴리실리콘과 산화물 사이에 상대적으로 비-선택적이다. 이 2-파트 에치의 제2 파트는 덜 지향성이지만, 폴리실리콘과 산화물 사이에서 선택적이다. 몇몇 실시예들에서, 이 2 파트 에치의 제1 파트는 다음의 프로세스 조건들로 TCCT 플라즈마를 사용할 수 있다: 7 mTorr의 압력, 0.5의 TCCT 파라미터, 550 와트의 전력, 40 V의 바이어스, 35초 내지 40초의 미리 결정된 시간 기간, 플라즈마 챔버로 공급되는 O2, He 및 HBr 가스의 혼합물의 이용, 및 섭씨 50도의 정전척 온도. 몇몇 실시예들에서, 이 2-파트 에치의 제2 파트는 다음의 프로세스 조건들로 TCCT 플라즈마를 사용할 수 있다: 80 mTorr의 압력, 0.5의 TCCT 파라미터, 380 와트의 전력, 120 V의 바이어스, 15초의 미리 결정된 시간 기간, 플라즈마 챔버로 공급되는 O2, He 및 HBr 가스의 혼합물의 이용, 및 섭씨 50도의 정전척 온도.
특히, 후속 프로세싱 동안에 이온 주입 펀치 쓰루를 제한하도록 돕기 위해, 이 에치 백 프로시져에 의해 형성되는 워드라인 상부면들(154)은 형상이 오목하다. 오목면들은 제1 거리(d1)만큼 외측 워드라인 측벽으로부터 측방으로 이격되고 제2 거리(d2)만큼 내측 워드라인 측벽으로부터 측방으로 이격되는 하단 영역을 갖는다. 제1 거리(d1)는 제2 거리(d2)보다 작다. 다시 말해, 하단 영역은 워드라인 상부면(154) 내에서 중심을 벗어나 있고, 내측 워드라인 측벽보다 외측 워드라인 측벽에 더 가깝다. 에치 백 프로세스는 또한 보호 스페이서들(136) 을 살짝 언더컷(undercut)하여, 보호 스페이서들의 하부면들을 노출시키고 또한 워드라인들(120)의 하부 외측 측벽들을 노출시킨다.
도 8-9는 도 2의 동작(212)에 대응하는 몇몇 실시예들의 단면도들을 예시한다.
도 8에 의하여 예시된 바와 같이, 포토레지스트(802)가 구조물 위에 도포된다. 도 9에 의하여 예시된 바와 같이, 포토레지스트(802)는 예를 들어 애싱 프로세스에 의하여 구조물 위에 에치 백 되고, 하드 마스크(406) 및 보호 층(404)이 로직 영역(306) 위로부터 제거된다.
도 10은 도 2의 동작(214)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 10에 예시된 바와 같이, 잔여 포토레지스트(802)은 제거되고, 복합 스페이서들(134)이 구조물의 노출된 측벽들 상에 형성된다. 몇몇 실시예들에서 이들 복합 스페이서들(134)을 형성하기 위하여, 100 옹스트롬 내지 200 옹스트롬 범위의 두께를 갖는 컨포멀한 산화물 층이 구조물 위에 형성되고, 그 후 200 옹스트롬 내지 300 옹스트롬 범위의 두께를 갖는 컨포멀한 실리콘 질화물(SiN) 층이 컨포멀한 산화물 층 위에 형성된다. 그 후 컨포멀한 산화물 및 SiN 층들의 수직 두께를 감소시키기 위해 이방성 에칭(예를 들어, 수직 플라즈마 에칭)이 수행되어, 산화물로 이루어진 외부 층(138) 및 SiN으로 이루어진 최외각 층(140)을 제공한다.
도 11은 도 2의 동작(216)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 11에 의하여 예시되는 바와 같이, 워드라인들(120) 및 소거 게이트(128) 내로 도펀트들이 주입된다. 도펀트들은 n-타입 또는 p-타입일 수 있으나, 통상적으로 n-타입이다. 몇몇 실시예들에서, 도펀트들을 주입한 후, 도핑된 워드라인들(120) 및 도핑된 소거 게이트(128)는 어닐링 프로세스를 겪는다. 도펀트들은 또한 분할 게이트 플래시 셀들의 개별 소스/드레인 영역들(106)을 형성하고, 선택적으로 로직 영역(306) 내에 소스/드레인 영역들을 형성할 수 있다.
도 12는 도 2의 동작(218)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 12에 예시된 바와 같이, 실리사이드 패드들(146, 148, 150)은 개별 소스/드레인 영역들(106) 위 그리고 로직 소스/드레인 영역들 위 뿐 아니라, 워드라인들(120), 소거 게이트(128) 및 로직 게이트들 위에 형성된다. 실리사이드 패드들(146, 148, 150)의 형성은: 반도체 구조물 위에 컨포멀한 금속 층의 형성; 컨포멀한 금속 층, 반도체 기판(100), 워드라인들(120) 및 로직 및 소거 게이트(128) 간의 반응을 일으키기 위한 반도체 구조물의 열 처리; 컨포멀한 금속 층의 비반응 영역들의 제거를 포함할 수 있다. 실리사이드 패드들(146, 148, 150)은 예를 들어, 니켈 실리사이드 또는 티타늄 실리사이드이다.
도 13은 도 2의 동작(220)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 13에 예시된 바와 같이, 콘택 에칭 스탑 층 및 ILD 층(160)이 이 차례로 실리사이드 패드들, 게이트 스택들(301), 소거 게이트들(128), 로직 게이트들 및 워드라인들(120) 위에 형성된다. 콘택 에칭 스탑 층은 예를 들어, 실리콘 질화물이고, ILD 층(160)은 예를 들어, 실리콘 이산화물과 같은 산화물 또는 로우 k 유전체이다. 몇몇 실시예들에서, ILD 층(160)을 형성하기 위한 프로세스는 중간 ILD 층을 형성하는 단계 및 중간 ILD 층의 화학 기계적 평탄화(CMP, chemical-mechanical planarization)를 수행하는 단계를 포함한다.
도 14는 도 2의 동작(222)에 대응하는 몇몇 실시예들의 단면도를 예시한다.
도 14에 의하여 예시된 바와 같이, 콘택 에칭 스탑 층 및 ILD 층(160)을 통해 워드라인들(120), 소거 게이트(128), 제어 게이트들(116), 로직 게이트들, 개별 소스/드레인 영역들(106) 및 로직 소스/드레인 영역들 중 하나 이상으로 콘택들(152)이 형성된다. 콘택들(152)은 예를 들어, 텅스텐과 같은 금속이다.
따라서, 상기 내용으로부터 인식될 수 있는 바와 같이, 본 개시물의 몇몇 실시예들은 플래시 메모리 디바이스와 관련된다. 플래시 메모리 디바이스는 반도체 기판 내에서 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들을 포함한다. 공통 S/D 영역은 제1 및 제2 개별 S/D 영역들 사이에 측방으로 배열되고, 제1 채널 영역에 의해 제1 개별 S/D 영역으로부터 분리되며, 제2 채널 영역에 의해 제2 개별 S/D 영역으로부터 분리된다. 소거 게이트는 공통 S/D 위에 배열된다. 부동 게이트는 제1 채널 영역 위에 배치되고, 소거 게이트의 제1 측면에 대해 배열된다. 제어 게이트는 부동 게이트 위에 배치된다. 워드라인은 제1 채널 영역 위에 배치되고, 부동 게이트 및 제어 게이트만큼 소거 게이트로부터 이격된다. 워드라인의 상부면은 오목면이다.
다른 실시예들에서, 본 개시물은 분할 게이트 메모리 셀들의 쌍을 포함하는 플래시 메모리 디바이스를 제공한다. 분할 게이트 메모리 셀들의 쌍은 반도체 기판 내에 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들을 포함한다. 공통 S/D 영역은 제1 및 제2 개별 S/D 영역들 사이에서 측방으로 배열되고, 제1 채널 영역에 의해 제1 개별 S/D 영역으로부터 분리되고, 제2 채널 영역에 의해 제2 개별 S/D 영역으로부터 분리된다. 소거 게이트는 공통 S/D 위에 배열된다. 제1 부동 게이트는 제1 채널 영역 위에 그리고 소거 게이트의 제1 측면에 대해 배치된다. 제1 제어 게이트는 제1 부동 게이트 위에 배치된다. 제1 워드라인은 제1 채널 영역 위에 배치되고, 제1 부동 게이트만큼 소거 게이트로부터 이격된다. 제1 워드라인은 제1 개별 S/D 영역에 면하는 외측 워드라인 측벽을 갖는다. 제1 복합 스페이서는 외측 워드라인 측벽의 상부 영역을 커버하지만 외측 워드라인 측벽의 하부 영역을 커버되지 않은 채로 두는 제1 내부 층을 포함한다. 스페이서의 제1 외부 층은 제1 내부 층의 외측 측벽을 따라 연장되고, 외측 워드라인 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장된다.
또 다른 실시예들에서, 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법이 제공된다. 이 방법에서, 부동 게이트 트랜지스터 게이트 스택들의 쌍이 반도체 기판의 메모리 영역 위에 형성된다. 폴리실리콘 층, 보호 층 및 하드 마스크 층이 차례로 반도체 기판 및 게이트 스택들 위에 형성된다. 메모리 영역을 커버하기 위해 제1 마스크가 형성되고, 제1 마스크는 반도체 기판의 로직 영역 위에 개구들을 갖다. 폴리실리콘 층, 보호 층 및 하드 마스크는 적소에 있는 제1 마스크로 패터닝된다. 로직 영역을 커버하기 위하여 제2 마스크가 형성된다. 하드 마스크의 노출된 부분들 및 보호 층의 노출된 부분들은 메모리 영역 위에 보호 스페이서들을 형성하기 위하여 제거된다. 적소에 있는 제2 마스크 및 보호 스페이서들을 이용해, 메모리 영역 위에 소거 게이트들 및 워드라인들을 형성하기 위하여 폴리실리콘 층의 부분들이 에칭 백 된다.
"제1" 및 "제2"와 같은 식별자들은 다른 엘리먼트들에 관련한 임의의 타입의 정렬, 배치 또는 시간상 관계를 의미하지 않으며, 그보다는 "제1" 및 "제2와 다른 유사한 식별자들이 단지 포괄적 식별자들이며, 이들 엘리먼트들이 다른 구현예들에서 바뀔 수 있다는 것이 인지될 것이다. 예를 들어, 제1 도면과 함께 설명된 "제1 유전체 층"은 다른 도면 또는 예시되지 않은 실시예와 함께 설명되는 "제1 유전체 층에 반드시 대응하지는 않을 수도 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 장점들을 달성하고 및/또는 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기반으로서 본 개시내용을 용이하게 이용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적인 구조들이 본 개시물의 진의 및 범위를 벗어나지 않으며, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 행할 수 있음을 또한 인식해야 한다.

Claims (10)

  1. 플래시 메모리 디바이스에 있어서,
    반도체 기판 내의 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들;
    상기 제1 및 제2 개별 S/D 영역들 사이에 측방으로 배열되고, 제1 채널 영역에 의해 상기 제1 개별 S/D 영역으로부터 분리되며, 제2 채널 영역에 의해 상기 제2 개별 S/D 영역으로부터 분리되는 공통 S/D 영역;
    상기 공통 S/D 영역 위에 배열되는 소거 게이트(erase gate);
    상기 제1 채널 영역 위에 그리고 상기 소거 게이트의 제1 측면에 대해 배치되는 부동 게이트, 및 상기 부동 게이트 위에 배치되는 제어 게이트; 및
    상기 제1 채널 영역 위에 배치되고, 상기 부동 게이트 및 상기 제어 게이트만큼 상기 소거 게이트로부터 이격되는 워드라인 ― 상기 워드라인의 상부면은 오목면임 ―
    을 포함하는, 플래시 메모리 디바이스.
  2. 제1항에 있어서,
    상기 오목면의 하단 영역은 상기 워드라인의 외측 측벽으로부터 측방으로 제1 거리만큼 이격되고, 상기 워드라인의 내측 측벽으로부터 측방으로 제2 거리만큼 이격되며, 상기 제1 거리는 상기 제2 거리와 상이한 것인, 플래시 메모리 디바이스.
  3. 제1항에 있어서,
    상기 오목면의 최외각 측면(outermost side)은 제1 높이를 갖고, 상기 제어 게이트에 인접하고 상기 최외각 측면에 대향되는 상기 오목면의 최내각 측면(innermost side)은 상기 제1 높이보다 큰 제2 높이를 갖는 것인, 플래시 메모리 디바이스.
  4. 제1항에 있어서,
    내부 층 및 외부 층을 포함하는 복합 스페이서를 더 포함하며,
    상기 내부 층은 상기 워드라인의 외측 측벽의 상부 영역을 커버하나, 상기 워드라인의 외측 측벽의 하부 영역을 커버되지 않은 채로 두고;
    상기 외부 층은 상기 내부 층의 외측 측벽을 따라 연장되고, 상기 워드라인의 외측 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장되는 것인, 플래시 메모리 디바이스.
  5. 제4항에 있어서,
    상기 복합 스페이서는 상기 외부 층의 외측 측벽을 따라 연장되는 최외각 층을 더 포함하며, 상기 내부 층은 질화물 재료로 만들어지고, 상기 외부 층은 산화물로 만들어지고, 상기 최외각 층은 질화물 재료로 만들어지는 것인, 플래시 메모리 디바이스.
  6. 분할 게이트 메모리 셀들의 쌍을 포함하는 플래시 메모리 디바이스에 있어서,
    상기 분할 게이트 메모리 셀들의 쌍은,
    반도체 기판 내의 이격된 제1 및 제2 개별 소스/드레인(S/D) 영역들;
    상기 제1 및 제2 개별 S/D 영역들 사이에 측방으로 배열되고, 제1 채널 영역에 의해 상기 제1 개별 S/D 영역으로부터 분리되며, 제2 채널 영역에 의해 상기 제2 개별 S/D 영역으로부터 분리되는 공통 S/D 영역;
    상기 공통 S/D 영역 위에 배열되는 소거 게이트;
    상기 제1 채널 영역 위에 그리고 상기 소거 게이트의 제1 측면에 대해 배치되는 제1 부동 게이트, 및 상기 제1 부동 게이트 위에 배치된 제1 제어 게이트;
    상기 제1 채널 영역 위에 배치되고, 상기 소거 게이트로부터 상기 제1 부동 게이트만큼 이격되며, 상기 제1 개별 S/D 영역에 면하는(facing) 외측 워드라인 측벽을 갖는 제1 워드라인; 및
    제1 내부 층 및 제1 외부 층을 포함하는 제1 복합 스페이서
    를 포함하며, 상기 제1 내부 층은 상기 외측 워드라인 측벽의 상부 영역을 커버하나, 상기 외측 워드라인 측벽의 하부 영역을 커버되지 않은 채로 두고, 상기 제1 외부 층은 상기 제1 내부 층의 외측 측벽을 따라 연장되고, 상기 외측 워드라인 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장되는 것인, 플래시 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제어 게이트 위의 하드 마스크를 더 포함하며,
    상기 제1 내부 층은, 상기 반도체 기판의 상부면으로부터 측정될 때, 상기 하드 마스크의 상기 상부면의 높이의 50% 내지 95% 범위인 높이를 갖는 최상부면을 갖는 것인, 플래시 메모리 디바이스.
  8. 제6항에 있어서,
    상기 제2 채널 영역 위에 그리고 상기 소거 게이트의 제2 측면에 대해 배치되는 제2 부동 게이트 ― 상기 제2 부동 게이트 위에 제2 제어 게이트가 배치됨 ― ;
    상기 제2 채널 영역 위에 배치되고, 상기 소거 게이트로부터 상기 제2 부동 게이트 및 상기 제2 제어 게이트만큼 이격되는 제2 워드라인 ― 상기 제2 워드라인은 상기 제2 개별 S/D 영역에 면하는 외측 워드라인 측벽을 가짐 ― ; 및
    제2 내부 층 및 제2 외부 층을 포함하는 제2 복합 스페이서 ― 상기 제2 내부 층은 상기 외측 워드라인 측벽의 상부 영역을 커버하나, 상기 외측 워드라인 측벽의 하부 영역을 커버되지 않은 채로 두고, 상기 제2 외부 층은 상기 제2 내부 층의 외측 측벽을 따라 연장되고, 상기 외측 워드라인 측벽의 커버되지 않은 하부 영역을 따라 아래쪽으로 연장됨 ―
    를 더 포함하는, 플래시 메모리 디바이스.
  9. 임베디드(embedded) 플래시 메모리 디바이스를 제조하기 위한 방법에 있어서,
    반도체 기판의 메모리 영역 위에 부동 게이트 트랜지스터 게이트 스택들의 쌍을 형성하는 단계;
    상기 반도체 기판 및 상기 게이트 스택들 위에, 폴리실리콘 층, 보호 층 및 하드 마스크 층을 차례로 형성하는 단계;
    상기 메모리 영역을 커버하고 상기 반도체 기판의 로직 영역 위에 개구들을 갖는 제1 마스크를 형성하고, 상기 폴리실리콘 층, 상기 보호 층 및 상기 하드 마스크를 적소에 있는 상기 제1 마스크로 패터닝하는 단계;
    상기 로직 영역을 커버하는 제2 마스크를 형성하는 단계;
    상기 메모리 영역 위에 보호 스페이서들을 형성하기 위하여 상기 하드 마스크의 노출된 부분들 및 상기 보호 층의 노출된 부분들을 제거하는 단계; 및
    적소에 있는 상기 제2 마스크 및 보호 스페이서들을 이용해 상기 폴리실리콘 층의 부분들을 에칭 백(etching back)하여, 상기 메모리 영역 위에 소거 게이트들 및 워드라인들을 형성하는 단계
    를 포함하는, 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법.
  10. 제9항에 있어서,
    상기 제2 마스크를 제거하는 단계;
    상기 로직 영역 위로부터 상기 하드 마스크 및 상기 보호 층을 제거하는 단계; 및
    상기 워드라인들의 최외각 측벽들 상에 복합 스페이서들을 형성하기 위하여 상기 보호 스페이서들 주위에 외부 층 및 최외각 층들을 형성하는 단계
    를 더 포함하는, 임베디드 플래시 메모리 디바이스를 제조하기 위한 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035827A (ko) * 2018-09-26 2020-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
CN107768373B (zh) * 2016-08-15 2022-05-10 华邦电子股份有限公司 存储元件及其制造方法
CN106803509B (zh) * 2017-02-14 2019-12-24 上海华虹宏力半导体制造有限公司 一种解决分栅快闪存储器编程串扰失效的工艺制造方法
JP2018199863A (ja) * 2017-05-02 2018-12-20 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ タングステン柱を形成する方法
US10483322B2 (en) * 2017-06-08 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
US10468427B2 (en) * 2018-01-23 2019-11-05 Globalfoundries Singapore Pte. Ltd. Poly-insulator-poly (PIP) capacitor
CN108807407B (zh) * 2018-06-08 2021-07-09 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法
DE102019112410A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US11177268B2 (en) * 2018-11-21 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11239245B2 (en) 2019-08-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for opening a source line in flash memory
CN111129023B (zh) * 2019-12-10 2022-09-20 华虹半导体(无锡)有限公司 闪存器件的制造方法
CN113380812B (zh) * 2020-02-25 2023-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法
CN111892015B (zh) * 2020-07-15 2021-05-25 见闻录(浙江)半导体有限公司 一种mems器件的晶圆级封装方法和封装结构
US20230020696A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and formation method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130242659A1 (en) 2012-03-13 2013-09-19 Samsung Electronics Co., Ltd. Split-gate type nonvolatile memory device, semiconductor device having split-type nonvolatile memory device embedded therein, and methods of forming the same
KR101402580B1 (ko) 2012-02-13 2014-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070069626A (ko) 2005-12-28 2007-07-03 삼성전자주식회사 플래시 메모리 소자 및 그 제조 방법
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101402580B1 (ko) 2012-02-13 2014-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 분할 게이트 장치 및 분할 게이트 장치를 제조하는 방법
US20130242659A1 (en) 2012-03-13 2013-09-19 Samsung Electronics Co., Ltd. Split-gate type nonvolatile memory device, semiconductor device having split-type nonvolatile memory device embedded therein, and methods of forming the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035827A (ko) * 2018-09-26 2020-04-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃
KR102258944B1 (ko) 2018-09-26 2021-06-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃

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