CN109786384B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种包括半导体衬底和至少一个图案化的介电层的半导体结构。半导体衬底包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环。在通过半导体部分围绕的第一区上设置至少一个第一器件。在第二区上设置至少一个第二器件和至少一个第一伪环，并且第二区围绕第一区。至少一个图案化的介电层覆盖半导体衬底。本发明的实施例还提供了另一种半导体结构和一种制造半导体结构的方法。

Description

半导体结构及其制造方法
技术领域
本发明的实施例涉及半导体领域，并且更具体地，涉及半导体结构及其制造方法。
背景技术
非易失性存储器(NVM)单元阵列的制造已经集成在先进的互补金属氧化物半导体(CMOS)工艺中，从而用于智能卡和汽车应用。嵌入式NVM单元阵列的栅极高度通常高于诸如逻辑器件的外围电路的栅极高度。嵌入式NVM单元阵列和逻辑器件之间的栅极高度差导致在连续的化学机械抛光(CMP)工艺期间的凹陷问题。
发明内容
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底，包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环，在由所述半导体部分围绕的第一区上设置所述至少一个第一器件，在第二区上设置所述至少一个第二器件和所述至少一个第一伪环，所述第二区围绕所述第一区；以及至少一个图案化的介电层，设置在所述半导体衬底上。
根据本发明的实施例，还提供了一种半导体结构，包括：半导体衬底，包括有源区和围绕所述有源区的外围区、设置在所述有源区上的至少一个第一器件、设置在所述外围区上的至少一个第二器件以及设置在所述外围区上的至少一个第一伪环，其中，所述至少一个第一器件和所述至少一个第二器件由所述有源区的半导体部分间隔开；以及至少一个图案化的介电层，设置在所述半导体衬底上，其中，所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环嵌入在所述图案化的介电层中。
根据本发明的实施例，还提供了一种制造半导体结构的方法，包括：提供包括半导体部分的半导体衬底；在由所述半导体部分围绕的第一区上形成至少一个第一器件；在第二区上形成至少一个第二器件和至少一个第一伪环，其中，所述第二区围绕所述第一区，并且所述至少一个第一伪环围绕所述至少一个第一器件；在所述半导体衬底上形成至少一个介电层以覆盖所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环；以及抛光所述至少一个介电层，直到暴露所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图32是根据本发明的一些实施例的示意性地示出制造半导体结构的方法的截面图。
图33是根据本发明的一些实施例的示意性地示出包括以阵列布置的多个集成电路组件的晶圆的顶视图。
图34是根据本发明的一些实施例的示意性地示出图33所示的部分X的放大的顶视图。
图35是根据本发明的一些可选实施例的示意性地示出图33所示的部分X的放大的顶视图。
图36A至图36B是根据本发明的一些实施例的示意性地示出制造半导体结构的方法的截面图。
图37A至图37C是根据本发明的一些可选实施例的示意性地示出制造半导体结构的方法的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1至图32是根据本发明的一些实施例的示意性地示出制造半导体结构的方法的截面图。
参照图1，提供了半导体衬底100。例如，半导体衬底100可以是硅衬底或由其他半导体材料制成的衬底。在一些实施例中，如图33所示，半导体衬底100可以是半导体晶圆(例如，硅晶圆等)。在半导体衬底100上形成衬垫层102，并且在衬垫层102上形成图案化的硬掩模层104。例如，衬垫层102可以是氧化硅(SiOx，x>0)层，并且图案化的硬掩模层104可以是氮化硅(SiNy，y>0)层。衬垫层102和图案化的硬掩模层104的材料仅用于说明，并且本发明不限于此。如图1所示，可以通过例如光刻和蚀刻工艺形成图案化的硬掩模层104，并且通过图案化的硬掩模层104暴露衬垫层102的部分。在图案化的硬掩模层104的蚀刻工艺期间，衬垫层102可以用作蚀刻停止层。
参考图1和图2，实施湿氧化工艺，从而使得氧化半导体衬底100的被衬垫层102覆盖的部分，并且在半导体衬底100上形成湿氧化物层102a。在实施湿氧化工艺之后，形成半导体衬底100的凹槽R1，并且在凹槽R1上形成湿氧化物层102a。如图1和图2所示，湿氧化物层102a未被图案化的硬掩模层104覆盖，并且湿氧化物层102a比被图案化的硬掩模层104覆盖的衬垫氧化物102更厚。例如，湿氧化物层102a的厚度在从约100埃至约2000埃的范围内，并且半导体衬底100的凹槽R1的深度为湿氧化物层102a的厚度的约一半(例如，约50埃至约1000埃)。在一些实施例中，湿氧化物层102a的厚度可以是约600埃，并且半导体衬底100的凹槽R1的深度可以是湿氧化物层102a的厚度的约一半(例如，约300埃)。湿氧化物层102a的厚度和凹槽R1的深度仅用于说明，并且本发明不限于此。
参考图2和图3，通过蚀刻工艺部分地去除湿氧化物层102a，以在凹槽R1中形成另一衬垫层102b。凹槽R1中的衬垫层102b连接至由图案化的硬掩模层104覆盖的衬垫层102。在一些实施例中，衬垫层102b和衬垫层102的厚度可以大致相同(例如，约10埃至约500埃)。在用于形成衬垫层102b的蚀刻工艺期间，可以轻微蚀刻图案化的硬掩模层104，并且图案化的硬掩模层104的厚度损失可以是例如约80埃。上述厚度损失以及衬垫层102b和衬垫层102的厚度仅用于说明，并且本发明不限于此。
如图2和图3所示，半导体衬底100可以提供两个表面S1和S2，其中，表面S1和表面S2处于不同的高度，并且表面S1和表面S2之间的高度差在例如从约50埃至约1000埃的范围内。表面S1和表面S2之间的上述高度差仅用于说明，并且本发明不限于此。
参考图4，在位于半导体衬底100的表面S1上的衬垫层102和位于半导体衬底100的表面S2上的衬垫层102b上形成硬掩模层106。例如，硬掩模层106可以是氮化硅层。硬掩模层106的材料仅用于说明，并且本发明不限于此。
参考图5，可以对半导体衬底100实施沟槽隔离制造工艺，从而使得在半导体衬底100中形成至少一个第一沟槽隔离110a(例如，至少一个内沟槽隔离)和至少一个第二沟槽隔离110b(例如，至少一个外沟槽隔离)。在形成至少一个第一沟槽隔离110a和至少一个第二沟槽隔离110b之后，限定半导体衬底100的半导体部分112、第一区100A和第二区100B。在一些实施例中，第一区100A可以是由至少一个第一沟槽隔离110a围绕的有源区，第二区100B可以是外围区。例如，如图34和图35所示，第一区100A连接至第二区100B，第二区100B是环形的外围区，并且通过环形的第二区100B围绕第一区100A。
在一些实施例中，如图5所示，上述沟槽隔离制造工艺可以包括：图案化硬掩模层106以形成图案化的硬掩模层106a；通过例如蚀刻工艺在半导体衬底100中形成多个沟槽；沉积介电材料以填充沟槽并覆盖图案化的硬掩模层106a；以及抛光(例如，CMP工艺)沟槽外的介电材料直到暴露图案化的硬掩模层106a。在一些实施例中，第一沟槽隔离110a和第二沟槽隔离110b是例如浅沟槽隔离(STI)结构。然而，在本申请中不限制至少一个第一沟槽隔离110a和至少一个第二沟槽隔离110b的制造工艺。
如图5所示，半导体衬底100的半导体部分112可以是与第一沟槽隔离110a和第二沟槽隔离110b接触的环形结构。第一沟槽隔离110a和第二沟槽隔离110b可以位于半导体部分112的相对侧处。半导体部分112和第一沟槽隔离110a可以位于第一区100A的边界区B中。换言之，边界区B是半导体部分112和第一沟槽隔离110a所在的区域。例如，半导体部分112靠近第一区100A和第二区100B之间的界面，而第二沟槽隔离110b靠近第一区100A和第二区100B之间的界面(图5中所示的虚线)。此外，第一沟槽隔离110a、第二沟槽隔离110b和图案化的硬掩模层106a的顶面大致处于相同的层级。
参考图6，在第一沟槽隔离110a、第二沟槽隔离110b和图案化的硬掩模层106a的顶面上形成帽层。在一些实施例中，帽层可以包括硬掩模帽层120和形成在硬掩模帽层120上的氧化物帽层122。在第一沟槽隔离110a、第二沟槽隔离110b和图案化的硬掩模层106a的顶面上形成硬掩模帽层120。在一些实施例中，氧化物帽层122的材料不同于图案化的硬掩模层106a的材料，并且氧化物帽层122的材料与衬垫层102的材料相同。例如，硬掩模帽层120的材料可以包括氮化硅，并且氧化物帽层122的材料可以包括氧化硅。硬掩模帽层120和氧化物帽层122的上述材料仅用于说明，并且本发明不限于此。
参考图7，通过例如光刻和蚀刻工艺图案化硬掩模帽层120和氧化物帽层122，以便形成包括图案化的硬掩模帽层120a和图案化的氧化物帽层122a的图案化的帽层。图案化的硬掩模帽层120a和图案化的氧化物帽层122a覆盖第二沟槽隔离110b、位于第一沟槽隔离110a和第二沟槽隔离110b之间的图案化的硬掩模层106a以及第一沟槽隔离110a的接近半导体部分112的部分。
通过利用图案化的硬掩模帽层120a和图案化的氧化物帽层122a作为掩模，通过例如蚀刻工艺去除图案化的硬掩模层106a的设置在衬垫层102b上的部分直到暴露衬垫层102b。在一些实施例中，在用于部分地去除图案化的硬掩模层106a的蚀刻工艺期间，由于图案化的氧化物帽层122a的材料(例如，氧化硅)不同于图案化的硬掩模层106a和图案化的硬掩模帽层120a的材料(例如，氮化硅)，所以可以选择性地蚀刻图案化的硬掩模层106a。此外，在用于部分地去除图案化的硬掩模层106a的蚀刻工艺期间，由于图案化的氧化物帽层122a的材料(例如，氧化硅)与衬垫层102b的材料相同，衬垫层102b可以用作蚀刻停止层。衬垫层102b、图案化的硬掩模层106a、图案化的硬掩模帽层120a和图案化的氧化物帽层122a的上述材料仅用于说明，并且本发明不限于此。
参考图7和图8，去除衬垫层102b，并在半导体衬底100的表面S2上形成介电层126。在一些实施例中，介电层126可以是氧化硅层。然后，在图案化的氧化物帽层122a、第一沟槽隔离110a和介电层126上形成导电层124。在一些实施例中，导电层124可以是掺杂的多晶硅层。例如，可以通过沉积多晶硅层，用掺杂剂注入多晶硅层，以及对掺杂的多晶硅层进行退火来形成导电层124。导电层124和介电层126的上述材料仅用于说明，并且本发明不限于此。
参考图8和图9，对导电层124实施抛光工艺(例如，CMP工艺)，从而使得形成具有平坦化的顶面的导电层124a。导电层124a覆盖介电层126和第一沟槽隔离110a。在导电层124的抛光工艺期间，抛光图案化的氧化物帽层122a，直到暴露图案化的硬掩模帽层120a。图案化的硬掩模帽层120a可以在导电层124的抛光工艺期间用作抛光停止层。如图9所示，图案化的硬掩模帽层120a和导电层124a的顶面大致处于相同的层级。
参考图9和图10，通过例如蚀刻工艺进一步图案化导电层124a，从而使得在介电层126上形成至少一个导电图案124b。在导电层124a的蚀刻工艺期间，可以部分地去除第一沟槽隔离110a的未被图案化的硬掩模帽层120a覆盖的部分。例如，如图10所示，在第一沟槽隔离110a中形成凹槽R2，并且凹槽R2靠近导电层124b。
参考图10和图11，顺序地形成介电层128、导电层130和硬掩模层132，以覆盖导电图案124b、第一沟槽隔离110a和图案化的硬掩模帽层120a。介电层128覆盖导电图案124b、第一沟槽隔离110a和图案化的硬掩模帽层120a。导电层130覆盖介电层128。硬掩模层132覆盖导电层130。在一些实施例中，介电层128可以是氧化硅层。导电层130可以是掺杂的多晶硅层。例如，可以通过沉积多晶硅层，用掺杂剂注入多晶硅层，以及对掺杂的多晶硅层进行退火来形成导电层130。硬掩模层132可以是氧化硅/氮化硅/氧化硅堆叠的层。然而，硬掩模层132的配置不受限制。介电层128、导电层130和硬掩模层132的上述材料仅用于说明，并且本发明不限于此。
参考图11和图12，例如通过光刻和蚀刻工艺图案化介电层128、导电层130和硬掩模层132，从而使得形成图案化的介电层128a、介电图案128b、图案化的导电层130a、控制栅电极130b、图案化的硬掩模层132a和硬掩模图案130b。形成图案化的介电层128a、图案化的导电层130a和图案化的硬掩模层132a以覆盖第一沟槽隔离110a和图案化的硬掩模帽层120a。形成介电图案128b、控制栅电极130b和硬掩模图案130b以部分地覆盖导电图案124b。在介电层128、导电层130和硬掩模层132的图案化工艺期间，可轻微过蚀刻导电图案124b。
参考图12和图13，形成间隔件134a和134b。在图案化的介电层128a、图案化的导电层130a和图案化的硬掩模层132a的侧壁上形成间隔件134a。在介电图案128b、控制栅电极130b和硬掩模图案132b的侧壁上形成间隔件134b。
在形成间隔件134a和134b之后，实施图案化工艺(例如，蚀刻工艺)以去除未被间隔件134a和134b覆盖的导电图案124b的部分和介电层126的部分，从而使得在半导体衬底100的表面S2上形成多个浮置栅电极124c和多个介电图案126a。浮置栅电极124c和介电图案126a与介电图案128b、控制栅电极130b和硬掩模图案132b自对准。由于轻微过蚀刻导电图案124b，每个间隔件134b的底部可以在导电图案124b上横向延伸，并且间隔件134b的底部可以与浮置栅电极124c接触。
参考图13和图14，在形成浮置栅电极124c和介电图案126a之后，形成多个间隔件136a和136b。在间隔件134a上形成间隔件136a，同时在间隔件134b上形成间隔件136b。此外，间隔件136b覆盖浮置栅电极124c的侧壁和介电图案126a的侧壁。然后，形成图案化的光刻胶层138，并实施离子注入工艺，从而使得在半导体衬底100中形成多个掺杂区140(例如，公共源极区)。在一些实施例中，可以进一步实施退火工艺以使半导体衬底100中的掺杂区140退火，从而使得注入的离子或掺杂剂可以扩散。
参考图14和图15，在半导体衬底100中形成掺杂区140之后，去除由图案化的光刻胶层138的开口暴露的间隔件136b，直到通过图案化的光刻胶层138的开口暴露间隔件134b、浮置栅电极124c的侧壁和介电图案126a的侧壁。然后，在图案化的光刻胶层138的开口中形成多个介电层136c，以覆盖间隔件134b、浮置栅电极124c的侧壁和介电图案126a的侧壁，并且形成多个氧化物层136d(例如，公共源极氧化物层，CSOX)以覆盖形成在半导体衬底100中的掺杂区140。
在一些实施例中，为了防止由图案化的光刻胶层138产生的污染，在形成介电层136c和氧化物层136d之前去除图案化的光刻胶层138。在一些实施例中，可以通过例如灰化工艺或其他合适的工艺去除图案化的光刻胶层138。
参考图16和图17，在半导体衬底100上顺序地形成栅极介电层(未示出)和导电层142。在一些实施例中，导电层142可以是掺杂的多晶硅层。例如，可以通过沉积多晶硅层，用掺杂剂注入多晶硅层，以及对掺杂的多晶硅层进行退火来形成导电层142。导电层142的上述材料仅用于说明，并且本发明不限于此。然后，顺序地对导电层142实施抛光工艺(例如，CMP工艺)和回蚀刻工艺，从而使得形成具有平坦化的顶面的多个导电图案142a。在一些实施例中，可以抛光导电层142直到暴露图案化的硬掩模层132a并且可以回蚀刻抛光的导电层142以形成导电图案142a。
参考图17和图18，在形成导电图案142a之后，在导电图案142a上形成多个间隔件144，以覆盖间隔件136a、间隔件136b和介电层136c。然后，通过例如回蚀刻工艺图案化导电图案142a和栅极介电层，从而使得形成多个选择栅电极142b(例如，位于掺杂区140和/或字线之上的擦除栅电极)和位于导电图案142b下方的多个选择栅极氧化层(SGOX)。换言之，部分地蚀刻未被多个间隔件144覆盖的导电图案142a和栅极介电层，以便形成多个选择栅电极142b。
参考图18和图19，对间隔件144和图案化的硬掩模层132a实施抛光工艺(例如，CMP工艺)，从而使得形成具有减小的高度的多个间隔件144a和图案化的硬掩模层132c。在间隔件144和图案化的硬掩模层132a的抛光工艺期间，抛光间隔件134a、间隔件134b、间隔件136a、间隔件136b和介电层136c的部分。在一些实施例中，在对间隔件144和图案化的硬掩模层132a实施抛光工艺之前，可以涂覆用于抛光工艺的底部层(未示出)以覆盖抛光间隔件144和图案化的硬掩模层132a之前的半导体衬底100上的结构。并且，在抛光间隔件144和图案化的硬掩模层132a之后，可以去除底部层(未示出)。在实施间隔件144和图案化的硬掩模层132a的抛光工艺之后，可以形成伪层148a以覆盖半导体衬底100的第一区100A和第二区100B。在一些实施例中，伪层148a可以包括衬垫氧化物层和堆叠在衬垫氧化物层上的伪多晶硅层。可以通过顺序地沉积衬垫氧化物层和多晶硅层并且回蚀刻多晶硅层以在衬垫氧化物层上形成伪多晶硅层来形成伪层148a。伪层148a的材料和配置仅用于说明，并且本发明不限于此。
参考图20和图21，形成图案化的光刻胶层146以覆盖伪层148a的部分。然后，通过例如光刻和蚀刻工艺图案化伪层148a、图案化的介电层128a、图案化的导电层130a和图案化的硬掩模层132c，从而使得在半导体衬底100的第一区100A上方形成伪层148a1、图案化的介电层128c、图案化的导电层130c和图案化的硬掩模层132d。在一些实施例中，图案化的导电层130c和图案化的硬掩模层132d可以是环形结构。在形成伪层148a1、图案化的介电层128c、图案化的导电层130c和图案化的硬掩模层132d之后，可以通过例如灰化工艺或其他合适工艺去除图案化的光刻胶层146。在去除图案化的光刻胶层146之后，可以在半导体衬底100的第一区100A和第二区100B上方形成伪层148b。在一些实施例中，伪层148b可以包括伪多晶硅层。伪层148b的材料和配置仅用于说明，并且本发明不限于此。
参考图21和图22，在形成伪层148b之后，部分地去除伪层148a1和伪层148b，直到暴露图案化的硬掩模层106a、第一沟槽隔离110a和第二沟槽隔离110b，从而使得形成图案化的伪层148。如图22所示，去除未被图案化的伪层148覆盖的图案化的硬掩模层106a和衬垫层102，直到暴露半导体衬底100的半导体部分112。
参考图22和图23，在去除图案化的硬掩模层106a和衬垫层102之后，通过图案化的伪层148暴露第一沟槽隔离110a和第二沟槽隔离110b的部分。部分地去除并平坦化第一沟槽隔离110a和第二沟槽隔离110b的部分，从而使得第一沟槽隔离110a、第二沟槽隔离110b的顶面和半导体部分112的顶面大致处于相同的层级。在一些实施例中，可以通过例如蚀刻工艺来实施第一沟槽隔离110a和第二沟槽隔离110b的部分去除。
参考图23和图24，形成介电层150以覆盖图案化的伪层148、第一沟槽隔离110a、嵌入第二区100B的伪区100B1中的第二沟槽隔离110b、半导体部分112和第二区100B的外围电路区100B2。伪区100B1位于外围电路区100B2和第一区100A之间。介电层150可以包括第一部分150a和第二部分150b。第一部分150a不仅覆盖图案化的伪层148、第一沟槽隔离110a和半导体部分112，还部分地覆盖第二沟槽隔离110b。第二部分150b不仅部分地覆盖第二沟槽隔离110b，还覆盖伪区100B1。如图24所示，通过第一部分150a覆盖第二沟槽隔离110b的部分(例如，左部)，并且通过第二部分150b覆盖第二沟槽隔离110b的另一部分(例如，右部)。第一部分150a比第二部分150b更厚，并且厚度差在例如从约10埃至约500埃的范围内。第一部分150a和第二部分150b之间的厚度差仅用于说明，并且本发明不限于此。
如图36A和图36B所示，在一些实施例中，可以通过以下工艺形成包括第一部分150a和第二部分150b的介电层150。首先，通过沉积工艺(例如，化学汽相沉积等)形成介电材料层150M(如图36A所示)以覆盖图23所示的所得结构，并且例如通过光刻工艺在介电材料层150M上形成图案化的光刻胶层PR。例如，介电材料层150M的材料包括氧化物、氮化物、氮氧化物、它们的组合等。通过使用图案化的光刻胶层PR作为掩模，可以通过蚀刻工艺或其他合适的图案化工艺去除介电材料层150M的未被图案化的光刻胶层PR覆盖的部分。在形成介电层150之后，去除图案化的光刻胶层PR。如图36B所示，第一区100A的边界B1与第一部分150a的外边界B2之间的距离D可以在从约0.1微米至约50微米的范围内。当第一区100A的边界B1与第一部分150a的外边界B2之间的距离D大于约0.1微米时，形成第一伪环DR1(如图29至图32所示)的空间足以使得第一伪环DR1(如图29至图32所示)具有足够的强度以阻止CMP凹陷的扩大。
如图37A和图37B所示，在一些可选实施例中，可以通过以下工艺形成包括第一部分150a和第二部分150b的介电层150。首先，通过沉积工艺(例如，化学汽相沉积等)形成介电材料层150M(如图36A所示)以覆盖图23所示的所得结构，并且例如通过光刻工艺在介电材料层150M上形成图案化的光刻胶层PR。通过使用图案化的光刻胶层PR作为掩模，可以通过蚀刻工艺或其他合适的图案化工艺去除未被图案化的光刻胶层PR覆盖的介电材料层150M，从而使得第一部分150a覆盖第二沟槽隔离110b的部分(例如，左部)，并且暴露第二沟槽隔离110b的另一部分(例如，右部)。形成第一部分150a之后，可以通过选择性生长工艺仅在外围电路区100B2上形成第二部分150b(即，第二部分150b不覆盖第二沟槽隔离110b)。在形成第一部分150a之后或在形成第二部分150b之后，去除图案化的光刻胶层PR。如图37B和图37C所示，第一区100A的边界B1与第一部分150a的外边界B2之间的距离D可以在从约0.1微米至约50微米的范围内。当第一区100A的边界B1与第一部分150a的外边界B2之间的距离D大于约0.1微米时，形成第一伪环DR1(如图29至图32所示)的空间足以使得第一伪环DR1(如图29至图32所示)具有足够的强度以阻止CMP凹陷的扩大。
在一些实施例中，不使用图37C所示的工艺。换言之，在一些实施例中不使用在外围电路区100B2上形成第二部分150b。
参考图24和图25，在形成介电层150之后，在外围电路区100B2上形成多个栅电极152(例如，多晶硅栅电极)和设置在栅电极152上的多个介电帽154。栅电极152的材料仅用于说明，并且本发明不限于此。在一些实施例中，当形成栅电极152和介电帽154时，可以形成多个伪图案156、158、160、162、164和166。伪图案156、160和164的材料可以与栅电极152的材料相同，而伪图案158、162和166的材料可以与介电帽154的材料相同。伪图案156和设置在伪图案156上的伪图案158形成在第二部分150b上并且位于伪区100B1之上。伪图案160和设置在伪图案160上的伪图案162形成在第一部分150a上并且位于伪区100B1之上。伪图案164和设置在伪图案164上的伪图案166形成在第一部分150a上并且位于第一区100A之上。由于第一部分150a和第二部分150b之间的厚度差，伪图案162和166的顶面高于伪图案158和介电帽154的顶面。例如，伪图案156和158是点状伪图案，而伪图案160、162、164和166是环形伪图案。可以在第二沟槽隔离110b之上随机地分布或有规律地分布点状伪图案156和158(如图34和图35所示)。
在一些实施例中，可以根据设计要求省略伪图案164和166的制造。在一些可选实施例中，可以根据设计要求省略伪图案156和158的制造。在一些可选实施例中，可以根据设计要求省略伪图案156、158、164和166的制造。
参考图25和图26，在形成栅电极152、介电帽154和伪图案156、158、160、162、164和166之后，可以在介电层150上形成图案化的光刻胶层168，从而使得通过图案化的光刻胶层168覆盖栅电极152、介电帽154和伪图案156、158、160、162、164和166。例如，实施光刻和蚀刻工艺以图案化介电层150并去除图案化的伪层148。然后，实施离子注入工艺，从而使得在半导体衬底100中形成多个掺杂区170(例如，轻掺杂的漏极区)。在一些实施例中，可以进一步实施退火工艺以使半导体衬底100中的掺杂区170退火，从而使得注入的离子或掺杂剂可以扩散。
在一些实施例中，在形成掺杂区170之前或之后，可以在外围电路区100B2中形成未在图26中示出的多个轻掺杂区(例如，轻掺杂的漏极区)。
参考图27，在形成掺杂区170之后，在选择栅电极142b的侧壁上形成多个间隔件172，并且实施离子注入工艺，从而使得在半导体衬底100中形成多个掺杂区174(例如，漏极区)。在一些实施例中，可以进一步实施退火工艺以使半导体衬底100中的掺杂区174退火，从而使得注入的离子或掺杂剂可以扩散。在形成掺杂区174之后，形成存储器单元阵列M(即，第一器件)。在一些实施例中，存储器单元阵列M可以包括以阵列布置的多个存储器单元。存储器单元阵列M可以是诸如闪存单元阵列等的非易失性存储器单元阵列。存储器单元阵列M的类型仅用于说明，并且本发明不限于此。
如图27所示，图案化介电层150以形成多个介电图案150a1、150a2、150b1和150b2。在第一沟槽隔离110a和伪图案164之间设置介电图案150a1，在第二沟槽隔离110b和伪图案160之间设置介电图案150a2，在半导体衬底100和栅电极152之间设置介电图案150b1以及在第二沟槽隔离110b和伪图案156之间设置介电图案150b2。例如，介电图案150a1、150a2、150b1和150b2的材料可以包括氧化物、氮化物、氮氧化物、这些的组合。
在一些实施例中，在栅电极152的侧壁上、介电帽154的侧壁和介电图案150b1的侧壁上形成多个间隔件176，同时在伪图案156、158、160、162、164和166的侧壁上以及介电图案150a1、150a2和150b2的侧壁上形成多个间隔件178。此外，在形成掺杂区174之前或之后，可以在外围电路区100B2中形成未在图27中示出的多个掺杂区(例如，漏极区)，从而使得可以在外围电路区100B2上形成外围电路P(即，第二器件)。外围电路P可以包括多个逻辑器件(例如，MOS器件，每个MOS器件包括介电图案150b1、栅电极152和外围电路区100B2中的掺杂区)。在一些实施例中，外围电路P可以包括核心器件、静态随机存取存储器(SRAM)和输入/输出器件。外围电路P的类型仅用于说明，并且本发明不限于此。
参考图27和图28，例如，实施回蚀刻工艺以去除伪图案154、158、162和166，间隔件144a、硬掩模图案132b和图案化的硬掩模层132d。在上述抛光工艺期间，部分地去除介电层136c和间隔件134a、134b、136a、136b、172、176和178，并且降低其高度。在实施抛光工艺之后，暴露图案化的导电层130c、存储器单元阵列M、第一伪环DR1、第二伪环DR2、多个伪点图案DP和外围电路P。例如，第一伪环DR1和第二伪环DR2的顶面是大致平坦的表面。在存储器单元阵列M和伪点图案DP之间设置第一伪环DR1和第二伪环DR2。在存储器单元阵列M和第一伪环DR1之间设置第二伪环DR2。由于第二伪环DR2设置在存储器单元阵列M和第一伪环DR1之间，因此第二伪环DR2是内伪环，并且第一伪环DR1是外伪环。
在一些实施例中，第一伪环DR1、第二伪环DR2和伪点图案DP是电浮置的，因为在第二沟槽隔离110b上形成第一伪环DR1和伪点图案DP，并且在第一沟槽隔离110a上形成第二伪环DR2上。换言之，第一伪环DR1、第二伪环DR2和伪点图案DP彼此电绝缘。此外，第一伪环DR1、第二伪环DR2和伪点图案DP与其他半导体器件(例如，存储器单元阵列M和外围电路P)电绝缘。
如图28所示，在一些实施例中，图案化的导电层130c可以是环状结构，并且通过图案化的导电层130c围绕存储器单元阵列M。在伪区100B1上设置第一伪环DR1，并且第一伪环DR1位于第二伪环DR2和伪点图案DP之间。第一伪环DR1可以是包括介电图案150a2、伪图案160(例如多晶硅图案)和间隔件178的膜堆叠件，其中，在介电图案150a2上堆叠伪图案160，并且间隔件178覆盖电介电图案150a2和伪图案160的侧壁。第二伪环DR2可以是包括介电图案150a1、伪图案164(例如多晶硅图案)和间隔件178的膜堆叠件，其中，在介电图案150a1上堆叠伪图案164，并且间隔件178覆盖介电图案150a1和伪图案164的侧壁。每个伪点图案DP可以是包括介电图案150b2、伪图案156(例如，多晶硅图案)和间隔件178的膜堆叠件，其中，在介电图案150b2上堆叠伪图案156，并且间隔件178覆盖介电图案150b2和伪图案156的侧壁。例如，介电图案150a1、150a2和150b2的材料可以包括氧化物、氮化物、氮氧化物、这些的组合。间隔件178的材料可包括氧化物、氮化物、氮氧化物、这些的组合。介电图案150a1、150a2和150b2的材料、伪图案156、160和164的材料以及间隔件178的材料仅用于说明，并且本发明不限于此。
如图28、图34和图35所示，通过图案化的导电层130c围绕存储器单元阵列M。存储器单元阵列M和外围电路P通过第一沟槽隔离110a和第二沟槽隔离110b间隔开。第一伪环DR1围绕存储器单元阵列M。存储器单元阵列M的第一高度H1(例如，第一栅极高度)大于外围电路P的第二高度H2(例如，第二栅极高度)、第一伪环DR1的第一厚度TH1和第二伪环DR2的第二厚度TH2。第一厚度TH1和第二厚度TH2大致彼此相等并且大于第二高度H2。换言之，存储器单元阵列M的顶面高于外围电路P的顶面，并且存储器单元阵列M的顶面可略高于或大致等于第一伪环DR1和第二伪环DR2的顶面。此外，由于介电图案150a1和介电图案150a2比介电图案150b1和介电图案150b2更厚，因此第一伪环DR1和第二伪环DR2的顶面高于外围电路P和伪点图案DP的顶面。在一些实施例中，第一伪环DR1比伪点图案DP更厚，并且厚度差在从约10埃至约500埃的范围内。
半导体衬底100的表面S1和表面S2之间的高度差可以减小形成在第一区100A上的存储器单元阵列M和形成在外围电路区100B2上的外围电路P之间的栅极高度差。
参考图28和图29，在半导体衬底100上形成停止层180，以覆盖存储器单元阵列M、图案化的导电层130c、第一伪环DR1、第二伪环DR2、伪点图案DP和外围电路P。然后，在蚀刻停止层180上形成层间介电层182。在一些实施例中，蚀刻停止层180的材料可以包括氮化硅(SiN)或氮氧化硅(SiON)，并且层间介电层182的材料可以包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。蚀刻停止层180和层间介电层182的材料仅用于说明，并且本发明不限于此。
参考图29和图30，对层间介电层182实施ILD抛光工艺(例如，CMP工艺)直到暴露停止层180的部分。在一些实施例中，在实施ILD抛光工艺之后，可以暴露停止层180的覆盖第一伪环DR1、第二伪环DR2、图案化的导电层130c和存储器单元阵列M的顶面的部分。在实施层间介电层182的抛光工艺之后，形成抛光的层间介电层182a，并且可能在位于伪点图案DP和外围电路P之上的区域内发生CMP凹陷。如图30所示，产生由CMP凹陷导致的倾斜表面IS1。分布在第二区100B上的第一伪环DR1有助于控制CMP凹陷的扩大。例如，可以在第二区100B中控制由ILD抛光工艺导致的倾斜表面IS1。换言之，可以由第一伪环DR1控制CMP凹陷的扩大，从而使得在实施ILD抛光工艺之后CMP凹陷可以不扩大到第一区100A中。在省略分布在第二区100B上的第一伪环DR1的情况下，在实施ILD抛光工艺之后，CMP凹陷可能扩大到第一区100A中。
参考图31，对停止层180实施停止层抛光工艺(例如，CMP工艺)，直到暴露存储器单元阵列M、图案化的导电层130c、第一伪环DR1、第二伪环DR2、伪点图案DP和外围电路P的顶面。在实施停止层180的抛光工艺之后，形成抛光且图案化的停止层180a，并且可在位于半导体部分112、第一伪环DR1、伪点图案DP和外围电路P之上的区域内发生CMP凹陷。如图31所示，产生由CMP凹陷导致的另一倾斜表面IS2。换言之，与图30相比，CMP凹陷扩大。
如图31所示，在停止层180的抛光期间，由于第一伪环DR1比伪点图案DP和外围电路P更厚，所以第一伪环DR1可以阻止由停止层抛光导致的CMP凹陷的扩大，并且可以控制凹陷的扩大。在实施ILD抛光和停止层抛光之后，存储器单元阵列M不受CMP凹陷现象的影响。在省略分布在第二区100B上的第一伪环DR1的情况下，在实施停止层180的抛光之后，CMP凹陷可以进一步扩大到第一区100A。
参考图31和图32，在一些实施例中，可以实施栅极替换工艺以用金属栅电极MG替换栅电极152。在一些可选实施例中，可以实施栅极替换工艺以用金属栅电极MG和金属图案分别替换栅电极152和伪图案156。在栅极替换工艺期间，实施金属栅极抛光(例如，CMP工艺)，并且对抛光的层间介电层182a进行进一步抛光。在实施金属栅电极MG的抛光工艺之后，可以在位于图案化的导电层130c、半导体部分112、第一伪环DR1、伪点图案DP和外围电路P之上的区域内发生CMP凹陷。如图32所示，产生由CMP凹陷导致的倾斜表面IS3。换言之，CMP凹陷进一步扩大。
在实施ILD抛光、停止层抛光和金属栅电极MG的抛光之后，可以形成图案化的介电层(即抛光和图案化的停止层180a和抛光的层间介电层182a)以覆盖半导体衬底100。存储器单元阵列M、外围电路P、第一伪环DR1和第二伪环DR2嵌入在图案化的介电层(即，抛光和图案化的停止层180a和抛光的层间介电层182a)中。如图31所示，第一伪环DR1的顶面是倾斜的。此外，抛光的层间介电层182a的位于第一伪环DR1和第二伪环DR2之间的部分具有倾斜的顶面。
如图32所示，在金属栅电极MG的抛光期间，由于第一伪环DR1和第二伪环DR2比伪点图案DP和外围电路P更厚，第一伪环DR1和第二伪环DR2可以阻止由金属栅电极MG的抛光导致的CMP凹陷的进一步扩大，并且可以控制CMP凹陷的扩大。换言之，在实施停止层180的抛光和金属栅电极MG的抛光之后，在位于第二区100B和第一沟槽隔离110a之上的区域内发生CMP凹陷，并且凹陷不会扩大到影响存储器单元阵列M。因此，存储器单元阵列M不受ILD抛光、停止层抛光和栅极替换工艺的影响。因此，存储器单元阵列M的产率增加。在省略分布在第二区100B上的第一伪环DR1的情况下，存储器单元阵列M可能受到ILD抛光、停止层抛光和栅极替换工艺的影响。
在实施停止层180的抛光和金属栅电极MG的抛光之后，第二伪环DR2的厚度可以大于第一伪环DR1的厚度，至少一个第一伪环DR1的厚度可以大于伪点图案DP的厚度，外围电路P的高度可以大致等于伪点图案DP的厚度。在一些实施例中，第一伪环DR1和第二伪环DR2的顶面可以是倾斜表面。
在实施停止层180的抛光和金属栅电极MG的抛光之后，存储器单元阵列M的高度大于外围电路P的高度、第一伪环DR1的厚度和第二伪环DR2的厚度。存储器单元阵列M的顶面高于外围电路P的顶面，并且存储器单元阵列M的顶面可高于第一伪环DR1和第二伪环DR2的顶面。此外，第一伪环DR1和第二伪环DR2的顶面高于外围电路P和伪点图案DP的顶面。
如图26至图32所示，第一部分150a2和第二部分150b2(图26中所示)之间的厚度差导致第一伪环DR1和伪点图案DP之间的厚度差。如图30至图32所示，在ILD 182、停止层180和金属栅电极MG的抛光工艺期间，第一伪环DR1可以用作阻止器，从而用于阻止由于第一伪环DR1和伪点图案DP之间的厚度差而导致的CMP凹陷不受控制地向存储器单元阵列M扩大。因此，第一伪环DR1可以通过CMP凹陷保护存储器单元阵列M免受损坏。
图33是根据本发明的一些实施例的示意性地示出包括以阵列布置的多个集成电路组件的晶圆的顶视图；并且图34是根据本发明的一些实施例的示意性地示出图33所示的部分X的放大的顶视图。
如图32、图33和图34所示，上述半导体结构(图32中所示)可以是图33中所示的晶圆，并且晶圆可包括布置成阵列的多个集成电路组件200。每个集成电路组件200可以包括存储器单元阵列M、图案化的导电层130c、第一伪环DR1(即外伪环)、第二伪环DR2(即内伪环)、伪点图案DP和外围电路P。如图33的顶视图所示，图案化导电层130c、第一伪环DR1、半导体部分112和第二伪环DR2是环状结构。通过图案化的导电层130c、第一伪环DR1、半导体部分112和第二伪环DR2围绕存储器单元阵列M。在第一沟槽隔离110a上设置图案化的导电层130c和第二伪环DR2，并且在第二沟槽隔离110b上设置第一伪环DR1和伪点图案DP。在第一伪环DR1和外围电路P之间分布伪点图案DP。
图35是根据本发明的一些可选实施例的示意性地示出图33所示的部分X的放大的顶视图。
参考图33、图34和图35，图35所示的集成电路组件200a类似于图34所示的集成电路组件200，除了形成两个第一伪环DR1之外。第一伪环DR1的数量在本申请中不受限制。此外，每个第一伪环DR1的线宽在本申请中不受限制。
在上述实施例中，利用位于第一器件(例如，存储器单元阵列M)和第二器件(例如，外围电路P)之间的至少一个伪环来最小化由抛光工艺产生的副作用。因此，可以很好地保护第一器件(例如，存储器单元阵列M)并且可以提高制造产率。
根据本发明的一些实施例，提供了一种包括半导体衬底和至少一个图案化的介电层的半导体结构。半导体衬底包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环。在通过半导体部分围绕的第一区上设置至少一个第一器件。在第二区上设置至少一个第二器件和至少一个第一伪环，并且第二区围绕第一区。至少一个图案化的介电层覆盖半导体衬底。
根据本发明的一些实施例，提供了一种包括半导体衬底和至少一个图案化的介电层的半导体结构。半导体衬底包括有源区和围绕有源区的外围区、设置在有源区上的至少一个第一器件、设置在外围区上的至少一个第二器件以及设置在外围区上的至少一个第一伪环。至少一个第一器件和至少一个第二器件由有源区的半导体部分间隔开。在半导体衬底上设置至少一个图案化的介电层。至少一个第一器件、至少一个第二器件和至少一个第一伪环嵌入在图案化的介电层中。
根据本发明的一些实施例，提供了一种包括以下步骤的制造半导体结构的方法。提供具有半导体部分的半导体衬底。在由半导体部分围绕的第一区上形成至少一个第一器件。在第二区上形成至少一个第二器件和至少一个第一伪环，其中，第二区围绕第一区，并且至少一个第一伪环围绕至少一个第一器件。在半导体衬底上形成至少一个介电层，以覆盖至少一个第一器件、至少一个第二器件和至少一个第一伪环。抛光至少一个介电层，直到暴露至少一个第一器件、至少一个第二器件和至少一个第一伪环。
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底，包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环，在由所述半导体部分围绕的第一区上设置所述至少一个第一器件，在第二区上设置所述至少一个第二器件和所述至少一个第一伪环，所述第二区围绕所述第一区；以及至少一个图案化的介电层，设置在所述半导体衬底上。
根据本发明的实施例，所述至少一个第一器件的第一高度大于所述至少一个第二器件的第二高度和所述至少一个第一伪环的第一厚度，并且所述第一厚度大于所述第二高度。
根据本发明的实施例，所述至少一个第一伪环是电浮置的。
根据本发明的实施例，所述至少一个第一伪环具有倾斜的顶面。
根据本发明的实施例，还包括设置在所述第一区上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底，包括有源区和围绕所述有源区的外围区、设置在所述有源区上的至少一个第一器件、设置在所述外围区上的至少一个第二器件以及设置在所述外围区上的至少一个第一伪环，其中，所述至少一个第一器件和所述至少一个第二器件由所述有源区的半导体部分间隔开；以及至少一个图案化的介电层，设置在所述半导体衬底上，其中，所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环嵌入在所述图案化的介电层中。
根据本发明的实施例，所述至少一个第一器件的第一高度大于所述至少一个第二器件的第二高度和所述至少一个第一伪环的第一厚度，并且所述第一厚度大于所述第二高度。
根据本发明的实施例，所述至少一个第一伪环是电浮置的。
根据本发明的实施例，所述至少一个第一伪环具有倾斜的顶面。
根据本发明的实施例，还包括设置在所述有源区上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
根据本发明的实施例，所述半导体衬底还包括嵌入在所述有源区中的第一沟槽隔离和嵌入在所述外围区中的第二沟槽隔离，所述半导体部分位于所述第一沟槽隔离和所述第二沟槽隔离之间，以及在所述第二沟槽隔离上设置所述至少一个第一伪环。
根据本发明的实施例，还包括设置在所述第一沟槽隔离上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
根据本发明的实施例，提供了一种制造半导体结构的方法，包括：提供包括半导体部分的半导体衬底；在由所述半导体部分围绕的第一区上形成至少一个第一器件；在第二区上形成至少一个第二器件和至少一个第一伪环，其中，所述第二区围绕所述第一区，并且所述至少一个第一伪环围绕所述至少一个第一器件；在所述半导体衬底上形成至少一个介电层以覆盖所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环；以及抛光所述至少一个介电层，直到暴露所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环。
根据本发明的实施例，在抛光所述至少一个介电层之后，部分抛光所述至少一个第一伪环，从而使得所述至少一个第一器件的第一高度大于所述至少一个第二器件的第二高度和所述至少一个第一伪环的第一厚度，并且所述第一厚度大于所述第二高度。
根据本发明的实施例，在抛光所述至少一个介电层之前，所述至少一个第一伪环包括平坦的顶面，并且在抛光所述至少一个介电层之后，所述至少一个第一伪环包括倾斜的顶面。
根据本发明的实施例，还包括：在第二沟槽隔离上形成多个伪点图案，其中，所述至少一个第一伪环位于所述至少一个第一器件和所述多个伪点图案之间，并且所述至少一个第一伪环比所述多个伪点图案更厚。
根据本发明的实施例，还包括：在第一沟槽隔离上形成至少一个第二伪环，其中，所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环的第二厚度大于所述至少一个第一个伪环的第一厚度。
根据本发明的实施例，在所述第二区上形成所述至少一个第二器件和所述至少一个第一伪环包括：在所述第二区上形成介电层，所述介电层包括第一部分和第二部分，所述第一部分比所述第二部分更厚；在所述介电层的第一部分上形成多个堆叠的伪图案；形成设置在所述介电层的第二部分上的栅电极和堆叠在所述栅电极上的介电帽；以及通过使用所述堆叠的伪图案、所述栅电极和所述介电帽作为掩模来图案化所述介电层，以在所述堆叠的伪图案下方形成第一介电图案，并在所述栅电极下方形成第二介电图案，其中，所述至少一个第一伪环包括所述第一介电图案和所述堆叠的伪图案，并且所述至少一个第二器件包括形成所述第二介电图案、所述栅电极和所述介电帽。
根据本发明的实施例，所述第一部分和所述第二部分之间的厚度差在从10埃至500埃的范围内。
根据本发明的实施例，所述第一区的边界与所述第一部分的外边界之间的距离在从0.1微米至50微米的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
半导体衬底，包括半导体部分、至少一个第一器件、至少一个第二器件和至少一个第一伪环，在由所述半导体部分围绕的第一区上设置所述至少一个第一器件，在第二区上设置所述至少一个第二器件和所述至少一个第一伪环，所述第二区围绕所述第一区；以及
至少一个图案化的介电层，设置在所述半导体衬底上，
所述至少一个第一器件的第一高度大于所述至少一个第一伪环的第一厚度，所述至少一个第一器件的底面低于所述至少一个第一伪环的底面。
2.根据权利要求1所述的半导体结构，其中，所述至少一个第一器件的所述第一高度大于所述至少一个第二器件的第二高度，并且所述第一厚度大于所述第二高度。
3.根据权利要求1所述的半导体结构，其中，所述至少一个第一伪环是电浮置的。
4.根据权利要求1所述的半导体结构，其中，所述至少一个第一伪环具有倾斜的顶面。
5.根据权利要求1所述的半导体结构，还包括设置在所述第一区上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
6.一种半导体结构，包括：
半导体衬底，包括有源区和围绕所述有源区的外围区、设置在所述有源区上的至少一个第一器件、设置在所述外围区上的至少一个第二器件以及设置在所述外围区上的至少一个第一伪环，其中，所述至少一个第一器件和所述至少一个第二器件由所述有源区的半导体部分间隔开；以及
至少一个图案化的介电层，设置在所述半导体衬底上，其中，所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环嵌入在所述图案化的介电层中，
所述至少一个第一器件的第一高度大于所述至少一个第一伪环的第一厚度，所述至少一个第一器件的底面低于所述至少一个第一伪环的底面。
7.根据权利要求6所述的半导体结构，其中，所述至少一个第一器件的所述第一高度大于所述至少一个第二器件的第二高度，并且所述第一厚度大于所述第二高度。
8.根据权利要求6所述的半导体结构，其中，所述至少一个第一伪环是电浮置的。
9.根据权利要求6所述的半导体结构，其中，所述至少一个第一伪环具有倾斜的顶面。
10.根据权利要求6所述的半导体结构，还包括设置在所述有源区上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
11.根据权利要求6所述的半导体结构，其中，所述半导体衬底还包括嵌入在所述有源区中的第一沟槽隔离和嵌入在所述外围区中的第二沟槽隔离，所述半导体部分位于所述第一沟槽隔离和所述第二沟槽隔离之间，以及在所述第二沟槽隔离上设置所述至少一个第一伪环。
12.根据权利要求11所述的半导体结构，还包括设置在所述第一沟槽隔离上的至少一个第二伪环，其中，所述至少一个第一伪环和所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环比所述至少一个第一伪环更厚。
13.一种制造半导体结构的方法，包括：
提供包括半导体部分的半导体衬底；
在由所述半导体部分围绕的第一区上形成至少一个第一器件；
在第二区上形成至少一个第二器件和至少一个第一伪环，其中，所述第二区围绕所述第一区，并且所述至少一个第一伪环围绕所述至少一个第一器件，所述至少一个第一器件的底面低于所述至少一个第一伪环的底面；
在所述半导体衬底上形成至少一个介电层以覆盖所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环；以及
抛光所述至少一个介电层，直到暴露所述至少一个第一器件、所述至少一个第二器件和所述至少一个第一伪环，
在抛光所述至少一个介电层之后，部分抛光所述至少一个第一伪环，从而使得所述至少一个第一器件的第一高度大于所述至少一个第一伪环的第一厚度。
14.根据权利要求13所述的方法，其中：
部分抛光所述至少一个第一伪环还使得所述至少一个第一器件的所述第一高度大于所述至少一个第二器件的第二高度，并且所述第一厚度大于所述第二高度。
15.根据权利要求13所述的方法，其中，在抛光所述至少一个介电层之前，所述至少一个第一伪环包括平坦的顶面，并且在抛光所述至少一个介电层之后，所述至少一个第一伪环包括倾斜的顶面。
16.根据权利要求13所述的方法，还包括：
在第二沟槽隔离上形成多个伪点图案，其中，所述至少一个第一伪环位于所述至少一个第一器件和所述多个伪点图案之间，并且所述至少一个第一伪环比所述多个伪点图案更厚。
17.根据权利要求13所述的方法，还包括：
在第一沟槽隔离上形成至少一个第二伪环，其中，所述至少一个第二伪环围绕所述至少一个第一器件，并且所述至少一个第二伪环的第二厚度大于所述至少一个第一个伪环的第一厚度。
18.根据权利要求13所述的方法，其中，在所述第二区上形成所述至少一个第二器件和所述至少一个第一伪环包括：
在所述第二区上形成介电层，所述介电层包括第一部分和第二部分，所述第一部分比所述第二部分更厚；
在所述介电层的第一部分上形成多个堆叠的伪图案；
形成设置在所述介电层的第二部分上的栅电极和堆叠在所述栅电极上的介电帽；以及
通过使用所述堆叠的伪图案、所述栅电极和所述介电帽作为掩模来图案化所述介电层，以在所述堆叠的伪图案下方形成第一介电图案，并在所述栅电极下方形成第二介电图案，其中，所述至少一个第一伪环包括所述第一介电图案和所述堆叠的伪图案，并且所述至少一个第二器件包括形成所述第二介电图案、所述栅电极和所述介电帽。
19.根据权利要求18所述的方法，其中，所述第一部分和所述第二部分之间的厚度差在从10埃至500埃的范围内。
20.根据权利要求18所述的方法，其中，所述第一区的边界与所述第一部分的外边界之间的距离在从0.1微米至50微米的范围内。
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