CN112447738A - 半导体器件和其形成方法 - Google Patents

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Abstract

本发明提供一种半导体器件，包含：沟道区，位于源极区与漏极区之间；栅极，位于沟道区上方；介电层，位于栅极上方；电容场板，位于介电层上方；以及字线，电耦合到电容场板。

Description

半导体器件和其形成方法
技术领域
本揭露实施例涉及一种半导体器件和其形成方法。
背景技术
半导体组件实施于众多电子器件中，例如移动电话、膝上型计算机、桌上型计算机、平板计算机、手表、游戏系统，以及各种其它工业、商业以及消费电子产品。半导体领域中的技术发展已经使得电子电路具有比前几代的那些电子电路更多的组件。此外，每半导体芯片区域的组件的数量持续增加。
发明内容
根据本发明的实施例，一种半导体器件包括晶体管、介电层、电容场板及字线。晶体管包括第一源极/漏极区、第二源极/漏极区、沟道区以及栅极电极。沟道区位于第一源极/漏极区与第二源极/漏极区之间。栅极电极位于沟道区上方。介电层位于栅极电极上方。电容场板位于介电层上方。字线电耦合到电容场板。
根据本发明的实施例，一种形成半导体器件的方法包括至少以下步骤。在晶体管的栅极电极和第一源极/漏极区上方形成第一介电层。去除在第一源极/漏极区上方的第一介电层的第一部分以暴露第一源极/漏极区的第一部分。在去除第一介电层的第一部分之后在第一介电层上方形成电容场板。将字线耦合到电容场板。
根据本发明的实施例，一种半导体器件包括晶体管、电容场板及字线。晶体管包括第一源极/漏极区、第二源极/漏极区、沟道区以及栅极电极。第一源极/漏极区耦合到源极线。沟道区位于第一源极/漏极区与第二源极/漏极区之间。栅极电极位于沟道区上方。电容场板上覆于栅极电极。字线耦合到栅极电极并且上覆于栅极电极。
附图说明
当结合附图阅读时从以下详细描述最好地理解本公开的各个方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了讨论清楚起见，可任意地增大或减小各个特征的尺寸。
图1A是根据一些实施例的沿图1B中的线X-X截取的半导体器件的横截面图。
图1B是根据一些实施例的半导体器件的俯视图。
图2到图11是根据一些实施例的沿图1B中的线X-X截取的处于各个制造阶段的半导体器件的横截面图。
图12示出根据一些实施例的用于执行半导体器件的存储器功能的各种接触信号。
图13示出根据一些实施例的半导体器件。
图14是根据一些实施例的沿图13中的线Y-Y截取的半导体器件的横截面图。
图15到图16是根据一些实施例的沿图1B中的线X-X截取的处于各个制造阶段的半导体器件的横截面图。
附图标号说明
100、1300：半导体器件；
102、1302：衬底；
104：埋层；
106a、106b、106c、1308：隔离区；
107、1310：阱；
108：掺杂区；
110a、1312a：第一源极/漏极区；
110b、1312b：第二源极/漏极区；
112a：第一离子植入区；
112b：第二离子植入区；
114、1400：沟道区；
116：栅极电极；
118、1004：长度；
120：晶体管；
122：栅极绝缘层；
124a、124b、1600：侧表面；
126a：第一间隔件；
126b：第二间隔件；
200、1500：厚度；
202、1318：介电层；
204a：第一部分；
204b：第二部分；
204c：第三部分；
206a：第一源极/漏极区的第一部分；
206b：第二源极/漏极区的第一部分；
208a：第一源极/漏极区的第二部分；
208b：第二源极/漏极区的第二部分；
210a：第一底部表面；
210b：第二底部表面；
210c：第三底部表面；
212：距离；
300：光刻胶层；
400：光掩模；
402：光源；
404：可溶区；
406、408：宽度；
500：溶剂；
600：刻蚀工艺；
700a、700b、700c：硅化物区；
800：层间介电层；
900：栅极竖直内连线通道孔；
902a：掺杂区竖直内连线通道孔；
902b：第一源极/漏极竖直内连线通道孔；
902c：第二源极/漏极竖直内连线通道孔；
1000：竖直内连线通道；
1002、1320：电容场板；
1006：电容器；
1100：接触层；
1102a、1102b、1102c：竖直内连线通道接触件；
1104、1322：字线；
1200：表；
1304a：第一鳍片结构；
1304b：第二鳍片结构；
1306：内埋氧化物层；
1314：栅极绝缘区；
1316：栅极；
X-X、Y-Y：线。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的若干不同实施例或实例。下文描述组件和布置的具体实例来简化本公开。当然，这些组件和布置只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标号或字母。这种重复使用是出于简化和清楚的目的，而不是自身指示所论述的各种实施例或配置之间的关系。
此外，为易于描述，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部(lower)”、“在…之上(above)”、“上部(upper)”以及类似术语的空间相对性术语来描述如图式中所示出的一个元件或特征与另一(其他)元件或特征的关系。除图式中所示出的取向以外，空间相对性术语意欲涵盖器件在使用或操作中的不同取向。装置可有其他取向(旋转90度或处于其它取向)，且本文中所使用的空间相对性术语可同样相应地进行解释。
非易失性存储器(non-volatile memory，NVM)位单元(bit cell)包括在存储单元(memory cell)上方堆叠的字线电容器。NVM位单元堆叠包括：衬底的掺杂阱中的沟道区；沟道区上方的栅极；栅极上方的介电层；介电层上方的电容场板；以及位于电容场板上方且电耦合到电容场板的字线。通过在栅极上方堆叠电容场板以及在电容场板上方堆叠介电层，相较于包括字线电容式晶体管和与字线电容式晶体管相邻的单元晶体管两者的常规NVM位单元，NVM位单元具有更小的覆盖面积(footprint)。因此，可增加单元密度。同样，由于字线电容器堆叠于存储单元上方且没有与存储单元相邻，所以存储单元的掺杂阱区形成沟道区，并且与常规NVM位单元相比，所述沟道区并不需要植入物。由于沟道区并不需要植入物，所以NVM位单元工艺的设计和制造成本低于沟道区中需要植入物的NVM位单元工艺的设计和制造成本。
转到图1A和图1B，半导体器件100中的至少一些形成在衬底102上。在一些实施例中，衬底102包括外延层、绝缘体上硅(silicon-on-insulator，SOI)结构、晶片或由晶片形成的管芯中的至少一个。在一些实施例中，衬底102包括硅、锗、碳化物、镓、砷化物、砷、铟、氧化物、蓝宝石或其它合适的材料中的至少一个。在一些实施例中，衬底102是p型衬底(P衬底)或n型衬底(N衬底)中的至少一个。在一些实施例中，衬底102包括p掺杂阱区或n掺杂阱区中的一个或多个。
在一些实施例中，衬底102包括埋层(buried layer)104。在一些实施例中，埋层104包括磷、砷、锂、硼、铝、镓、铟或其它合适的掺杂剂中的至少一个。在一些实施例中，埋层104是n型埋层(n-type buried layer，NBL)或p型埋层(p-type buried layer，PBL)中的至少一个。在一些实施例中，离子植入或其它合适的技术用来将n型掺杂剂或p型掺杂剂引入到衬底102中以形成埋层104。
根据一些实施例，半导体器件100包括一个或多个隔离区，例如第一隔离区(也称为隔离区)106a、第二隔离区(也称为隔离区)106b或第三隔离区(也称为隔离区)106c。隔离区106a、隔离区106b、隔离区106c包括介电材料并且形成在衬底102中。根据一些实施例，第一隔离区106a、第二隔离区106b或第三隔离区106c中的一个或多个是包括氧化物、氮化物或其它合适材料中的至少一个的浅沟槽隔离(shallow trench isolation，STI)区。
根据一些实施例，半导体器件100包括形成在衬底102中的阱107。阱107包括植入到衬底102中的掺杂剂。根据一些实施例，阱107包括n型掺杂剂，例如磷(P)、砷(As)、锑(Sb)、至少一个第V族元素或其它合适的材料中的至少一个。根据一些实施例，阱107包括p型掺杂剂，例如硼(B)、铝(Al)、镓(Ga)、铟(In)、至少一个第III族元素或其它合适的材料中的至少一个。
根据一些实施例，半导体器件100包括形成在衬底102上方的栅极绝缘层122。根据一些实施例，栅极绝缘层122是高k介电层。如本文中所使用，术语“高k介电质”指具有大于或等于约3.9(其是SiO2的k值)的介电常数k的材料。高k介电层的材料可以是任何合适的材料。高k介电层的材料的实例包含但不限于：Al2O3、HfO2、ZrO2、La2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐以及其合金。x的每一值独立地为0.5到3，并且y的每一值独立地为0到2。根据一些实施例，栅极绝缘层122是通过热氧化衬底102的区的硅以形成二氧化硅的绝缘层而形成的氧化物。根据一些实施例，栅极绝缘层122通过自限制氧化(self-limiting oxidation)的工艺而形成。
根据一些实施例，半导体器件100包括形成在栅极绝缘层122上方的栅极电极116。根据一些实施例，栅极电极116包括导电材料。根据一些实施例，栅极电极116包括多晶硅、金属或其它合适的材料中的至少一个。根据一些实施例，使用光刻、刻蚀或其它合适的工艺中的一个或多个来形成栅极电极116。根据一些实施例，栅极电极材料形成在衬底上方，并且光刻胶层形成在栅极电极材料上方。根据一些实施例，对光刻胶层进行曝光以形成图案，并且执行曝光后显影工艺以形成掩模元件。掩模元件在执行刻蚀工艺时保护栅极电极材料的部分，使得栅极电极116保留在衬底102上方并且位于其中将形成第一源极/漏极区110a的区域与其中将形成第二源极/漏极区110b的区域之间。在一些实施例中，栅极电极116经由替换栅极工艺(replacement gate process)形成，其中虚拟栅极材料(例如多晶硅)用来初始地形成栅极电极116，并且在工艺的后期，例如在形成第一源极/漏极区110a和第二源极/漏极区110b之后，使用另一栅极电极材料(例如金属)替换虚拟栅极电极材料。在这类实施例中，栅极绝缘层122也在刻蚀工艺期间被刻蚀。根据一些实施例，栅极电极116具有由栅极电极116的侧表面124a、侧表面124b之间的距离限定的长度118。
根据一些实施例，半导体器件100包括一个或多个存储单元(memory cell，MCEL)植入区，例如第一离子植入区112a和第二离子植入区112b，所述一个或多个存储单元植入区邻近于栅极绝缘层122和栅极电极116形成在衬底102中。在一些实施例中，第一离子植入区112a或第二离子植入区112b中的一个或多个通过离子植入、分子扩散或其它合适的技术中的至少一种形成。在一些实施例中，第一离子植入区112a或第二离子植入区112b中的一个或多个包括p型掺杂剂或n型掺杂剂中的至少一个。根据一些实施例，第一离子植入区112a或第二离子植入区112b中的一个或多个具有比第一源极/漏极区110a或第二源极/漏极区110b的p型掺杂剂或n型掺杂剂浓度更大的p型掺杂剂或n型掺杂剂浓度。
根据一些实施例，半导体器件100包括与栅极绝缘层122和栅极电极116相邻形成的一个或多个间隔件，例如第一间隔件126a和第二间隔件126b。在一些实施例中，第一间隔件126a形成在第一离子植入区112a上方，并且第二间隔件126b形成在第二离子植入区112b上方。第一间隔件126a或第二间隔件126b中的一个或多个包括氧化物、氮化物或其它合适的材料中的至少一个。在其它实施例中，间隔件(例如第一间隔件126a或第二间隔件126b中的至少一个)并不形成为与栅极绝缘层122或栅极电极116中的至少一个相邻。
根据一些实施例，半导体器件100包括一个或多个源极/漏极区，例如第一源极/漏极区110a和第二源极/漏极区110b，所述一个或多个源极/漏极区在隔离区106b、隔离区106c与栅极绝缘层122和栅极电极116之间形成在衬底102中。在一些实施例中，在形成第一间隔件126a之后，第一源极/漏极区110a形成在第二隔离区106b与第一离子植入区112a之间。在一些实施例中，在形成第二间隔件126b之后，第二源极/漏极区110b形成在第三隔离区106c与第二离子植入区112b之间。第一源极/漏极区110a或第二源极/漏极区110b中的一个或多个可通过离子植入、分子扩散或其它合适的技术中的至少一种形成。在一些实施例中，第一源极/漏极区110a或第二源极/漏极区110b中的一个或多个包括p型掺杂剂或n型掺杂剂中的至少一个。
根据一些实施例，半导体器件100包括一个或多个掺杂区，例如在隔离区106a与隔离区106b之间形成在衬底102中的掺杂区108。掺杂区108可通过离子植入、分子扩散或其它合适的技术中的至少一种形成。控制植入到衬底102中的掺杂剂的数目或量，以便控制掺杂区108中的掺杂剂浓度。根据一些实施例，控制植入到衬底102中的掺杂剂的能量，以便控制植入到衬底102中的掺杂剂的深度。根据一些实施例，通过增加或减少用以将掺杂剂导向到衬底102中的电压来控制衬底102中的掺杂剂的深度。在一些实施例中，掺杂区108包括p型掺杂剂或n型掺杂剂中的至少一个。
根据一些实施例，以与控制用于形成掺杂区108的掺杂剂的数目或量相同或类似的方式或其它合适的方式控制植入到衬底102中以形成第一源极/漏极区110a或第二源极/漏极区110b中的一个或多个的掺杂剂的数目或量。在一些实施例中，第一源极/漏极区110a或第二源极/漏极区110b中的至少一个包括与掺杂区108不同类型的掺杂剂。举例来说，在一些实施例中，当掺杂区108包括p型掺杂剂时，第一源极/漏极区110a和第二源极/漏极区110b包括n型掺杂剂。
根据一些实施例，半导体器件100包括晶体管120，所述晶体管120包括第一源极/漏极区110a、第二源极/漏极区110b、栅极绝缘层122、栅极电极116以及衬底102的在栅极绝缘层122下方的至少一部分。根据一些实施例，衬底102的在栅极绝缘层122下方的部分限定晶体管120的沟道区114。
参考图2，根据一些实施例，介电层202形成在衬底102、第一间隔件126a、第二间隔件126b以及栅极电极116上方。在没有形成第一间隔件126a或第二间隔件126b中的至少一个的一些实施例中，介电层202形成为与栅极绝缘层122的侧壁或栅极电极116的侧壁中的至少一个直接接触。在一些实施例中，介电层202包括介电材料，例如氧化物、氧化硅、氮化硅、氮化硅碳(silicon carbon nitride)、氮氧化硅、碳化硅或碳氧化硅(siliconoxycarbide)，或其组合，或其它合适的材料。根据一些实施例，介电层202是抗蚀保护氧化物膜(resist-protection-oxide film，RPO膜)。根据一些实施例，介电层202包括单一氧化层。根据一些实施例，介电层202包括多个层。举例来说，介电层202可包括衬底102、第一间隔件126a、第二间隔件126b以及栅极电极116上方的第一氧化物层，第一氧化物层上方的氮化硅层以及氮化硅层上方的第二氧化物层。
根据一些实施例，介电层202通过原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD)或其它合适的工艺形成。在一些实施例中，介电层202形成为具有大于2纳米(nm)的厚度200。根据一些实施例，通过具有大于2纳米的厚度200，介电层202防止栅极电极116在硅化物形成工艺(例如随后就图7描述的硅化物形成工艺)期间经历硅化。根据一些实施例，通过使介电层202形成为具有大于2纳米的厚度200，在硅化物形成工艺期间，介电层202上方不需要对硅化具有耐受性的光刻胶层来保护栅极电极116。根据一些实施例，介电层202形成为具有小于10纳米的厚度200。
根据一些实施例，介电层202包括第一部分204a、第二部分204b以及第三部分204c。根据一些实施例，介电层202的第一部分204a上覆于第一源极/漏极区110a的第一部分206a、隔离区106b、掺杂区108以及隔离区106a。根据一些实施例，介电层202的第二部分204b上覆于第二源极/漏极区110b的第一部分206b和隔离区106c。根据一些实施例，介电层202的第三部分204c毗邻栅极电极116、第一间隔件126a、第二间隔件126b、介电层202的第一部分204a、介电层202的第二部分204b、第一源极/漏极区110a的第二部分208a以及第二源极/漏极区110b的第二部分208b。根据一些实施例，第一源极/漏极区110a的第二部分208a安置在第一源极/漏极区110a的第一部分206a与第一离子植入区112a之间。根据一些实施例，第二源极/漏极区110b的第二部分208b安置在第二源极/漏极区110b的第一部分206b与第二离子植入区112b之间。根据一些实施例，介电层202的第三部分204c的第一底部表面210a上覆于第一源极/漏极区110a的第二部分208a，并且介电层202的第三部分204c的第二底部表面210b上覆于第二源极/漏极区110b的第二部分208b。根据一些实施例，介电层202的第三部分204c的第三底部表面210c上覆于栅极电极116、第一间隔件126a以及第二间隔件126b。根据一些实施例，介电层202的第三部分204c的第一底部表面210a和介电层202的第三部分204c的第三底部表面210c在竖直方向上分隔开距离212。
参考图3，根据一些实施例，光刻胶层300形成在介电层202上方。光刻胶层300可通过旋转、喷雾涂布或其它合适的工艺中的一种或多种形成。光刻胶层300包括光敏材料，使得光刻胶层300的特性(例如可溶性)受光影响。光刻胶层300是负型光刻胶或正型光刻胶。就负型光刻胶来说，负型光刻胶的区在受光源照射时变为不可溶的，使得在随后的显影阶段期间将溶剂施加于负型光刻胶来去除负型光刻胶的未照射区。因此，形成于负型光刻胶中的图案是由光源与负型光刻胶之间的模板的不透明区限定的图案的负面。在正型光刻胶中，正型光刻胶的照射区变为可溶的且在显影期间经由施加溶剂来去除。因此，形成在正型光刻胶中的图案是光源与正型光刻胶之间的模板的不透明区的正面图像。
参考图4，当光刻胶层300是正型光刻胶时，在光刻胶层300上覆于介电层202的第三部分204c的部分上方形成光掩模400。根据一些实施例，光掩模400的宽度406相同于、大于或小于介电层202的第三部分204c的宽度408。根据一些实施例，介电层202的第一部分204a和介电层202的第二部分204b上方的光刻胶层300的(未由光掩模400隐蔽的)暴露部分以及光掩模400由光源402照射以聚合光刻胶层300的暴露部分，借此在光刻胶层300中形成可溶区404。
当光刻胶层300是负型光刻胶时，光掩模(图中未示)形成在介电层202的第一部分204a和介电层202的第二部分204b上方。根据一些实施例，介电层202的第三部分204c上方的光刻胶层300的暴露部分以及介电层202的第一部分204a和介电层202的第二部分204b上方的光掩模由光源402照射以聚合光刻胶层300的暴露部分。
参考图5，根据一些实施例，无论光刻胶层300是正型光刻胶还是负型光刻胶，在光刻胶层300的暴露部分和光掩模400已由光源402照射之后去除光掩模400。根据一些实施例，光掩模400通过化学机械抛光、湿式刻蚀、干式刻蚀或其它合适的工艺中的一种或多种来去除。举例来说，在一些实施例中，施加溶剂500以去除光刻胶层300的可溶区404。
参考图6，根据一些实施例，执行刻蚀工艺600以去除没有由光刻胶层300保护的介电层202的部分。在一些实施例中，刻蚀工艺600包括干式刻蚀工艺。在一些实施例中，刻蚀工艺600包括湿式刻蚀工艺，其中使用氢氟酸或经稀释的氢氟酸作为刻蚀剂。在一些实施例中，刻蚀工艺600包括干式刻蚀和湿式刻蚀的组合。根据一些实施例，刻蚀工艺600去除介电层202的第一部分204a和介电层202的第二部分204b。
参考图7，根据一些实施例，去除光刻胶层300。在一些实施例中，光刻胶层300通过光刻胶灰化或剥离工艺来去除。根据一些实施例，光刻胶层300的去除暴露出介电层202的未去除部分，例如介电层202的第三部分204c。
在一些实施例中，硅化物区700a、硅化物区700b以及硅化物700c分别地形成在掺杂区108、第一源极/漏极区110a以及第二源极/漏极区110b上。在一些实施例中，硅化物区700b和硅化物区700c只形成在没有由介电层202的第三部分204c隐蔽的第一源极/漏极区110a的一部分上和第二源极/漏极区110b的一部分上。举例来说，硅化物区700b和硅化物区700c可只形成在第一源极/漏极区110a的第一部分206a上和第二源极/漏极区110b的第一部分206b上。
根据一些实施例，硅化物区700a、硅化物区700b以及硅化物区700c通过自身对准硅化物工艺(self-aligned silicide process)，也称作自对准硅化物工艺(salicideprocess)来形成。在一些实施例中，自对准硅化物工艺包括在500摄氏度到900摄氏度之间的温度下经由溅射在衬底102的表面上沉积金属材料，使得下伏(underlying)硅与金属材料之间反应以形成硅化物区700a、硅化物区700b以及硅化物区700c。根据一些实施例，刻蚀掉未经反应的金属材料。在一些实施例中，硅化物区700a、硅化物区700b以及硅化物区700c包括硅化钛、硅化钴、硅化镍、硅化铂、硅化铒、硅化钯或其它合适的材料中的一种或多种。
参考图8，根据一些实施例，层间介电(interlayer dielectric，ILD)层800形成在衬底102和介电层202上方。在一些实施例中，ILD层800包括介电材料。根据一些实施例，介电材料包括以下各项中的一个或多个：氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、旋涂式玻璃(spin-on glass，SOG)、氟化硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(例如，SiCOH)、非晶氟化碳、双-苯并环丁烯(BCB)、聚酰亚胺、其组合或其它合适的材料。在一些实施例中，ILD层800通过CVD、高密度等离子体(high density plasma，HDP)CVD、次大气压CVD(sub-atmospheric CVD，SACVD)、旋涂、溅射或其它合适的工艺进行沉积。
参考图9，根据一些实施例，ILD层800经由刻蚀工艺刻蚀以形成以下各项中的一个或多个：栅极竖直内连线通道(vertical interconnect access，VIA)孔900、掺杂区竖直内连线通道孔(也称为竖直内连线通道孔)902a、第一源极/漏极竖直内连线通道孔(也称为竖直内连线通道孔)902b或第二源极/漏极竖直内连线通道孔(也称为竖直内连线通道孔)902c。根据一些实施例，ILD层800通过光刻工艺或其它合适的工艺中的一种或多种进行刻蚀。
在一些实施例中，栅极竖直内连线通道孔900在形成掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c之前形成。根据一些实施例，至少部分地用一个或多个材料填充栅极竖直内连线通道孔900。在实例中，在一些实施例中，电容场板的层(关于图10描述)在形成掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c之前形成在栅极竖直内连线通道孔900中。作为另一实例，掩模层(图中未示)可在形成掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c之前形成在栅极竖直内连线通道孔900上方并且至少部分地填充栅极竖直内连线通道孔900。可在形成掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c中的至少一个并且用导电材料进行填充之后去除掩模层。
根据一些实施例，在形成和填充栅极竖直内连线通道孔900之前，形成并用导电材料填充掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c中的至少一个。因此，用于在形成和填充栅极竖直内连线通道孔900之前形成和填充竖直内连线通道孔902a、竖直内连线通道孔902b或竖直内连线通道孔902c的工艺动作的次序可与上文所讨论的用于在形成和填充竖直内连线通道孔902a、竖直内连线通道孔902b或竖直内连线通道孔902c之前形成和填充栅极竖直内连线通道孔900的工艺动作的次序相反。
参考图10，根据一些实施例，用一种或多种导电材料填充掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b以及第二源极/漏极竖直内连线通道孔902c以形成竖直内连线通道1000。在一些实施例中，用W、Ti、Co、Cu、Sn、Ni、Au、Ag或其它合适的材料中的一种或多种填充多个竖直内连线通道1000中的一个或多个。在一些实施例中，竖直内连线通道1000中的一个或多个通过以下各项中的至少一种形成：物理气相沉积(physical vapor deposition，PVD)、溅射、化学气相沉积(CVD)、低压CVD(low pressureCVD，LPCVD)、原子层化学气相沉积(atomic layer chemical vapor deposition，ALCVD)、超高真空CVD(ultrahigh vacuum CVD，UHVCVD)、减压CVD(reduced pressure CVD，RPCVD)、分子束外延法(molecular beam epitaxy，MBE)、液相外延法(liquid phase epitaxy，LPE)或其它合适的技术。
根据一些实施例，用W、Ti、Co、Cu、Sn、Ni、Au、Ag或其它合适的材料中的一种或多种填充栅极竖直内连线通道孔900。根据一些实施例，电容场板(capacitive field plate，CFP)1002形成在栅极竖直内连线通道孔900中。根据一些实施例，CFP 1002包括导电材料的一个或多个层。根据一些实施例，CFP 1002包括一个或多个导电层和一个或多个介电膜。根据一些实施例，CFP 1002包括一个或多个氧化物膜层。根据一些实施例，CFP 1002包括一个或多个导电板。根据一些实施例，CFP 1002包括一个或多个氧化物板。根据一些实施例，CFP1002包括两个导电板之间的氧化物膜材料。根据一些实施例，CFP 1002包括导电板，所述导电板包括W、Ti、Co、Cu、Sn、Ni、Au、Ag或其它合适的材料中的一种或多种。根据一些实施例，CFP 1002包括介电板或膜，所述介电板或膜包括陶瓷材料、合成或半合成有机化合物、氧化物或其它合适的材料中的一种或多种。根据一些实施例，CFP 1002包括介电板或膜，所述介电板或膜包括与介电层202或RPO膜相同或类似的材料。根据一些实施例，CFP 1002和介电层202均包括氧化物膜。根据一些实施例，半导体器件100包括电容器1006，所述电容器1006包括作为第一(上部)导体的CFP 1002、作为介电质的介电层202以及作为第二(下部)导体的栅极电极116。
根据一些实施例，CFP 1002具有长度1004。根据一些实施例，CFP 1002的长度1004是大于、等于或小于栅极电极116的长度118中的一种。根据一些实施例，CFP 1002的至少一部分位于栅极电极116上方。根据一些实施例，CFP 1002的至少一部分位于栅极电极116正上方或上覆于栅极电极116。
根据一些实施例，如果CFP 1002的长度1004大于栅极电极116的长度118，那么CFP1002与栅极电极116之间的耦合比相对于其中CFP 1002的长度1004不大于栅极电极116的长度118的配置更大。根据一些实施例，CFP1002与栅极电极116之间的耦合比越大，半导体器件100在较低的操作电压下的性能就越高。根据一些实施例，半导体器件100的操作电压是施加到CFP1002以为栅极电极116充电的电压。根据一些实施例，如果CFP 1002的长度1004大于栅极电极116的长度118，那么相对于在CFP 1002的长度1004不大于栅极电极116长度118的情况下为栅极电极116充电所需要的电压，施加到CFP 1002的较低电压将足以为栅极电极116充电。根据一些实施例，栅极电极116的长度118小于、等于或大于0.18微米(μm)，并且CFP 1002的长度1004等于或大于0.3微米。
根据一些实施例，在长度方向上至少0.12微米的CFP 1002位于栅极电极116上方。根据一些实施例，在长度方向上至少0.12微米的CFP 1002位于栅极电极116正上方或上覆于栅极电极116。根据一些实施例，CFP 1002在长度方向上位于至少0.12微米的栅极电极116上方。根据一些实施例，CFP1002在长度方向上位于至少0.12微米的栅极电极116正上方或上覆于至少0.12微米的栅极电极116。根据一些实施例，相对于在CFP 1002与栅极电极交叠小于0.12微米的情况下所需要的操作电压，在长度方向上使CFP 1002与栅极电极116交叠至少0.12微米提供幅值足够高的耦合比以容许使用较低的操作电压。
参考图11，根据一些实施例，半导体器件100包括在形成竖直内连线通道1000和CFP 1002之后形成在ILD层800上方的接触层1100。在一些实施例中，接触层1100包括介电材料，例如以下各项中的一个或多个：氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、旋涂式玻璃(SOG)、氟化硅玻璃(FSG)、碳掺杂氧化硅(例如，SiCOH)、非晶氟化碳、双-苯并环丁烯(BCB)、聚酰亚胺、其组合或其它合适的材料。在一些实施例中，接触层1100通过CVD、高密度等离子体(HDP)CVD、次大气压CVD(SACVD)、旋涂、溅射或其它合适的工艺进行沉积。
根据一些实施例，接触层1100包括竖直内连线通道接触件1102a、竖直内连线通道接触件1102b以及竖直内连线通道接触件1102c。根据一些实施例，竖直内连线通道接触件1102a电耦合到掺杂区108、竖直内连线通道接触件1102b电耦合到第一源极/漏极区110a或竖直内连线通道接触件1102c电耦合到第二源极/漏极区110b。根据一些实施例，接触层1100包括电耦合到CFP1002的字线1104。
根据一些实施例，图11的半导体器件100充当存储单元。图12是绘示根据一些实施例的用于执行图11的半导体器件100的存储功能的各种接触信号的相对幅值的表1200。在一些实施例中，竖直内连线通道接触件1102c是电耦合到第二源极/漏极区110b的漏极接触件，字线1104是电耦合到栅极电极116的栅极接触件，且竖直内连线通道接触件1102b是电耦合到第一源极/漏极区110a的源极接触件。根据一些实施例，半导体器件100的存储单元条件包含干扰(disturb)、编程(program)、擦除(erase)以及读取(read)。根据一些实施例，将每一接触件依据表1200设置成一个信号电平以使半导体器件100处于如所示的存储单元条件中的一个或多个中。
参考图13和图14，半导体器件1300包括衬底1302，所述衬底1302包括上覆于内埋氧化物层(buried oxide layer)1306的第一鳍片结构1304a和第二鳍片结构1304b。根据一些实施例，半导体器件1300包括一个或多个隔离区，例如隔离区1308。隔离区1308包括介电材料并且安置在衬底1302中。根据一些实施例，隔离区1308是包括氧化物、氮化物或其它合适的材料中的至少一个的浅沟槽隔离(STI)区。
根据一些实施例，半导体器件1300包括阱1310，所述阱1310包括植入到衬底1302中的掺杂剂。根据一些实施例，阱1310包括n型掺杂剂，例如磷(P)、砷(As)、锑(Sb)、至少一个第V族元素或其它合适的材料中的至少一个。根据一些实施例，阱1310包括p型掺杂剂，例如硼(B)、铝(Al)、镓(Ga)、铟(In)、至少一个第III族元素或其它合适的材料中的至少一个。根据一些实施例，阱1310邻接隔离区1308。
在一些实施例中，沟道区1400位于第一鳍片结构1304a与第二鳍片结构1304b之间，并且栅极绝缘区1314位于沟道区1400上方。半导体器件1300包括栅极绝缘区1314上方的栅极1316和栅极1316上方的介电层1318。根据一些实施例，半导体器件1300包括介电层1318上方的电容场板1320和电耦合到电容场板1320的字线1322。根据一些实施例，第一鳍片结构1304a包括第一源极/漏极区1312a，并且第二鳍片结构1304b包括第二源极/漏极区1312b。在一些实施例中，第一源极/漏极区1312a或第二源极/漏极区1312b中的一个或多个通过离子植入、分子扩散或其它合适的技术中的至少一种形成。
而图2到图8示出其中分别地形成介电层202和ILD层800的工艺。在一些实施例中，介电层202可起ILD层的作用。举例来说，关于图15，在一些实施例中，在形成图1A中示出的半导体器件100之后，介电层202可形成为大于图2的介电层202的厚度200的厚度1500。
图15的介电层202可通过上文关于形成介电层202或ILD层800所描述的沉积方法中的一种或多种或其它合适的工艺来形成。在一些实施例中，介电层202可起ILD层的作用，图3到图8中所示出的特征的形成可从半导体器件100的形成中省略。
参考图16，经由刻蚀工艺刻蚀介电层202，以形成如就图9所描述的栅极竖直内连线通道孔900、掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c中的一个或多个。
在一些实施例中，硅化物区700a、硅化物区700b以及硅化物700c分别地形成在掺杂区108、第一源极/漏极区110a以及第二源极/漏极区110b上。根据一些实施例，硅化物区700a、硅化物区700b以及硅化物区700c通过在掺杂区108、第一源极/漏极区110a以及第二源极/漏极区110b上沉积金属材料来形成。硅化物区700a、硅化物区700b以及硅化物区700c的形成可包括从侧表面1600刻蚀掉硅化物形成材料，所述侧表面1600限定掺杂区竖直内连线通道孔902a、第一源极/漏极竖直内连线通道孔902b或第二源极/漏极竖直内连线通道孔902c中的一个或多个。根据一些实施例，介电层202的材料包括刻蚀终止层。举例来说，介电层202可包括在从侧表面1600刻蚀掉硅化物形成材料时可用作刻蚀终止层的RPO膜。随后，可就图10和图11所描述继续工艺。
根据一些实施例，字线信号经由CFP 1002传送到介电层202并且从介电层202传送到浮动栅极电极(floating gate electrode)，例如NVM位单元的栅极电极116。在CFP 1002下的介电层202建立字线信号到浮动栅极电极的电容耦合。NVM位单元的干扰、编程、擦除以及读取条件经由将预定信号电平施加到NVM位单元的漏极、源极以及字线接触件而建立。
根据一些实施例，半导体器件包含：晶体管，包括第一源极/漏极区和第二源极/漏极区、位于第一源极/漏极区与第二源极/漏极区之间的沟道区、位于沟道区上方的栅极电极；介电层，位于栅极电极上方；电容场板，位于介电层上方；以及字线，电耦合到电容场板。在一些实施例中，所述半导体器件包括第一离子植入区，安置在所述第一源极/漏极区与所述沟道区之间；以及第二离子植入区，安置在所述第二源极/漏极区与所述沟道区之间。在一些实施例中，所述半导体器件包括间隔件，安置在所述栅极电极与所述介电层之间。在一些实施例中，所述半导体器件包括隔离区，与所述第一源极/漏极区相邻；以及掺杂区，与所述隔离区相邻。在一些实施例中，所述半导体器件包括竖直内连线通道，电耦合到所述掺杂区；以及主体接触件，电耦合到所述竖直内连线通道。在一些实施例中，所述栅极电极具有第一长度，以及所述电容场板具有不同于所述第一长度的第二长度。在一些实施例中，所述第二长度大于所述第一长度。在一些实施例中，所述电容场板上覆于所述栅极电极。在一些实施例中，所述介电层包括抗蚀保护氧化物膜。在一些实施例中，所述抗蚀保护氧化物膜包括氧化物-氮化硅-氧化物堆叠。在一些实施例中，所述栅极电极、所述介电层以及所述电容场板构成电容器。在一些实施例中，所述第一源极/漏极区和所述第二源极/漏极区包括鳍片结构。
根据一些实施例，形成半导体器件的方法包含：在晶体管的栅极电极和第一源极/漏极区上方形成第一介电层；去除第一介电层的在第一源极/漏极区上方的第一部分以暴露第一源极/漏极区的第一部分；在去除第一介电层的第一部分之后在第一介电层上方形成电容场板；以及将字线耦合到电容场板。在一些实施例中，去除在所述晶体管的所述第一源极/漏极区上方的所述第一介电层的所述第一部分包括：在所述晶体管的所述栅极电极和所述第一源极/漏极区上方形成光刻胶层；以及在所述光刻胶层位于所述栅极电极和所述第一源极/漏极区的第二部分上方时刻蚀所述第一介电层以去除所述第一介电层的所述第一部分。在一些实施例中，形成所述电容场板包括：形成所述电容场板以上覆于所述栅极电极和所述第一源极/漏极区的第二部分。在一些实施例中，所述形成半导体器件的方法包括：在去除所述第一介电层的所述第一部分之后在所述第一源极/漏极区上方形成第二介电层；以及在去除所述第一介电层的所述第一部分之后刻蚀所述第二介电层。在一些实施例中，所述第一介电层包括抗蚀保护氧化物膜。
根据一些实施例，半导体器件包含晶体管，所述晶体管包括耦合到源极线的第一源极/漏极区、第二源极/漏极区、位于第一源极/漏极区与第二源极/漏极区之间的沟道区以及位于沟道区上方的栅极电极。根据一些实施例，半导体器件包括上覆于栅极电极的电容场板和耦合到栅极电极并且上覆于栅极电极的字线。在一些实施例中，所述半导体器件包括位于所述栅极电极与所述电容场板之间的介电层，其中所述字线经由所述电容场板和所述介电层电耦合到所述栅极电极。在一些实施例中，所述电容场板上覆于所述第一源极/漏极区，以及所述电容场板通过所述介电层与所述第一源极/漏极区间隔开。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
尽管已以具体针对结构特征或方法动作的语言来描述主题，但应理解，所附权利要求书的主题不必限于上文所描述的具体特征或动作。相反，公开上文所描述的具体特征和动作作为实施权利要求中的至少一些的实例形式。
本文中提供实施例的各种操作。描述操作中的一些或所有的次序不应解释为暗示这些操作必然依赖于次序。应了解替代排序具有本说明书的益处。另外，应理解，并非所有操作都一定存在于本文中所提供的每一实施例中。此外，应理解，并非所有操作一定在一些实施例中。
应了解，例如为了简单起见并易于理解，本文中所描绘的层、特征、元件等以相对于彼此的特定尺寸(例如结构尺寸或取向)示出，且在一些实施例中，所述层、特征、元件等的实际尺寸实质上不同于本文中所示出的尺寸。
此外，“示范性”在本文中用来意指充当实例、例子、说明等，且不一定是有利的。如本申请案中所使用，“或”意欲意指包含性的“或”而不是排它性的“或”。另外，除非另外规定或从待涉及单数形式的上下文中可知，否则如本申请案和所附权利要求书中所使用的“一(a和an)”通常解释为意指“一个或多个”。此外，A和B中的至少一个和/或类似物通常意指A或B，或A和B两者。此外，就使用“包含”、“具有(having/has/with)”或其变体来说，这些术语意欲以类似于术语“包括”的方式而为包含性的。此外，除非另外规定，否则“第一”、“第二”或类似术语并不意欲暗示时间方面、空间方面、次序等。相反，这些术语仅用作用于特征、元件、物品等的标识符、名称等。举例来说，第一元件和第二元件通常对应于元件A和元件B，或两个不同或两个相同元件，或同一元件。
此外，尽管已关于一个或多个实施方案展示并描述本公开，但本领域的其它技术人员将基于对本说明书和附图的阅读和理解来想到等效的更改和修改。本公开包括所有这些修改和更改，且仅受限于所附权利要求书的范围。尤其对于通过上述组件(例如，元件、资源等)来执行的各种功能来说，除非另有指示，否则用于描述这些组件的术语意在对应于执行所描述组件的指定功能的(例如，功能上等效的)任何组件，即使结构上不等效于所公开的结构的情况下也是如此。此外，虽然可能已就若干实施方案中的仅一个公开了本公开的特定特征，但这些特征可以与其它实施方案的一个或多个其它特征组合，这可能对于任何给定或特定的应用来说是符合期望的且有利的。

Claims (10)

1.一种半导体器件，包括：
晶体管，包括：
第一源极/漏极区；
第二源极/漏极区；
沟道区，位于所述第一源极/漏极区与所述第二源极/漏极区之间；以及
栅极电极，位于所述沟道区上方；
介电层，位于所述栅极电极上方；
电容场板，位于所述介电层上方；以及
字线，电耦合到所述电容场板。
2.根据权利要求1所述的半导体器件，其中：
所述栅极电极具有第一长度，以及
所述电容场板具有不同于所述第一长度的第二长度。
3.根据权利要求1所述的半导体器件，其中所述电容场板上覆于所述栅极电极。
4.根据权利要求1所述的半导体器件，其中所述介电层包括抗蚀保护氧化物膜。
5.根据权利要求1所述的半导体器件，其中所述栅极电极、所述介电层以及所述电容场板构成电容器。
6.根据权利要求1所述的半导体器件，其中所述第一源极/漏极区和所述第二源极/漏极区包括鳍片结构。
7.一种形成半导体器件的方法，包括：
在晶体管的栅极电极和第一源极/漏极区上方形成第一介电层；
去除在所述第一源极/漏极区上方的所述第一介电层的第一部分以暴露所述第一源极/漏极区的第一部分；
在去除所述第一介电层的所述第一部分之后在所述第一介电层上方形成电容场板；以及
将字线耦合到所述电容场板。
8.根据权利要求7所述的形成半导体器件的方法，其中形成所述电容场板包括：
形成所述电容场板以上覆于所述栅极电极和所述第一源极/漏极区的第二部分。
9.一种半导体器件，包括：
晶体管，包括：
第一源极/漏极区，耦合到源极线；
第二源极/漏极区；
沟道区，位于所述第一源极/漏极区与所述第二源极/漏极区之间；以及
栅极电极，位于所述沟道区上方；
电容场板，上覆于所述栅极电极；以及
字线，耦合到所述栅极电极并且上覆于所述栅极电极。
10.根据权利要求9所述的半导体器件，包括位于所述栅极电极与所述电容场板之间的介电层，其中所述字线经由所述电容场板和所述介电层电耦合到所述栅极电极。
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