CN118317597A - 半导体装置 - Google Patents

Abstract

提供了一种半导体装置。所述半导体装置包括：基底，包括单元区域和核芯/外围区域；位线结构，设置在单元区域的基底上，并且包括彼此堆叠的多晶硅结构、阻挡图案、金属图案和覆盖图案；以及栅极结构，位于核芯/外围区域的基底上，栅极结构包括彼此堆叠的栅极绝缘图案、多晶硅图案、含碳图案、阻挡结构、金属图案和覆盖图案。

Description

半导体装置

本申请要求于2022年10月28日在韩国知识产权局(KIPO)提交的第10-2022-0141052号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。

技术领域

实施例涉及一种半导体装置。更具体地，实施例涉及一种DRAM(动态随机存取存储器)装置。

背景技术

在半导体装置中，存储器单元可以形成在存储器单元区域中，构成核芯/外围电路的晶体管可以形成在核芯/外围区域中。包括在存储器单元中的位线结构可以形成为具有低电阻。形成在核芯/外围电路中的晶体管可以形成为具有目标电特性。

发明内容

示例实施例提供了一种具有目标特性的半导体装置。

根据示例实施例，一种半导体装置包括：基底，包括单元区域和核芯/外围区域；位线结构，设置在单元区域的基底上，并且包括彼此堆叠的多晶硅结构、阻挡图案、金属图案和覆盖图案；以及栅极结构，位于核芯/外围区域的基底上，栅极结构包括彼此堆叠的栅极绝缘图案、多晶硅图案、含碳图案、阻挡结构、金属图案和覆盖图案。

根据示例实施例，一种半导体装置包括：基底，包括单元区域和核芯/外围区域；掩埋栅极结构，设置在位于单元区域的基底处的栅极沟槽中，并且在与基底的上表面平行的第一方向上延伸；位线结构，设置在掩埋栅极结构和基底上，并且在与第一方向垂直的第二方向上延伸；接触插塞，接触基底，并且与位线结构间隔开；电容器，接触接触插塞的上表面；以及栅极结构，位于核芯/外围区域的基底上。位线结构包括彼此顺序地堆叠的多晶硅结构、第一阻挡图案、第一金属图案和第一覆盖图案。栅极结构包括彼此顺序地堆叠的栅极绝缘图案、多晶硅图案、含碳图案、第二阻挡图案、第三阻挡图案、第二金属图案和第二覆盖图案。栅极结构的第三阻挡图案和位线结构的第一阻挡图案包括相同的材料。栅极结构的第二金属图案和位线结构的第一金属图案包括相同的材料。栅极结构的第二覆盖图案和位线结构的第一覆盖图案包括相同的材料。

根据示例实施例，一种半导体装置包括：基底，被划分为单元区域和核芯/外围区域，基底包括隔离图案和有源图案；掩埋栅极结构，设置在位于单元区域的基底处的栅极沟槽中，并且在与基底的上表面平行的第一方向上延伸；缓冲绝缘图案，位于单元区域的基底上；位线结构，接触缓冲绝缘图案的上表面以及有源图案的在缓冲绝缘图案之间的上表面，位线结构在与基底的上表面平行且与第一方向垂直的第二方向上延伸；接触插塞，接触有源图案，并且与位线结构间隔开；电容器，接触接触插塞的上表面；以及栅极结构，设置在核芯/外围区域的基底上，并且具有比位线结构的线宽大的线宽。位线结构包括彼此顺序地堆叠的多晶硅结构、阻挡图案、第一金属图案和第一覆盖图案。栅极结构包括彼此顺序地堆叠的栅极绝缘图案、多晶硅图案、含碳图案、阻挡结构、第二金属图案和第二覆盖图案。位线结构的第一金属图案和栅极结构的第二金属图案包括相同的材料。位线结构的第一覆盖图案和栅极结构的第二覆盖图案包括相同的材料。

在根据示例实施例的半导体装置中，位线结构可以不包括碳注入层。位线结构的电阻可以不由于碳注入层而增大。因此，可以减小位线结构的电阻。可以在核芯/外围区域上的栅极结构中的第一多晶硅图案和第二阻挡层图案之间进一步包括碳注入层。通过碳注入层，可以防止掺杂到栅极结构中的第一多晶硅图案中的杂质的向上扩散。因此，包括栅极结构的晶体管可以具有目标电特性。

附图说明

通过下面结合附图进行的详细描述，将更清楚地理解示例实施例。图1至图24呈现了如在此描述的非限制性示例实施例。

图1和图2分别是示出根据示例实施例的半导体装置的剖视图和平面图。

图3至图24是示出根据示例实施例的制造半导体装置的方法的平面图和剖视图。

具体实施方式

在下文中，将参照附图详细地描述本发明的实施例。

图1和图2分别是示出根据示例实施例的半导体装置的剖视图和平面图。

图1示出了沿着图2的线A-A'、线B-B'和线C-C'截取的剖视图。为了避免绘图复杂，在图2的平面图中可以仅示出主要组件。例如，可以省略间隔件、电容器等。

在下文中，可以将与基底的表面平行的一个方向称为第一方向，并且将与基底的表面平行且与第一方向垂直的方向称为第二方向。

参照图1和图2，半导体装置可以形成在包括单元区域I和核芯/外围区域II的基底100上。掩埋栅极结构128、位线结构164、间隔件170、接触插塞结构181和电容器190可以形成在基底100的单元区域I上。包括栅极结构168和第二杂质区域171的晶体管以及布线图案182可以形成在基底100的核芯/外围区域II上。

基底100可以包括硅、锗、硅锗或III-V族化合物(诸如GaP、GaAs和GaSb)，或者可以由硅、锗、硅锗或III-V族化合物(诸如GaP、GaAs和GaSb)形成。在一些示例实施例中，基底100可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。

用于隔离的沟槽102可以形成在基底100上，并且隔离层106a可以形成在沟槽102中。隔离层106a可以包括例如绝缘材料(诸如氧化硅和氮化硅)，或者可以由例如绝缘材料(诸如氧化硅和氮化硅)形成。

在单元区域I中，基底100的其中未形成沟槽102的突出部分可以称为第一有源图案104a。在核芯/外围区域II中，基底100的其中未形成沟槽102的突出部分可以称为第二有源图案104b。多个第一有源图案104a可以在相对于第一方向D1倾斜的方向上规则地布置。第二有源图案104b中的被隔离的一个第二有源图案的面积可以大于第一有源图案104a中的被隔离的一个第一有源图案的面积。第一有源图案104a的上表面和第二有源图案104b的上表面可以分别用作第一有源区域和第二有源区域。

在示例实施例中，第一有源区域可以具有被隔离的岛形状。第一有源区域可以设置为使得相对于第一方向D1倾斜的方向是第一有源区域的纵向(或“纵长”)方向。

栅极沟槽可以形成在第一有源图案104a和隔离层106a中。掩埋栅极结构128可以形成在栅极沟槽中。掩埋栅极结构128可以在第一方向D1上延伸。多个掩埋栅极结构128可以在第二方向D2上彼此间隔开。

掩埋栅极结构128可以包括掩埋栅极绝缘层120、掩埋栅极图案122、掩埋多晶硅图案124和第一覆盖层图案126。

掩埋栅极绝缘层120可以沿着栅极沟槽的内表面形成。掩埋栅极绝缘层120可以包括例如氧化硅或可以由例如氧化硅形成。掩埋栅极图案122可以包括金属或可以由金属形成。在示例实施例中，掩埋栅极图案122可以包括阻挡层图案和金属图案。阻挡层图案可以包括例如钛(Ti)、钽(Ta)、氮化钨、氮化钛、氮化钽等，或可以由例如钛(Ti)、钽(Ta)、氮化钨、氮化钛、氮化钽等形成，并且金属图案可以包括例如钨或可以由例如钨形成。第一覆盖层图案126可以包括例如氮化硅或可以由例如氮化硅形成。

第一杂质区域129可以与掩埋栅极结构128的相对侧相邻地形成在第一有源图案104a的上部中。在示例实施例中，第一杂质区域129的底表面可以位于在掩埋多晶硅图案124的上表面和下表面之间的一高度处。

第一缓冲绝缘层130、第二缓冲绝缘层132和第三缓冲绝缘层图案134a可以在单元区域I中顺序地堆叠在基底100、隔离层106a和第一覆盖层图案126的上表面上。

第一缓冲绝缘层130和第三缓冲绝缘层图案134a可以包括例如氧化硅或可以由例如氧化硅形成。第二缓冲绝缘层132可以包括例如氮化硅或可以由例如氮化硅形成。

位线结构164可以在单元区域I中形成在第三缓冲绝缘层图案134a和第一有源图案104a上。

位线结构164可以具有其中多晶硅结构146a、第二阻挡层图案158a(即，第一阻挡图案)、第一金属图案160a和第二覆盖层图案162顺序地堆叠的结构。位线结构164可以在第二方向D2上延伸。在单元区域中，包括在位线结构164中的多晶硅结构146a可以包括第一多晶硅图案138a和第二多晶硅图案144a。在一些实施例中，第二多晶硅图案144a的底表面可以低于第一多晶硅图案138a的底表面。第二多晶硅图案144a的底表面可以对应于多晶硅结构146a的最底表面。

位线结构164的底表面的第一部分可以接触第一有源图案104a的上表面。位线结构164的底表面的第二部分可以接触第三缓冲绝缘层图案134a的上表面。位线结构164的第一部分可以接触第一有源图案104a的与第一有源区域的在纵向方向上的中心部分对应的部分。除非上下文另外指出，否则如在此使用的术语“接触”是指直接连接(即，触及或触碰)。

栅极结构168可以在核芯/外围区域II中形成在基底100和隔离层106a上。第二杂质区域171可以与栅极结构168的相对侧相邻地形成在基底100中。

栅极结构168可以包括彼此顺序地堆叠的栅极绝缘层图案136a、第一多晶硅图案138a(即，第三多晶硅图案138a)、碳注入层图案150a(即，含碳图案)、第一阻挡层图案152a(即，第二阻挡图案)、第二阻挡层图案158a(即，第三阻挡图案)、第一金属图案160a和第二覆盖层图案162。栅极结构168的线宽可以大于位线结构164的线宽。在示例实施例中，第一阻挡层图案152a和第二阻挡层图案158a可以包括相同的材料或可以由相同的材料形成。在一些实施例中，栅极结构168的第一多晶硅图案138a和位线结构164的第一多晶硅图案138a可以由相同的材料形成。在一些实施例中，栅极结构168的第二阻挡层图案158a和位线结构164的第二阻挡层图案158a可以由相同的材料形成。诸如“第一”、“第二”、“第三”等的序数可以简单地用作一些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等进行描述的术语仍可以在权利要求中称为“第一”或“第二”。此外，以特定序数(例如，特定权利要求中的“第一”)进行引用的术语可以在其他地方以不同的序数(例如，说明书或另一权利要求中的“第二”)进行描述。

第一多晶硅图案138a和第二多晶硅图案144a可以包括掺杂有N型杂质或P型杂质的多晶硅，或者可以由掺杂有N型杂质或P型杂质的多晶硅形成。单元区域上的多晶硅结构146a的上表面和核芯/外围区域II上的第一多晶硅图案138a的上表面中的每个可以是基本平坦的。如在此使用的诸如“相同”、“相等”、“平面”、“平坦”或“共面”的术语涵盖近似相同性，该近似相同性包括例如由于制造工艺而可能发生的变化。在此可以使用术语“基本”来强调这种含义，除非上下文或其他陈述另外指出。

在示例实施例中，单元区域I上的多晶硅结构146a的上表面和核芯/外围区域II上的第一多晶硅图案138a的上表面可以彼此共面。在一些示例实施例中，单元区域I上的多晶硅结构146a的上表面可以比核芯/外围区域II上的第一多晶硅图案138a的上表面低。

在示例实施例中，在核芯/外围区域II中，在其中形成P型晶体管的区域中的第一多晶硅图案138a可以掺杂有P型杂质，并且在其中形成N型晶体管的区域中的第一多晶硅图案138a可以掺杂有N型杂质。P型杂质可以包括例如硼或铝。N型杂质可以包括例如砷、磷等。

在单元区域I中，多晶硅结构146a可以在第二方向上延伸，并且可以接触第一有源图案104a的上表面和第三缓冲绝缘层图案134a的上表面。在核芯/外围区域II中，第一多晶硅图案138a可以形成在第二有源图案104b的上表面和隔离层106a的上表面上。

由于位线结构164可以用作数据信号传输线，因此位线结构164可以具有低电阻。位线结构164可以不包括碳注入层图案150a和第一阻挡层图案152a。由于在位线结构164中可以不包括碳注入层图案，因此位线结构164的电阻可以不由于碳注入层图案而增大。因此，可以减小位线结构164的电阻。

在示例实施例中，栅极结构可以不用作用于数据信号传输的线，而是可以用作晶体管的一个开关元件。因此，即使栅极结构168的电阻增大，晶体管的特性也不会显著改变。

碳注入层图案150a可以仅形成于包括在位于核芯/外围区域II上的栅极结构168中的第一多晶硅图案138a的上表面上。碳注入层图案150a可以包括掺杂有掺杂剂(诸如碳)的多晶硅，或者可以由掺杂有掺杂剂(诸如碳)的多晶硅形成。

由于核芯/外围区域II上的栅极结构168的线宽可以大于单元区域I上的位线结构164的线宽，因此可能显著地发生由于掺杂到第一多晶硅图案138a中的杂质的向外扩散而引起的栅极结构168的缺陷。例如，当掺杂到第一多晶硅图案138a中的杂质包括硼时，极有可能发生硼的向外扩散。碳注入层图案150a可以防止掺杂到第一多晶硅图案138a中的杂质朝上地向外扩散到第一多晶硅图案138a上的包括金属的图案(即，第一金属图案)。当碳注入层图案150a形成在第一多晶硅图案138a上时，可以减少栅极结构168中的由于掺杂到第一多晶硅图案138a中的杂质的扩散引起的缺陷(例如，阈值电压的变化)。此外，可以使形成在核芯/外围区域II中的晶体管的导通电流增大。

第二阻挡层图案158a可以形成在位线结构164中，并且第一阻挡层图案152a和第二阻挡层图案158a可以形成在栅极结构168中。如此，栅极结构168还可以包括第一阻挡层图案152a。

第一阻挡层图案152a和第二阻挡层图案158a可以合并为阻挡结构159中。包括在位线结构164中的第二阻挡层图案158a的厚度可以小于包括在栅极结构168中的阻挡结构159的厚度。

碳注入层图案150a的厚度可以小于第一阻挡层图案152a的厚度。此外，碳注入层图案150a的厚度可以小于第二阻挡层图案158a的厚度。包括在碳注入层图案150a中的碳的量可以选自于约1原子％至约10原子％的范围。当包括在碳注入层图案150a中的碳的量大于10原子％时，栅极结构168的电阻会增大。当包括在碳注入层图案150a中的碳的量小于1原子％时，会难以防止杂质的向外扩散。因此，包括在第一阻挡层图案152a中的碳的量可以在约1原子％至约10原子％的范围内。诸如“大约(约)”或“大致(近似)”的术语可以反映仅以小的相对方式和/或以不显著改变一些元件的操作、功能或结构的方式变化的量、尺寸、方位或布局。例如，“约0.1至约1”的范围可以涵盖诸如在0.1附近的0％至5％的偏差和在1附近的0％至5％的偏差的范围，特别是如果这样的偏差保持与所列范围的效果相同的效果。

在示例实施例中，碳注入层图案150a可以是掺杂有碳的多晶硅。在示例实施例中，碳注入层图案150a可以是掺杂有碳原子且还包括氮的多晶硅。包括在碳注入层图案150a中的氮的量可以是约1原子％至约10原子％。

第一阻挡层图案152a可以覆盖碳注入层图案150a，使得碳注入层图案150a中包括的碳原子可以留在第一多晶硅图案138a上而不被去除。在一些实施例中，碳注入层图案150a的碳原子可以作为原子本身存在，而不与碳注入层图案150a中的其他元素发生化学相互作用。例如，碳注入层图案150a的碳原子和其他元素(例如，硅)可以形成混合物，而不是化合物。此外，第一阻挡层图案152a可以防止包括在第一金属图案160a中的金属向外扩散。

第一阻挡层图案152a可以包括金属(例如含钽层、含钛层或含钨层)或可以由(例如含钽层、含钛层或含钨层)形成。在示例实施例中，第一阻挡层图案152a可以包括例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN，或者可以由例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN形成。

第二阻挡层图案158a可以防止其上的第一金属图案160a中包括的金属扩散。

在示例实施例中，第二阻挡层图案158a可以包括例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN，或者可以由例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN形成。

例如，包括在位线结构164中的第二阻挡层图案158a和包括在栅极结构168中的阻挡结构159可以包括掺杂有硅的氮化钛(TiSiN)或可以由掺杂有硅的氮化钛(TiSiN)形成。

在示例实施例中，第二阻挡层图案158a可以具有约至约的厚度。当第二阻挡层图案158a的厚度小于时，不容易通过第二阻挡层图案158a来防止金属的扩散。当第二阻挡层图案158a的厚度大于时，位线结构164的电阻会增大。例如，第二阻挡层图案158a可以具有约至约的厚度。

第一金属图案160a可以包括具有比第二阻挡层图案158a的电阻低的电阻的金属材料，或者可以由具有比第二阻挡层图案158a的电阻低的电阻的金属材料形成。例如，第一金属图案160a可以包括钨或可以由钨形成。当形成第一金属图案160a时，可以减小位线结构164的总电阻。

第二覆盖层图案162可以包括氮化硅或可以由氮化硅形成。

第一有源图案104a的接触位线结构164的部分而不是第一有源图案104a的位于第一缓冲绝缘层130下方的上表面可以是凹陷的。第一开口142可以形成在第一有源图案104a的一部分处，并且第一开口142的底表面和位线结构164的底表面可以彼此接触。

在单元区域I中，间隔件170可以形成在位线结构164的侧壁和第三缓冲绝缘层图案134a的侧壁上。在核芯/外围区域II中，间隔件170可以形成在栅极结构168的侧壁上。

位于位线结构164之间的第一有源图案104a和隔离层106a的上表面也可以具有部分地凹陷的形状。

在单元区域I中，绝缘图案(未示出)可以形成在位线结构164之间。绝缘图案可以包括例如氮化物(诸如氮化硅)或可以由例如氮化物(诸如氮化硅)形成。第二开口172(参照图21)可以被定义为位线结构164与绝缘图案之间的空间。第一有源区域的在纵向方向上的边缘的上表面可以被第二开口172中的每个的底表面暴露。

下接触插塞176a可以接触被第二开口172的底表面暴露的第一有源图案104a，并且下接触插塞176a可以填充第二开口172的下部。下接触插塞176a可以包括掺杂有N型杂质的多晶硅，或者可以由掺杂有N型杂质的多晶硅形成。

上接触插塞180可以形成在下接触插塞176a上，并且上接触插塞180的上表面可以比位线结构164的上表面高。接触插塞结构181可以包括下接触插塞176a和上接触插塞180。接触插塞结构181的上表面可以比位线结构164的上表面高。第三开口可以形成在上接触插塞180之间，并且上绝缘图案184可以形成在第三开口中。

在核芯/外围区域II中，第一绝缘夹层174可以在栅极结构168之间。布线图案182可以形成在第一绝缘夹层174内部和第一绝缘夹层174上。布线图案182可以包括与栅极结构168的相对侧相邻且穿过第一绝缘夹层174的接触第二杂质区域171的接触插塞、以及在第一绝缘夹层174上接触接触插塞的接触图案。

上接触插塞180和布线图案182可以具有相同的堆叠结构，并且可以包括具有比多晶硅的电阻低的电阻的金属，或可以由具有比多晶硅的电阻低的电阻的金属形成。

在示例实施例中，上接触插塞180和布线图案182可以包括阻挡层图案和金属图案。上接触插塞180可以用作与电容器190的下电极190a电连接的垫(pad，或“焊盘”)电极。

电容器190可以接触上接触插塞180的上表面。电容器190可以具有其中堆叠有下电极190a、介电层190b和上电极190c的结构。

在半导体装置中，单元区域I上的位线结构164可以包括彼此顺序地堆叠的多晶硅结构146a、第二阻挡层图案158a、第一金属图案160a和第二覆盖层图案162。核芯/外围区域II上的栅极结构168可以包括彼此顺序地堆叠的栅极绝缘层图案136a、第一多晶硅图案138a、碳注入层图案150a、第一阻挡层图案152a、第二阻挡层图案158a、第一金属图案160a和第二覆盖层图案162。位线结构164可以具有低电阻。在核芯/外围区域II上的栅极结构168中，可以防止掺杂到第一多晶硅图案138a中的杂质的扩散。

图3至图24是示出根据示例实施例的制造半导体装置的方法的平面图和剖视图。图3、图5和图19是平面图，并且图4、图6至图18和图20至图24是剖视图。图4、图6至图18和图20至图24中的每幅示出了沿着平面图的线A-A'、线B-B'和线C-C'截取的剖视图。

参照图3和图4，基底100可以包括单元区域I和核芯/外围区域II。可以在基底100的单元区域I和核芯/外围区域II上形成第一掩模图案(未示出)。

第一掩模图案可以选择性地覆盖与有源区域对应的区域。可以使用第一掩模图案作为蚀刻掩模来蚀刻基底100，以在场区域处形成用于隔离的沟槽102。在单元区域I中，基底100的在沟槽102之间的突出部分可以用作第一有源图案104a。在核芯/外围区域II中，基底100的在沟槽102之间的突出部分可以用作第二有源图案104b。

可以形成隔离层106a以填充沟槽102。可以将隔离层106a形成为完全填充沟槽102。之后，可以通过平坦化工艺将隔离层106a的上表面平坦化。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。

隔离层106a可以包括绝缘材料(诸如氧化硅和氮化硅)，或者可以由绝缘材料(诸如氧化硅和氮化硅)形成。隔离层106a可以包括单种绝缘材料、或者堆叠的两种或更多种绝缘材料。例如，隔离层106a可以包括氧化硅或可以由氧化硅形成。

在示例实施例中，在形成隔离层106a之前，可以在沟槽102和基底100的表面上共形地形成多晶硅层(未示出)，并且可以对多晶硅层进行热氧化以在沟槽102和基底100的表面上形成氧化物层(未示出)。

参照图5和图6，可以在单元区域I和核芯/外围区域II的基底100上形成用于形成栅极沟槽108的第二掩模图案(未示出)。

第二掩模图案可以在第一方向D1上延伸。第二掩模图案可以暴露其中可以形成掩埋栅极结构128的区域。也就是说，第二掩模图案之间的区域可以是其中可以形成掩埋栅极结构128的区域。

可以使用第二掩模图案作为蚀刻掩模来蚀刻单元区域I中的隔离层106a和基底100的上部，以形成在第一方向上延伸的栅极沟槽108。

可以沿着栅极沟槽108的表面形成掩埋栅极绝缘层120，并且可以在掩埋栅极绝缘层120上形成掩埋栅极电极层。此后，可以对掩埋栅极电极层进行回蚀，以在栅极沟槽108的下部中形成掩埋栅极图案122。

在示例实施例中，掩埋栅极图案122可以包括阻挡金属图案和金属图案。在示例实施例中，还可以在掩埋栅极图案122上形成掩埋多晶硅图案124。

可以在掩埋多晶硅图案124上形成第一覆盖层以完全填充栅极沟槽108。第一覆盖层可以包括氮化硅或可以由氮化硅形成。

第一覆盖层可以被部分地去除以仅保留在栅极沟槽108中。因此，可以在栅极沟槽108中形成第一覆盖层图案126。去除工艺可以包括回蚀或化学机械抛光。

如上所述，可以在栅极沟槽108中形成包括掩埋栅极绝缘层120、掩埋栅极图案122、掩埋多晶硅图案124和第一覆盖层图案126的掩埋栅极结构128。

之后，可以去除第二掩模图案。因此，可以暴露基底100的上表面、隔离层106a的上表面和第一覆盖层图案126的上表面。

可以将N型杂质掺杂到与掩埋栅极结构128的相对侧相邻的基底100的上部中，以形成第一杂质区域129。在示例实施例中，第一杂质区域129的底表面可以位于掩埋多晶硅图案124的上表面和下表面之间的一高度处。

参照图7，可以在单元区域I上的第一有源图案104a、隔离层106a和第一覆盖层图案126的上表面上顺序地堆叠第一缓冲绝缘层130、第二缓冲绝缘层132和第三缓冲绝缘层134，以形成缓冲绝缘结构。此外，可以在核芯/外围区域II上的第二有源图案104b和隔离层106a的上表面上形成栅极绝缘层136。

第一缓冲绝缘层130、第二缓冲绝缘层132和第三缓冲绝缘层134可以将其上的导电图案(例如，位线)和其下的第一有源图案彼此隔离。

第一缓冲绝缘层130和第三缓冲绝缘层134可以包括氧化硅或可以由氧化硅形成。可以通过原子层沉积工艺来形成第一缓冲绝缘层130和第三缓冲绝缘层134。第二缓冲绝缘层132可以用作蚀刻停止层。第二缓冲绝缘层132可以包括相对于氧化硅具有高蚀刻选择性的绝缘材料，或者可以由相对于氧化硅具有高蚀刻选择性的绝缘材料形成。第二缓冲绝缘层132可以包括例如氮化硅或可以由例如氮化硅形成。可以通过原子层沉积工艺来形成第二缓冲绝缘层132。

栅极绝缘层136可以包括氧化硅或可以由氧化硅形成。栅极绝缘层136的厚度可以小于缓冲绝缘结构135的厚度。因此，缓冲绝缘结构135的上表面可以比栅极绝缘层136的上表面高。

参照图8，可以在第三缓冲绝缘层134和栅极绝缘层136上形成第一多晶硅层138。根据第一多晶硅层138的区域，可以用N型杂质或P型杂质来掺杂第一多晶硅层138。

在形成第一多晶硅层138之后，还可以执行第一多晶硅层138的上表面的平坦化工艺。平坦化工艺可以包括化学机械抛光工艺。因此，单元区域I和核芯/外围区域II上的第一多晶硅层138的上表面可以彼此共面，并且可以是基本平坦的。

在示例实施例中，可以用N型杂质来掺杂单元区域I上的第一多晶硅层138。在示例实施例中，在核芯/外围区域II中，可以用P型杂质来掺杂位于其中形成P型晶体管的区域中的第一多晶硅层138，并且可以用N型杂质来掺杂位于其中形成N型晶体管的区域中的第一多晶硅层138。

通过后续工艺，单元区域I上的第一多晶硅层138可以形成为位线结构的下部。核芯/外围区域II上的第一多晶硅层138可以形成为构成核芯/外围电路的晶体管的栅极图案。

由于缓冲绝缘结构135的上表面比栅极绝缘层136的上表面高，因此单元区域I上的第一多晶硅层138的厚度可以小于核芯/外围区域II上的第一多晶硅层138的厚度。

参照图9，可以在第一多晶硅层138上形成第三掩模图案140。第三掩模图案140可以选择性地暴露用于形成位线接触件的部分。第三掩模图案140可以包括例如氧化硅或可以由例如氧化硅形成。

可以使用第三掩模图案140作为蚀刻掩模来蚀刻第一多晶硅层138、第三缓冲绝缘层134、第二缓冲绝缘层132和第一缓冲绝缘层130。随后，可以将暴露的第一有源图案104a、与暴露的第一有源图案104a相邻的隔离层106a以及掩埋栅极结构128的上部一起蚀刻，以形成第一开口142。

可以通过第一开口142的底表面来暴露第一有源区域的在纵向方向上的中心部分的上表面。由于蚀刻工艺，第一有源图案104a的被第一开口142的底表面暴露的上表面可以比第一有源图案104a的在另一区域中的上表面低。

第三掩模图案140可以完全覆盖核芯/外围区域II上的第一多晶硅层138。因此，在核芯/外围区域II上的第一多晶硅层138中可以不形成第一开口142。

参照图10，可以在第三掩模图案140上形成初步第二多晶硅层以完全填充第一开口142。初步第二多晶硅层可以包括掺杂有N型杂质或P型杂质的多晶硅，或者可以由掺杂有N型杂质或P型杂质的多晶硅形成。第一多晶硅层138和初步第二多晶硅层可以包括基本相同的多晶硅层(其由多晶硅形成)或可以由基本相同的多晶硅层(其由多晶硅形成)形成，因此，第一多晶硅层138和初步第二多晶硅层可以彼此合并。

此后，可以对初步第二多晶硅层的上部进行回蚀，以在第一开口142中形成第二多晶硅层144。

在执行回蚀工艺之后，第二多晶硅层144的上表面可以与第一多晶硅层138的上表面位于基本相同的高度处。当执行回蚀工艺时，可以去除形成在第三掩模图案140上的所有第二多晶硅层144。

参照图11，可以去除第三掩模图案140。在示例实施例中，去除工艺可以包括湿蚀刻工艺。因此，在单元区域I中，可以在第三缓冲绝缘层134上形成第一多晶硅层138，并且可以在第一开口142中形成第二多晶硅层144。单元区域I上的第一多晶硅层138和第二多晶硅层144可以合并成单层的初步多晶硅结构146。第二多晶硅层144可以接触第一有源图案104a的上表面。

参照图12，可以将碳原子注入到初步多晶硅结构146和第一多晶硅层138的表面中，以在初步多晶硅结构146和第一多晶硅层138的上表面上形成碳注入层150。碳注入层150可以包括掺杂有掺杂剂(诸如碳)的多晶硅，或者可以由掺杂有掺杂剂(诸如碳)的多晶硅形成。碳注入层150可以不包括金属。

核芯/外围区域II上的碳注入层150可以防止掺杂到位于碳注入层150下方的第一多晶硅层138中的杂质扩散。

在示例实施例中，可以通过使用包含掺杂剂(诸如碳)的源气体的掺杂工艺来形成碳注入层150。可以通过气相掺杂工艺或离子注入工艺来形成碳注入层150。当执行气相掺杂工艺时，可以仅在初步多晶硅结构146和第一多晶硅层138的表面上以气相掺杂碳原子，使得可以将碳注入层150形成为具有薄的厚度。例如，碳注入层150的厚度可以小于随后形成的第一阻挡层的厚度。此外，碳注入层150的厚度可以小于随后形成的第二阻挡层的厚度。

在掺杂工艺中使用的源气体可以包括诸如碳的掺杂剂，并且还可以包括H、N和/或Si。例如，源气体可以包括DIPAS(二异丙基氨基硅烷)、CH₄、C₂H₄、C₂H₆、C₃H₆、C₃H₈等。

在示例实施例中，可以在选自于约450℃至约500℃范围的工艺温度下执行气相掺杂工艺。当在低于450℃的温度下执行气相掺杂工艺时，源气体的分解会是困难的。当在高于500℃的温度下执行气相掺杂工艺时，源气体会无法仅掺杂在层的表面处，并且源气体的掺杂深度会增大。

在示例实施例中，碳注入层150可以包括掺杂有碳的多晶硅或可以由掺杂有碳的多晶硅形成。

在示例实施例中，碳注入层150可以是掺杂有碳和氮的多晶硅层。可以通过源气体来掺杂碳注入层150中包括的氮。可选地，可以通过来自随后形成的阻挡层的氮的扩散来掺杂碳注入层150中包括的氮。在一些实施例中，碳和氮可以与硅原子一起作为混合物存在于碳注入层150中。

参照图13，可以在碳注入层150上形成第一阻挡层152。

碳注入层150中包括的碳可能容易被去除。因此，碳可能难以稳定地保留在初步多晶硅结构146和第一多晶硅层138的上表面上。在形成碳注入层150之后，可以立即在碳注入层150上形成第一阻挡层152，而非执行其他工艺。在一些实施例中，可以原位地执行碳注入层150的形成和第一阻挡层152的形成。因此，碳注入层150中包括的碳可以保留在初步多晶硅结构146和第一多晶硅层138上而不被去除。如果在形成碳注入层150之后执行诸如清洗工艺、冲洗工艺、显影工艺和灰化工艺的工艺，则在该工艺期间会不期望地去除所有的碳。因此，可以不对碳注入层150执行该工艺。例如，在形成碳注入层150之后，可以不执行包括灰化工艺和清洗工艺的光工艺。第一阻挡层152可以覆盖碳注入层150的上表面，使得碳注入层150中包括的碳可以不被去除。

此外，第一阻挡层152可以防止包括在金属层中的金属原子扩散。可以在形成第一阻挡层152之后形成金属层。

第一阻挡层152可以是含金属层。第一阻挡层152可以包括例如含钽层、含钛层或含钨层，或者可以由例如含钽层、含钛层或含钨层形成。在示例实施例中，第一阻挡层152可以包括例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN，或者可以由例如掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN形成。

参照图14，可以在碳注入层150上形成硬掩模层。可以通过光刻工艺在硬掩模层上形成光致抗蚀剂图案156。光致抗蚀剂图案156可以选择性地暴露单元区域I上的硬掩模层，并且可以覆盖核芯/外围区域II上的硬掩模层。可以使用光致抗蚀剂图案156作为蚀刻掩模来蚀刻单元区域I上的硬掩模层，以形成硬掩模图案154。硬掩模图案154可以覆盖核芯/外围区域II上的碳注入层150。

硬掩模图案154可以包括例如氧化硅或氮化硅，或者可以由例如氧化硅或氮化硅形成。

之后，可以去除光致抗蚀剂图案156。

参照图15，可以使用硬掩模图案154作为蚀刻掩模来蚀刻单元区域I上的第一阻挡层152和碳注入层150。因此，可以在单元区域I中暴露初步多晶硅结构146的上表面。

在示例实施例中，在蚀刻工艺中，还可以将碳注入层150下方的初步多晶硅结构146的上表面蚀刻部分厚度。在这种情况下，尽管未示出，但初步多晶硅结构146的上表面可以比核芯/外围区域II上的第一多晶硅层138的上表面低。

此外，由于核芯/外围区域II被硬掩模图案154覆盖，因此核芯/外围区域II上的第一阻挡层152和碳注入层150可以保留而不被去除。

参照图16，可以去除硬掩模图案154。因此，可以在核芯/外围区域II中暴露第一阻挡层152的上表面。

由于单元区域I上的第一阻挡层152和碳注入层150被去除，所以在单元区域I中暴露的初步多晶硅结构146的上表面可以比在外围区域II中暴露的第一阻挡层152的上表面低。

参照图17，可以在初步多晶硅结构146和第一阻挡层152上形成第二阻挡层158。第二阻挡层158可以防止包括在金属层中的金属原子扩散。可以在形成第一阻挡层152之后形成金属层。

第二阻挡层158可以包括掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN，或者可以由掺杂有硅的氮化钛(TiSiN)、Ti、TiN、TiAl、TiAlN、TiSi、TaC、TaCN、TaSiN、Ta、TaN或WN形成。第二阻挡层158可以包括与第一阻挡层152的材料相同的材料，或者可以由与第一阻挡层152的材料相同的材料形成。

初步多晶硅结构146和第二阻挡层158可以堆叠在单元区域I上。第一多晶硅层138、碳注入层150、第一阻挡层152和第二阻挡层158可以堆叠在核芯/外围区域II上。可以在单元区域I上仅形成一个阻挡层(即，第二阻挡层158)，并且可以在核芯/外围区域II上形成两个阻挡层(即，第一阻挡层152和第二阻挡层158)。因此，单元区域I上的第二阻挡层158的厚度可以小于核芯/外围区域II上的第一阻挡层152和第二阻挡层158的总厚度。

参照图18，可以在第二阻挡层158上形成第一金属层160。第一金属层160可以包括例如钨或可以由例如钨形成。

参照图19和图20，可以在第一金属层160上形成第二覆盖层，并且可以通过光刻工艺将第二覆盖层图案化，以在第一金属层160上形成第二覆盖层图案162。在示例实施例中，第二覆盖层图案162可以包括氮化硅或可以由氮化硅形成。

单元区域I上的第二覆盖层图案162可以用作用于形成位线结构的蚀刻掩模。因此，单元区域I上的第二覆盖层图案162可以具有在第二方向D2上延伸的线形状。核芯/外围区域II上的第二覆盖层图案162可以用作用于形成栅极图案的蚀刻掩模。

单元区域I上的第二覆盖层图案162的一部分可以面对形成在第一开口142中的第二多晶硅层。

可以使用第二覆盖层图案162作为蚀刻掩模来顺序地蚀刻第一金属层160、第二阻挡层158、第一阻挡层152、碳注入层150、初步多晶硅结构146、第一多晶硅层138、第三缓冲绝缘层134和栅极绝缘层136，以在单元区域I上形成位线结构164并在核芯/外围区域II上形成栅极结构168。

位线结构164可以包括可以彼此顺序地堆叠的多晶硅结构146a、第二阻挡层图案158a、第一金属图案160a和第二覆盖层图案162。栅极结构168可以包括可以彼此顺序地堆叠的栅极绝缘层图案136a、第一多晶硅图案138a、碳注入层图案150a、第一阻挡层图案152a、第二阻挡层图案158a、第一金属图案160a和第二覆盖层图案162。

位线结构164的底表面的第一部分可以接触第一有源图案104a的上表面。位线结构164的底表面的第二部分可以接触通过蚀刻第三缓冲绝缘层134而形成的第三缓冲绝缘层图案134a的上表面。

如所示出的，位线结构164可以不包括碳注入层图案。因此，可以不因多晶硅结构146a上的碳注入层图案而增大位线结构164的电阻。碳注入层图案150a可以形成在核芯/外围区域II上的栅极结构168中。因此，可以通过碳注入层图案150a来防止掺杂到第一多晶硅图案138a中的杂质的向上扩散。

此外，位线结构164中包括的第二阻挡层图案158a的厚度可以小于栅极结构168中的包括第一阻挡层图案152a和第二阻挡层图案158a的阻挡结构159的厚度。

参照图21，可以在单元区域I中的位线结构164的侧壁上和核芯/外围区域II中的栅极结构168的侧壁上形成间隔件170。间隔件170可以包括绝缘材料或可以由绝缘材料形成。间隔件170还可以形成在第三缓冲绝缘层图案134a的侧壁上。

在示例实施例中，间隔件170可以由多个间隔件堆叠在其中的间隔件结构形成。在一些示例实施例中，包括在间隔件结构中的间隔件中的一个可以是空气间隔件。短语“空气间隔件”将被理解为包括空气或除空气之外的气体(诸如在制造期间可以存在的其他大气气体或腔室气体)的间隙(例如，袋)。

可以将杂质注入到核芯/外围区域II上的第二有源图案104b的上部，以形成第二杂质区域171。第二杂质区域171可以用作外围晶体管的源极/漏极。

可以形成第一绝缘夹层174以填充间隔件170之间的间隙。此后，可以将第一绝缘夹层174平坦化以暴露位线结构164的上表面和栅极结构168的上表面。第一绝缘夹层174可以包括氧化硅或可以由氧化硅形成。

可以在第一绝缘夹层174和间隔件170上形成第四掩模图案(未示出)。可以使用第四掩模图案作为蚀刻掩模来蚀刻第一绝缘夹层174，以在单元区域I上的第一绝缘夹层174中形成开口。

在示例实施例中，在单元区域I中，第四掩模图案可以在第一方向上延伸。多个第四掩模图案可以在第二方向上彼此间隔开。在这种情况下，可以将开口形成为与掩埋栅极结构128叠置。然后，可以形成绝缘图案(未示出)以填充开口。绝缘图案可以包括例如氮化物(诸如氮化硅)，或者可以由例如氮化物(诸如氮化硅)形成。

可以蚀刻单元区域I上的第一绝缘夹层174，并且可以顺序地蚀刻第二缓冲绝缘层132、第一缓冲绝缘层130及其下方的基底100的表面部分，以形成暴露基底100的表面的第二开口172。在蚀刻工艺中，可以将第一有源图案104a的上部和与第一有源图案104a相邻的隔离层106a的上部一起蚀刻。

参照图22，可以形成第三多晶硅层176以覆盖位线结构164和第一绝缘夹层174，并且第三多晶硅层176可以填充第二开口172。第三多晶硅层176可以包括掺杂有N型杂质或P型杂质的多晶硅，或者可以由掺杂有N型杂质或P型杂质的多晶硅形成。

在填充第二开口172的第三多晶硅层176中可以形成空隙。可以执行热处理以去除第三多晶硅层176中的空隙。热处理可以包括激光退火工艺。

参照图23，可以去除第三多晶硅层176的上部以形成填充第二开口172的下部的下接触插塞176a。在这种情况下，可以完全去除核芯/外围区域II上的第三多晶硅层176。第三多晶硅层176的去除工艺可以包括回蚀工艺。

此后，可以在核芯/外围区域II上的第一绝缘夹层174中形成暴露栅极结构168的相对侧上的有源区域的接触孔178。

可以在位线结构164、下接触插塞176a、接触孔178和第一绝缘夹层174的表面上形成第三阻挡金属层，并且可以在第三阻挡金属层上形成第二金属层。可以将第二金属层形成为具有比位线结构164的上表面高的上表面。

可以蚀刻第二金属层的部分和第三阻挡金属层的部分，以在单元区域I中在下接触插塞176a上形成上接触插塞180。在第二金属层和第三阻挡金属层的蚀刻工艺中，可以在相邻的两个上接触插塞180之间形成第三开口。此外，可以形成布线图案182以填充核芯/外围区域II上的第一绝缘夹层174中的接触孔178。布线图案182可以包括填充接触孔178的接触插塞和在第一绝缘夹层174上的导电图案。

参照图24，可以形成上绝缘图案184以填充第三开口以及布线图案182之间的空间。

可以在单元区域I中在上接触插塞180的上表面上形成电容器190。电容器190可以接触上接触插塞180。

电容器190可以具有其中堆叠有下电极190a、介电层190b和上电极190c的结构。

通过执行以上工艺，可以制造出DRAM器件。

如上所述，可以减少半导体装置的由于位线结构的电阻增大和核芯/外围区域中的晶体管的特性改变而可能发生的可靠性缺陷。因此，半导体装置可以具有高的可靠性。

前文是对示例实施例的说明，并且将不被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解的是，在不实质性地脱离本发明构思的新颖教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有这样的修改意图被包括在如在权利要求中限定的本发明构思的范围内。因此，将理解的是，前文是对各种示例实施例的说明并且将不被解释为局限于所公开的具体示例实施例，对所公开的示例实施例的修改以及其他示例实施例意图被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体装置，所述半导体装置包括：

基底，包括单元区域和核芯/外围区域；

位线结构，设置在单元区域的基底上，并且包括彼此堆叠的多晶硅结构、阻挡图案、金属图案和覆盖图案；以及

栅极结构，设置在核芯/外围区域的基底上，并且包括彼此堆叠的栅极绝缘图案、多晶硅图案、含碳图案、阻挡结构、金属图案和覆盖图案。

2.根据权利要求1所述的半导体装置，

其中，含碳图案包括至少掺杂有碳的多晶硅层。

3.根据权利要求1所述的半导体装置，

其中，含碳图案包括包含碳和氮的多晶硅层。

4.根据权利要求1所述的半导体装置，

其中，位线结构的阻挡图案的厚度小于栅极结构的阻挡结构的厚度。

5.根据权利要求1所述的半导体装置，

其中，位线结构的阻挡图案和栅极结构的阻挡结构包括相同的材料。

6.根据权利要求1所述的半导体装置，

其中，位线结构的阻挡图案和栅极结构的阻挡结构包括Ti、TiN、TaC、TaCN、TaSiN、TaN、WN或掺杂有硅的氮化钛。

7.根据权利要求1所述的半导体装置，

其中，栅极结构的多晶硅图案掺杂有N型杂质或P型杂质。

8.根据权利要求1所述的半导体装置，

其中，位线结构的阻挡图案具有从至的范围中选择的厚度。

9.一种半导体装置，所述半导体装置包括：

基底，包括单元区域和核芯/外围区域；

掩埋栅极结构，设置在位于单元区域的基底处的栅极沟槽中，并且在与基底的上表面平行的第一方向上延伸；

位线结构，设置在掩埋栅极结构和基底上，并且在与第一方向垂直的第二方向上延伸；

接触插塞，接触基底，并且与位线结构间隔开；

电容器，接触接触插塞的上表面；以及

栅极结构，位于核芯/外围区域的基底上，

其中，位线结构包括彼此顺序地堆叠的多晶硅结构、第一阻挡图案、第一金属图案和第一覆盖图案，

其中，栅极结构包括彼此顺序地堆叠的栅极绝缘图案、多晶硅图案、含碳图案、第二阻挡图案、第三阻挡图案、第二金属图案和第二覆盖图案，

其中，栅极结构的第三阻挡图案和位线结构的第一阻挡图案包括相同的材料，

其中，栅极结构的第二金属图案和位线结构的第一金属图案包括相同的材料，并且

其中，栅极结构的第二覆盖图案和位线结构的第一覆盖图案包括相同的材料。

10.根据权利要求9所述的半导体装置，

其中，含碳图案包括包含碳和氮的多晶硅层。

11.根据权利要求9所述的半导体装置，

其中，含碳图案的厚度小于栅极结构的第二阻挡图案的厚度。

12.根据权利要求9所述的半导体装置，

其中，第一阻挡图案、第二阻挡图案和第三阻挡图案包括相同的材料。

13.根据权利要求9所述的半导体装置，

其中，栅极结构的第二阻挡图案和第三阻挡图案形成栅极结构的阻挡结构，并且

其中，栅极结构的阻挡结构的厚度大于位线结构的第一阻挡图案的厚度。

14.根据权利要求9所述的半导体装置，

其中，栅极结构的含碳图案不包括金属，并且

其中，栅极结构的第二阻挡图案和第三阻挡图案包括金属。

15.根据权利要求9所述的半导体装置，

其中，栅极结构的多晶硅图案掺杂有N型杂质或P型杂质。

16.根据权利要求9所述的半导体装置，

其中，位线结构的多晶硅结构的上表面和栅极结构的多晶硅图案的上表面中的每个是平坦的。

17.一种半导体装置，所述半导体装置包括：

基底，被划分为单元区域和核芯/外围区域，其中，基底包括隔离图案和有源图案；

掩埋栅极结构，设置在位于单元区域的基底处的栅极沟槽中，并且在与基底的上表面平行的第一方向上延伸；

缓冲绝缘图案，位于单元区域的基底上；

位线结构，接触缓冲绝缘图案的上表面以及有源图案的在缓冲绝缘图案之间的上表面，其中，位线结构在与基底的上表面平行且与第一方向垂直的第二方向上延伸；

接触插塞，接触有源图案，并且与位线结构间隔开；

电容器，接触接触插塞的上表面；以及

栅极结构，设置在核芯/外围区域的基底上，并且具有比位线结构的线宽大的线宽，

其中，位线结构包括彼此顺序地堆叠的多晶硅结构、阻挡图案、第一金属图案和第一覆盖图案，

其中，栅极结构包括彼此顺序地堆叠的栅极绝缘图案、多晶硅图案、含碳图案、阻挡结构、第二金属图案和第二覆盖图案，

其中，位线结构的第一金属图案和栅极结构的第二金属图案包括相同的材料，并且

其中，位线结构的第一覆盖图案和栅极结构的第二覆盖图案包括相同的材料。

18.根据权利要求17所述的半导体装置，

其中，栅极结构中的阻挡结构的厚度大于位线结构中的阻挡图案的厚度。

19.根据权利要求17所述的半导体装置，

其中，含碳图案包括包含碳和氮的多晶硅层。

20.根据权利要求17所述的半导体装置，

其中，多晶硅图案掺杂有N型杂质或P型杂质。