KR101604040B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR101604040B1
KR101604040B1 KR1020090079317A KR20090079317A KR101604040B1 KR 101604040 B1 KR101604040 B1 KR 101604040B1 KR 1020090079317 A KR1020090079317 A KR 1020090079317A KR 20090079317 A KR20090079317 A KR 20090079317A KR 101604040 B1 KR101604040 B1 KR 101604040B1
Authority
KR
South Korea
Prior art keywords
insulating layer
bit line
region
layer
conductive layer
Prior art date
Application number
KR1020090079317A
Other languages
English (en)
Other versions
KR20110021490A (ko
Inventor
장세명
강민성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090079317A priority Critical patent/KR101604040B1/ko
Priority to US12/656,969 priority patent/US8293644B2/en
Publication of KR20110021490A publication Critical patent/KR20110021490A/ko
Application granted granted Critical
Publication of KR101604040B1 publication Critical patent/KR101604040B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 소자의 비트라인 및 스토리지 노드 콘택을 형성하는 방법이 개시된다. 본 발명의 일 실시예에 따르면, 제 1 및 제 2 영역이 정의된 반도체 기판 상에 절연층을 형성한 후, 상기 절연층을 관통하고 상기 제 1 영역과 전기적으로 연결되는 스토리지 노드 콘택이 형성된다. 상기 절연층을 관통하고 상기 제 2 영역과 전기적으로 연결되는 도전층이 상기 절연층과 상기 스토리지 노드 콘택 상에 형성된다. 그 후, 상기 도전층의 상부, 상기 절연층의 상부 및 상기 스토리지 노드 콘택의 상부를 제거하여 상기 스토리지 노드 콘택과 상기 도전층을 전기적으로 분리시킴으로써 상기 도전층의 잔존 부분인 비트라인을 형성한다. 비트라인 옆에 스페이서를 형성하지 않고도 비트라인과 스토리지 노드 콘택의 브릿지 특성을 개선할 수 있으며, 비트라인의 로딩 커패시턴스를 낮출 수 있다.
반도체, 메모리, 비트라인, 스토리지 노드 콘택, 비트라인 콘택, COB(Capacitor Over Bit line)

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing semiconductor memory devices}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것이다. 더욱 상세하게는, 반도체 메모리 소자의 비트라인 및 스토리지 노드 콘택을 형성하는 방법에 관한 것이다.
마이크로 프로세서의 기능이 점점 강력해지고 이의 소프트웨어 프로그램도 점점 복잡해짐에 따라, 이에 상응하여 큰 용량을 갖는 DRAM에 대한 필요가 증가하고 있다. DRAM의 집적도가 증가함에 따라서, DRAM의 커패시터의 크기는 감소해야만 한다. 커패시터의 커패시턴스를 유지하기 위해서 커패시터의 표면 면적은 증가되어야 한다. 그에 따라서 스택형 커패시터가 개발되었다.
스택형 커패시터들 중 한가지 타입인 COB(capacitor over bit line)의 경우, DRAM의 집적도가 증가함에 따라서, 스토리지 노드 콘택과 비트라인 간의 오버레이 마진(overlay margin)은 점점 감소된다. 이것은 스토리지 노드 콘택과 비트라인을 형성하는데 어려움을 주고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 비트라인과 스토리지 노드 콘택의 브릿지 특성을 개선하고 비트라인의 로딩 캐패시턴스를 감소시킬 수 있으며, 전체 높이를 낮출 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자의 제조 방법은, 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 2 영역 상에 상기 제 1 절연층을 관통하는 비트라인 콘택을 형성하는 단계; 상기 제 1 절연층 및 상기 비트라인 콘택 상에 제 2 절연층을 형성하는 단계; 상기 제 1 영역이 노출되도록 상기 제 2 절연층 및 제 1 절연층을 패터닝하는 단계; 상기 제 1 영역 및 상기 제 2 절연층 상에 제 1 도전층을 증착하는 단계; 상기 제 2 절연층이 노출되도록 상기 제 1 도전층의 상부를 제거하여, 상기 제 1 영역과 전기적으로 연결되는 스토리지 노드 콘택을 형성하는 단계; 상기 비트라인 콘택이 노출되도록 상기 제 2 절연층을 패터닝하는 단계; 상기 비트라인 콘택, 상기 스토리지 노드 콘택 및 상기 제 2 절연층 상에 제 2 도전층을 증착하는 단계; 및 상기 스토리지 노드 콘택 및 상기 제 2 절연층이 노출되도록 상기 제 2 도전층의 상부를 제거하여, 상기 비트라인 콘택을 통해서 상기 제 2 영역과 전기적으로 연결되는 비트라인을 형성하는 단계;를 포함한다.
상기 반도체 메모리 소자의 제조 방법의 일 예에 따르면, 상기 반도체 기판은, 상기 제 1 영역과 상기 제 2 영역이 정의된 활성 영역; 상기 활성 영역을 정의하는 소자 분리막; 및 상기 활성 영역과 상기 소자 분리막 안으로 리세스되어 형성되며, 상기 제 1 영역과 상기 제 2 영역 사이를 통과하는 게이트 라인;을 포함할 수 있다.
상기 반도체 메모리 소자의 제조 방법의 다른 예에 따르면, 상기 반도체 기판은, 제 1 불순물 영역과 제 2 불순물 영역이 정의된 활성 영역; 상기 활성 영역을 정의하는 소자 분리막; 상기 활성 영역과 상기 소자 분리막 상에 형성되며, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이를 통과하는 게이트 라인; 상기 활성 영역, 상기 소자 분리막 및 상기 게이트 라인 상에 형성된 하부 절연층; 및 상기 하부 절연층을 관통하며, 상기 제 1 및 상기 제 2 불순물 영역과 각각 전기적으로 연결되는 제 1 및 제 2 자기 정렬 콘택;을 포함할 수 있으며, 상기 제 1 및 상기 제 2 영역은 각각 상기 제 1 및 상기 제 2 자기 정렬 콘택의 상부일 수 있다.
상기 반도체 메모리 소자의 제조 방법의 또 다른 예에 따르면, 상기 비트라인 콘택을 노출시키기 위한 상기 제 2 절연층의 패터닝 시에, 상기 스토리지 노드 콘택이 마스크로 이용될 수 있다.
상기 반도체 메모리 소자의 제조 방법의 또 다른 예에 따르면, 상기 제 1 영역을 노출시키기 위한 상기 제 2 절연층 및 상기 제 1 절연층의 패터닝 시, 상기 스토리지 노드 콘택의 상부 단면이 하부 단면보다 크도록, 상기 제 2 절연층 및 상기 제 1 절연층은 경사 식각될 수 있으며, 상기 비트라인 콘택을 노출시키기 위한 상기 제 2 절연층의 패터닝 시, 상기 비트라인의 상부 단면이 하부 단면보다 크도록, 상기 제 2 절연층은 경사 식각될 수 있다.
상기 반도체 메모리 소자의 제조 방법의 또 다른 예에 따르면, 상기 제 2 도전층의 상부는 화학기계적 연마(chemical mechanical polishing)를 통해 제거될 수 있다. 또한, 상기 스토리지 노드 콘택과 상기 제 2 도전층의 잔존 부분이 전기적으로 분리될 때까지, 상기 제 2 도전층의 상부뿐만 아니라, 상기 스토리지 노드 콘택의 상부와 상기 제 2 절연층의 상부도 화학기계적 연마를 통해 제거될 수 있다.
상기 반도체 메모리 소자의 제조 방법의 또 다른 예에 따르면, 상기 제 2 절연층, 상기 비트라인 및 상기 스토리지 노드 콘택 상에 제 3 절연층을 형성하는 단계; 및 상기 스토리지 노드 콘택 상에만 상기 제 3 절연층을 관통하는 랜딩 플러그(landing plug)를 형성하는 단계;를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 반도체 메모리 소자의 제조 방법은, 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 2 영역 상에 상기 제 1 절연층을 관통하는 비트라인 콘택을 형성하는 단계; 상기 제 1 절연층 및 상기 비트라인 콘택 상에 제 2 절연층을 형성하는 단계; 상기 제 1 영역이 노출되도록 상기 제 2 절연층 및 제 1 절연층을 패터닝하는 단계; 상기 제 1 영역 및 상기 제 2 절연층 상에 제 1 도전층을 증착하는 단계; 상기 비트라인 콘택이 노출되도록 상기 제 1 도전층 및 상기 제 2 절연층을 패터닝하는 단계; 상기 비트라인 콘택 및 상기 제 1 도전층 상에 제 2 도전층을 증착하는 단계; 및 상기 제 2 절연층이 노출되도록 상기 제 2 도전층의 상부 및 상기 제 1 도전층의 상부를 제거하여, 상기 제 1 영역과 전기적으로 연결되며 상기 제 1 도전층의 잔존 부분인 스토리지 노드 콘택, 및 상기 비트라인 콘택을 통해서 상기 제 2 영역과 전기적으로 연결되며 상기 제 2 도전층의 잔존 부분인 비트라인을 형성하는 단계;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 메모리 소자의 제조 방법은, 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 관통하여 상기 제 1 영역과 전기적으로 연결되는 스토리지 노드 콘택을 형성하는 단계; 상기 절연층을 관통하여 상기 제 2 영역과 전기적으로 연결되는 도전층을 상기 절연층 및 상기 스토리지 노드 콘택 상에 증착하는 단계; 및 상기 스토리지 노드 콘택과 상기 도전층이 전기적으로 분리될 때까지, 상기 도전층, 상기 절연층의 상부 및 상기 스토리지 노드 콘택의 상부를 과제거함으로써, 상기 도전층의 잔존 부분인 비트라인을 형성하는 단계;를 포함한다.
본 발명의 일 측면에 따른 반도체 메모리 소자 방법은, 비트라인 옆에 스페이서를 형성하지 않고도 비트라인과 스토리지 노드 콘택의 브릿지 특성을 개선할 수 있다. 또한, 비트라인 옆에 스페이서를 형성하지 않음으로써 비트라인의 로딩 커패시턴스를 낮출 수 있다. 또한, 반도체 메모리 소자의 전체 높이를 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자의 평면도를 예시적으로 도시한다. 도 1b는 도 1a의 A-A'을 따라 절취한 단면도를 예시적으로 도시한다.
도 1a 내지 도 1b를 참조하면, 활성 영역(Act)들을 정의하는 소자 분리막(102)이 반도체층(100)에 제공된다. 적어도 하나의 불순물 영역(104)들이 활성 영역(Act)에 배치된다. 또한, 본 기술분야에 잘 알려진 바와 같이, 게이트 절연막 및 게이트 전극을 포함하는 게이트 라인(G)이 활성 영역(Act) 및 소자 분리막(102) 상에 제공된다. 본 실시예에서는, 하나의 활성 영역(Act) 상에, 1개의 드레인 영 역(104a) 및 2개의 소스 영역(104b)을 포함하는 3개의 불순물 영역들(104) 및 2개의 게이트 라인들(G)이 예시적으로 개시된다. 하지만 다른 개수의 불순물 영역(104) 및 게이트 라인(G)이 하나의 활성 영역(Act) 상에 제공될 수도 있다.
제 1 절연층(120) 및 제 2 절연층(130)이 소자 분리막들(102) 및 불순물 영역들(104)을 포함하는 활성 영역(Act) 상에 배치된다. 제 1 절연층(120)을 관통하여 드레인 영역(104a)와 전기적으로 연결되는 비트라인 콘택(124)이 배치된다. 비트라인 콘택(124)의 측벽에는 스페이서(122)가 제공될 수 있다. 비트라인 콘택(124)의 상부와 전기적으로 연결되는 적어도 하나의 비트라인(146)들은 비트라인 콘택(124) 상에 그리고 제 1 절연층(120)의 일부 상에 배치된다. 제 1 절연층(120) 및 제 2 절연층(130)을 관통하여 소스 영역(104b)와 전기적으로 연결되는 적어도 하나의 스토리지 노드 콘택(138)들이 배치된다. 스토리지 노드 콘택(138)의 측벽 및 바닥에 배리어 금속층(134)이 배치될 수 있다. 스토리지 노드 콘택(138)을 노출시키는 제 3 절연층(150)이 제 2 절연층(130), 비트라인(146) 및 스토리지 노드 콘택(138) 상에 배치될 수 있다. 도 1b에 도시된 것은 아니지만, 스토리지 노드 콘택(138) 상에 랜딩 플러그(미 도시)가 제공될 수 있다. 또한, 상기 랜딩 플러그 상에 스토리지 전극을 포함하는 커패시터(미 도시)가 제공될 수 있다.
도 1a에 도시된 바와 같이, 활성 영역(Act)들은 비트라인(BL)들에 대해 소정 각도로 기울어지면서 교차하도록 배치될 수 있다. 또한, 활성 영역(Act)들은 서로 어긋나도록 배치될 수 있다. 일 방향으로 연장하는 비트라인(BL)들은 적어도 하나의 활성 영역(Act)들의 드레인 영역(104a) 상에 형성된 비트라인 콘택(BLC)들과 교 차하도록 배치될 수 있다. 게이트 라인(G)들은 비트라인(BL)들과 대략 수직으로 교차하도록 배치될 수 있다. 게이트 라인(G)들은 활성 영역(Act)의 소스 영역(104b)과 드레인 영역(104a) 사이를 지나도록 배치될 수 있다. 도시된 바와 같이, 2개의 스토리지 노드 콘택(SNC)들은 비트라인 콘택(BLC)의 양쪽에 위치하는 활성 영역(Act)의 소스 영역(104b) 상에 배치될 수 있다. 스토리지 노드 콘택(SNC)은 게이트 라인(G) 및 비트라인(BL)과 교차하지 않아야 한다. 도 1a 및 도 1b의 배치는 본 발명을 용이하게 이해시키기 위한 것으로 본 발명이 도 1a 및 도 1b의 배치로 한정되지 않는다. 또한, 도 1의 비트라인(BL), 비트라인 콘택(BLC) 및 스토리지 노드 콘택(SNC)은 각각 도 1b에서 비트라인(146), 비트라인 콘택(124) 및 스토리지 노드 콘택(138)으로 표시된다.
도 1c 및 1d는 게이트 라인(G)이 도시되도록 도 1a의 B-B'을 따라 절취한 예시적인 단면도들이다. 도 1c 및 1d의 제 1 절연층(120) 윗부분은 도 1b의 제 1 절연층(120)의 윗부분과 실질적으로 동일하므로 이에 대한 설명은 생략하고, 제 1 절연층(120)의 아랫부분에 대해서만 설명한다. 본 명세서에서 제 1 절연층(120)의 아랫부분을 반도체 기판이라고 지칭한다. 도 1a의 게이트 라인(G)은 도 1c 및 1d에서 각각 게이트 라인(108) 및 게이트 라인(118)으로 표시된다.
도 1c에 도시된 바와 같이, 게이트 라인(108)은 소스 영역(104b)과 드레인 영역(104b) 사이에서 반도체층(100) 안으로 리세스되는 형태를 가질 수 있다. 게이트 라인(108)은 게이트 절연층(106) 및 게이트 전극층(107)을 포함한다. 게이트 라인(108)을 포함하는 반도체 기판은 예컨대 다음의 공정을 통해 만들어질 수 있 다.
반도체층(100)의 활성영역(Act)을 정의하는 소자 분리막(102)이 형성된다. 반도체 층(100)은 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함하는 기판, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 소자 분리막(102)은 소자의 속도 및 집적도의 향상을 위하여 얕은 트렌치형 소자분리영역(shallow trench isolation, STI)일 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다.
소자 분리막(102)에 의해 한정되는 활성영역(Act) 내에 리세스 채널을 형성하기 위한 트렌치(105)를 형성한다. 활성영역(Act) 내에 다수의 트렌치(105)들이 형성될 수 있다. 트렌치들(105)을 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각일 수 있다.
트렌치(105)의 측면과 바닥 상에 게이트 절연층(106)을 형성한다. 게이트 절연층(106)은, 예컨대 실리콘 산화층과 실리콘 질화층의 이중 구조를 가지는 복합층일 수 있으며, 표면이 질화 처리된 실리콘 산화층일 수 있다. 게이트 절연층(106)은, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 디지털 CVD(Digital CVD), 펄스 CVD(Pulsed CVD), 원자층 증착법(atomic layer deposition, ALD) 또는 스퍼터링과 같은 다양한 방법에 의하여 형성될 수 있다.
게이트 절연층(106)의 표면 상에 게이트 전극층(107)을 형성한다. 게이트 전극층(107)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 게이트 전극층(107)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 게이트 전극층(107)은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 실리사이드는, 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 또는 탄탈 실리사이드(TaSix)를 포함할 수 있다.
선택적으로, 트렌치(105) 내의 게이트 절연층(106) 및 게이트 전극층(107)을 부분 식각 등의 방법에 의하여 트렌치(105) 내로 리세스 시킬 수 있다. 이어서, 상기 리세스된 영역 내의 게이트 절연층(106) 및 게이트 전극층(107) 상에 캡핑층(미 도시)을 형성할 수 있다. 캡핑층은, 예컨대 화학기상 증착법(CVD)을 이용하여 형성할 수 있다. 캡핑층은 리세스된 영역을 충진하며, 반도체층(100) 표면보다 돌출되지 않을 수 있다. 캡핑층은 절연물, 예를 들어 실리콘 산화물 또는 실리콘 질 화물 포함할 수 있다.
사진식각공정을 이용하여 불순물 영역(104a 또는 104b)이 형성될 영역들을 각각 노출시킨 후, 각각 n형 또는 p형 불순물을 이온 주입함으로써, 활성 영역(Act) 상에 불순물 영역(104a, 104b)을 형성할 수 있다.
도 1d에 도시된 바와 같이, 게이트 라인(118)은 소스 영역(104b)과 드레인 영역(104b) 사이에서 반도체층(100) 위로 돌출되는 형태를 가질 수 있다. 게이트 라인(118)은 게이트 절연층(114) 및 게이트 전극층(115)을 포함하며, 예컨대 캡핑층(116) 및 스페이서(117)을 더 포함할 수 있다. 게이트 라인(118)을 포함하는 반도체 기판은 예컨대 다음의 공정을 통해 만들어질 수 있다. 도 1c를 참조로 설명한 내용과 중복되는 부분은 생략하거나 간략히 설명한다.
소자 분리막(102)이 형성된 반도체층(100) 상에, 예컨대 열산화법을 이용하여 하부 실리콘 산화물층(114)을 형성한다. 실리콘 산화물층이 형성된 반도체층(100)의 전면에, 예컨대 도전성 불순물을 포함하는 폴리실리콘층(115)을 형성한다. 폴리실리콘층이 형성된 반도체층(100)의 전면에, 예컨대 상부 실리콘 산화물층(116)을 형성한다. 다음, 포토리소그래피 공정 및 식각 공정을 이용하여, 하부 실리콘 산화물층, 폴리실리콘층 및 상부 실리콘 산화물층을 패터닝하여, 게이트 절연층(114), 게이트 전극층(115) 및 캡핑층(116)을 형성한다. 그 후, 반도체층(100)의 전면에, 예컨대 소정 두께의 실리콘 질화물층(미 도시)을 형성하고, 비등방성 식각 특성이 우수한 건식식각방법을 이용하여, 소스/드레인 영역(104a, 104b)이 노출되도록 상기 실리콘 질화물층을 제거하여, 게이트 절연층(114), 게이 트 전극층(115) 및 캡핑층(116)의 측벽에 스페이서(70)를 형성한다. 그 후, 게이트 라인(118), 특히 스페이서(70)를 이온주입 마스크로 사용하는 자기 정렬 방법을 이용하여, 불순물 영역(104a, 104b)이 형성될 영역에 p형 또는 n형 도전성 불순물을 이온주입하여, 불순물 영역(104a, 104b)을 형성한다. 그 후, 예컨대 실리콘 산화물로 이루어진 하부 절연층(110)을 반도체층(100)의 전면에 예컨대 화학기상 증착법(CVD)을 이용하여 형성한다. 게이트 라인(118)을 마스크로 이용하는 자기 정렬 방법을 이용하여, 하부 절연층(110)을 패터닝하여, 소스/드레인 영역들(104a, 104b)을 노출시키는 개구부를 형성한다. 상기 개구부를 예컨대 폴리실리콘과 같은 도전성 물질로 매립하여, 소스/드레인 영역들(104a, 104b)과 각각 전기적으로 연결되는 자기 정렬 콘택(112)을 형성한다.
도 1c 및 도 1d를 참조로 위에서 설명한 내용은 예시적이며, 본 발명이 위와 같이 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따라서 도 1a 내지 1c에 개시된 반도체 메모리 소자를 제조하기 위한 공정 순서도를 도시한다. 하지만, 본 발명의 일 실시예가 도 1d에 개시된 반도체 메모리 소자에도 적용될 수 있음은 자명할 것이다. 도 3a 내지 3i는 도 2의 공정 순서에 따라 생성되는 도 1a의 A-A'선을 따라 절취된 단면도들이다.
도 2 및 도 3a를 참조하면, 반도체 기판 상에 제 1 절연층(120)이 형성된다(S10). 반도체 기판은 제 1 절연층(120)이 형성되기 전의 구조를 지칭한다. 반도체 기판은 반도체층(100), 소자분리막(102) 및 소스/드레인 영역들(104a, 104b) 을 포함한다. 또한, 반도체 기판은 도 1c에 도시된 바와 같이 반도체층(100) 안으로 리세스된 게이트 라인(108)을 포함할 수 있다. 또한, 반도체 기판은 도 1d에 도시된 바와 같이 반도층(100) 상에 돌출된 게이트 라인(118), 자기 정렬 콘택(112) 및 하부 절연층(110)을 포함할 수 있다. 제 1 절연층(120)은, 예컨대 화학기상 증착법(CVD)을 이용하여 증착된 실리콘 산화물로 이루어질 수 있다.
도 2 및 도 3b를 참조하면, 제 1 절연층(120)을 관통하는 비트라인 콘택(124)이 반도체 기판 상에 형성된다(S20). 비트라인 콘택(124)의 양 측벽에 스페이서(122)가 형성될 수 있다. 비트라인 콘택(124)은 반도체 기판의 드레인 영역(104a)과 전기적으로 연결된다. 비트라인 콘택(124)을 형성하는 과정은 다음과 같다. 예컨대, 포토리소그래피 공정 및 식각 공정을 이용하여, 드레인 영역(104a)을 노출시키는 개구부를 형성할 수 있다. 상기 개구부에 의해 노출되는 드레인 영역(104a) 및 제 1 절연층(120) 상에 예컨대, 소정 두께의 실리콘 질화물층(미 도시)을 증착하여, 상기 개구부의 측면 및 바닥을 덮을 수 있다. 그 후, 예컨대 비등방성 식각 특성이 우수한 건식식각방법을 이용하여, 불순물 영역(104a)이 노출되도록 상기 실리콘 질화물층을 제거함으로써 스페이서(122)를 형성할 수 있다. 그 후, 제 1 절연층(120) 상에 도전 물질(미 도시)을 증착하여 스페이서(122)가 형성된 개구부를 매립할 수 있다. 그 후, 제 1 절연층(120)이 노출되도록, 상기 도전 물질의 상부를 제거함으로써, 비트라인 콘택(124)을 형성할 수 있다. 상기 도전 물질의 상부를 제거하기 위해서, 예컨대 화학기계적 연마(CMP) 공정 또는 에치백 식각 공정이 이용될 수 있다. 비트라인 콘택(124)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 비트라인 콘택(124)은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 실리사이드는, 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 또는 탄탈 실리사이드(TaSix)를 포함할 수 있다.
도 2 및 도 3c를 참조하면, 상기 제 1 절연층(120) 및 비트라인 콘택(124) 상에 제 2 절연층(130)을 형성한다(S30). 제 2 절연층은 예컨대 화학기상 증착법(CVD)을 이용하여 증착된 실리콘 산화막일 수 있다. 제 2 절연층(130) 및 제 1 절연층(120)을 패터닝하여, 소스 영역(104b)을 노출시키는 개구부(132)를 형성한다(S40). 개구부(132)를 형성하기 위해, 포토리소그래피 공정 및 식각 공정이 이용될 수 있다. 식각 공정에 의해 생성된 식각 잔류물을 제거하기 위해 세정 공정을 실시할 수 있다. 세정 공정시 예컨대 HF, BOE(Buffered Oxide Etchant) 등의 세정제를 사용할 수 있다. 세정 공정 동안, 도 3c에 도시된 바와 같이, 개구부(132)의 하부에 비해 개구부(132)의 상부가 넓어질 수 있다. 즉, 개구부(132)의 상부 단면이 개구부(132)의 하부 단면보다 크도록 개구부(132)의 측벽이 경사지게 형성될 수 있다. 개구부(132)의 측벽의 경사를 조절하기 위해서, 세정 공정의 수행 시간 및 세정 공정에 사용되는 상기 세정제의 양을 조절할 수 있다. 또한, 대 안적으로 개구부(132)를 형성하기 위한 식각 공정 후에, 등방성 식각을 추가로 수행하여, 개구부(132)의 상부를 넓힐 수도 있다.
도 2 및 도 3d를 참조하면, 개구부(132)가 형성된 제 2 절연층(130) 및 외부로 노출된 소스 영역(104b) 상에 제 1 도전층(136)을 증착한다(S50). 제 1 도전층(136)은 소스 영역(104b)과 전기적으로 연결된다. 제 1 도전층(136)은 예컨대 화학기상 증착법(CVD)에 의해 증착될 수 있다. 제 1 도전층(136)을 증착하기 전에, 도 3d에 도시된 바와 같이, 배리어 금속 물질(134')이 제 2 절연층(130) 및 소스 영역(104b) 상에 형성될 수 있다. 제 1 도전층(136)은 비트라인 콘택(124)과 동일한 물질로 이루어질 수 있다. 제 1 도전층(136)은 예컨대 텅스텐(W)로 이루어질 수 있다.
도 2 및 도 3e를 참조하면, 제 2 절연층(130)이 노출되도록 제 1 도전층(136)의 상부를 제거하여 스토리지 노드 콘택(138)을 형성한다(S60). 제 1 도전층(136)의 상부는 예컨대 화학기계적 연마(CMP) 공정 또는 에치백 공정을 이용하여 제거될 수 있다. 도 3e에 도시된 바와 같이, 스토리지 노드 콘택(138)의 측면과 바닥에 배리어 금속층(134)이 형성될 수 있다. 배리어 금속층(134)은 예컨대 Ti/TiN을 포함할 수 있다. 배리어 금속층(134)은 스토리지 노드 콘택(138)의 도전 물질이 소스 영역(104b), 및 제 1 및 제 2 절연층(120, 130)으로 확산하는 것을 방지할 수 있다.
도 2 및 도 3f를 참조하면, 제 2 절연층(130)을 패터닝하여, 비트라인 콘택(124)을 노출시키는 개구부(142)를 형성한다(S70). 개구부(142)는 후속 공정에 서 비트라인을 형성하는데 이용되므로, 스토리지 노드 콘택(138)의 측면을 노출시키지 않아야 한다. 개구부(142)를 형성하기 위해, 포토리소그래피 공정 및 식각 공정이 이용될 수 있다. 이 때, 제 2 절연층(130)과 다른 식각비를 갖는 스토리지 노드 콘택(138)은 개구부(142)를 형성하기 위한 식각 공정에서 식각 마스크로 이용될 수 있다. 그 후, 식각 공정에서 생성된 식각 잔류물을 제거하기 위해 세정 공정이 수행될 수 있다. 그 결과, 도 3f에 도시된 바와 같이, 개구부(142)의 상부 폭이 개구부(142)의 하부 폭보다 크도록, 개구부(142)의 측벽은 경사를 가질 수 있다. 따라서 개구부(142)는 기껏해야 스토리지 노드 콘택(138)의 측벽의 최상부만을 노출시킬 것이다. 이에 대해서는 도 4a 내지 4c를 참조로 자세히 설명된다. 또한, 개구부(142)는 비트라인 콘택(124)만을 노출시키는 것이 아니며, 도 1a의 비트라인(BL)이 형성된 위치를 통해 알 수 있듯이, 제 1 절연층(120)의 일부도 노출시킬 수 있음에 주의하여야 한다.
도 2 및 도 3g를 참조하면, 개구부(142)가 형성된 제 2 절연층(130), 및 개구부(142)를 통해 노출되는 비트라인 콘택(124) 상에 제 2 도전층(144)을 증착한다(S80). 제 2 도전층(144)이 증착되면서, 제 2 절연층(130)에 형성된 개구부(142)를 매립한다. 제 2 도전층(144)은 비트라인 콘택(124) 및/또는 스토리지 노드 콘택(138)과 동일한 물질로 이루어질 수 있다. 예컨대 제 2 도전층(144)은 텅스텐(W)으로 이루어질 수 있다. 또한, 제 2 도전층(144)은 예컨대 화학기상 증착법(CVD)을 이용하여 증착될 수 있다. 제 2 도전층(144)은 비트라인 콘택(124)과 전기적으로 연결되며, 따라서 드레인 영역(104)와도 전기적으로 연결된다.
도 2 및 도 3h를 참조하면, 제 2 절연층(130)이 노출되도록 제 2 도전층(144)의 상부를 제거하여, 비트라인(146)을 형성한다(S90). 또한, 스토리지 노드 콘택(138)의 측벽의 상부가 제 2 도전층(144)과 전기적으로 연결될 수 있으므로, 제 2 도전층(144)의 상부뿐만 아니라, 제 2 절연층(130)의 상부 및 스토리지 노드 콘택(138)의 상부를 추가로 제거하여, 스토리지 노드 콘택(138)과 제 2 도전층(144)의 잔존 부분, 즉 비트라인(146)을 전기적으로 분리시킬 수 있다. 제 2 도전층(144)의 상부, 및 제 2 절연층(130)의 상부와 스토리지 노드 콘택(138)의 상부는 화학기계적 연마(CMP)를 통해 제거될 수 있다. 화학기계적 연마(CMP) 공정을 수행함으로써, 반도체 메모리 소자의 전체 높이를 줄일 수 있다.
도 2 및 도 3i를 참조하면, 제 2 절연층(130) 상에 제 3 절연층(150)을 형성한다(S100). 포토리소그래피 공정 및 식각 공정을 이용하여, 제 3 절연층(150)을 패터닝하여, 스토리지 노드 콘택(138)을 노출시키는 개구부를 형성할 수 있다. 그 후, 제 3 절연층(150)의 개구부에 도전 물질을 매립한 후, 평탄화함으로써, 스토리지 노드 콘택(138)과 전기적으로 연결되는 랜딩 플러그(미 도시)가 형성된다(S110). 상기 랜딩 플러그 상에 스토리지, 예컨대 커패시터(미 도시)가 형성될 수 있다. 상기 커패시터는 비트라인 위에 형성되는 COB(Capacitor Over Bit line) 타입으로서, 스토리지 노드 콘택(136)을 통해 반도체 기판의 소스 영역(104b)와 전기적으로 연결되며, 비트라인(146)은 비트라인 콘택(124)을 통해 드레인 영역(104a)와 전기적으로 연결된다.
도 3i를 통해 알 수 있다시피, 비트라인(146)과 스토리지 노드 콘택(138) 사이에, 예컨대 실리콘 산화물로 이루어지는 제 2 절연층(130)만이 존재한다. 비트라인(146)과 스토리지 노드 콘택(138) 사이에, 예컨대 실리콘 질화물로 이루어지는 스페이서가 형성된 경우, 실리콘 산화물에 비해 유전율이 매우 높은 실리콘 질화물로 인하여, 비트라인(146)과 스토로지 노드 콘택(138) 간에 원하지 않는 기생 커패시턴스가 크게 생성될 수 있다. 그러나, 본 발명의 실시예에 따르면, 스페이서 없이도 비트라인(146)과 스토리지 노드 콘택(138) 간의 전기적 절연을 달성할 수 있으므로, 비트라인(146)과 스토로지 노드 콘택(138) 간의 기생 커패시턴스는 상대적으로 작게 생성될 것이다. 따라서 비트라인 로딩 커패시턴스를 감소시킬 수 있다.
도 2 및 도 3a 내지 3i를 통해 상술한 내용은 예시적이며 본 발명이 상기 실시예로 한정되는 것은 아니다.
도 4a 내지 4c는 오정렬(misalignment)이 발생한 경우의 후속 공정을 도시한다. 즉, 오정렬에 의해 도 3f의 개구부(142)가 스토리지 노드 콘택(138)의 측면을 노출시킨 경우를 예시한다.
도 4a를 참조하면, C로 표시된 부분에서 알 수 있듯이, 제 2 도전층(144)은 스토리지 노드 콘택(138)의 측면에서 전기적으로 연결된다. 상술한 바와 같이, 제 2 도전층(144)을 형성하기 위한 개구부(142)를 형성하는 식각 공정에서 스토리지 노드 콘택(138)이 식각 마스크로 사용되고 개구부(142)와 개구부(132)의 측벽이 경사지도록 식각된 경우, 제 2 도전층(144)과 스토리지 노드 콘택(138)의 측면은 상부에서만 전기적으로 연결되도록 제한된다. 도 4a의 단면을 평면도로 도시하는 도 4b를 참조하면, C로 표시된 부분에서, 스토리지 노드 콘택(SNC; 138)은 비트라인(BL)과 단락된다.
도 4c를 참조하면, 제 2 도전층(144)의 상부뿐만 아니라, 제 2 절연층(130)의 상부 및 스토리지 노드 콘택(138)의 상부를 제거함으로써, 제 2 도전층(144)의 잔존 부분, 즉 비트라인(146)과 스토리지 노드 콘택(138)을 전기적으로 분리시킬 수 있다. 따라서 오정렬에도 불구하고, 비트라인(146)과 스토리지 노드 콘택(138) 간의 신뢰성 있는 전기적 절연을 달성할 수 있다. 또한, 비트라인 스페이서 없이도 비트라인(146)과 스토리지 노드 콘택(138) 간의 브릿지 특성을 개선할 수 있다.
도 5는 본 발명의 다른 실시예에 따라서 도 1a 내지 1c에 개시된 반도체 메모리 소자를 제조하기 위한 공정 순서도를 도시한다. 도 6a 내지 6c는 도 5의 공정 순서 중 S70' 단계 내지 S 90' 단계의 단면도들이다.
도 5의 공정 순서도는 S70' 단계 내지 S90' 단계를 제외하고 도 2의 공정 순서 중 S10 단계 내지 S 50 단계, 및 S100 내지 S110 단계는 동일하다. 동일한 단계에 대한 설명은 생략하며, 동일한 구성요소에 대해서도 설명을 생략한다.
우선, 도 3d를 참조하면, 제 2 절연층(130) 및 개구부(132)를 통해 노출되는 소스 영역(104b) 상에 제 1 도전층(136)이 증착된다(S50). 제 1 도전층(136)은 개구부(132)를 매립하며, 소스 영역(104b)와 전기적으로 연결된다. 제 1 도전층(136)의 증착에 앞서, 배리어 금속층(134')이 증착될 수도 있다. 이하에서는 배리어 금속층(134')에 대해서는 자세히 설명하지 않는다.
이어서, 도 5 및 도 6a를 참조하면, 제 1 도전층(136) 및 제 2 절연층을 패 터닝하여 비트라인 콘택(124)을 노출시키는 개구부(142)를 형성한다(S70'). 개구부(142)는 포토리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다. 도 6a의 개구부(142)도 역시 도 3f의 개구부(142)와 같이 측벽이 경사지도록 형성될 수 있다.
도 5 및 도 6b를 참조하면, 제 1 도전층(136), 및 개구부(142)를 통해 노출되는 비트라인 콘택(124) 상에 제 2 도전층(144)을 증착한다(S80'). 제 2 도전층(144)은 개구부(142)를 매립함으로써, 비트라인 콘택(124)와 전기적으로 연결된다.
도 5 및 도 6c를 참조하면, 제 2 도전층(144)의 상부 및 제 1 도전층(136)의 상부를 제거하여 제 2 절연층(130)을 노출시킴으로써, 비트라인(146) 및 스토리지 노드 콘택(138)을 동시에 형성한다(S90'). 제 2 도전층(144)의 상부 및 제 1 도전층(136)의 상부는 화학기계적 연마(CMP) 공정을 통해 제거될 수 있다. 또한, 비트라인(146)과 스토리지 노드 콘택(138)이 전기적으로 분리되는 것을 보장하기 위해서, 제 2 절연층(130)의 상부, 및 비트라인(146)의 상부 및 스토리지 노드 콘택(138)의 상부를 추가로 제거할 수 있다. 따라서, 반도체 메모리 소자의 전체 높이를 낮출 수 있으며, 비트라인(146)과 스토리지 노드 콘택(138)의 전기적 절연을 보장할 수 있다.
도 5의 실시예에 따르면, 제 2 도전층(144)의 상부를 제거할 때 함께 제 1 도전층(136)의 상부를 제거함으로써, 도 2의 실시예과 비교할 때 제 1 도전층(136)의 상부를 제거하는 단계(S60)를 생략할 수 있으며, 그에 따라 공정 시간 및 비용 을 절감할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 본 발명의 다양한 실시예에 따른 반도체 메모리 소자의 평면도를 예시적으로 도시한다.
도 1b는 도 1a의 A-A'을 따라 절취한 단면도를 예시적으로 도시한다.
도 1c 및 1d는 게이트 라인(G)이 도시될 수 있도록 도 1a의 B-B'을 따라 절취한 예시적인 단면도들이다.
도 2는 본 발명의 일 실시예에 따라서 도 1a 내지 1c에 개시된 반도체 메모리 소자를 제조하기 위한 공정 순서도를 도시한다.
도 3a 내지 3i는 도 2의 공정 순서에 따라 생성되는 반도체 메모리 소자의 도 1a의 A-A'선을 따라 절취된 단면도들이다.
도 4a 내지 4c는 오정렬(misalignment)이 발생한 경우의 후속 공정을 설명하기 위한 도면으로서, 반도체 메모리 소자의 도 1a의 A-A'선을 따라 절취된 단면도들이다.
도 5는 본 발명의 다른 실시예에 따라서 도 1a 내지 1c에 개시된 반도체 메모리 소자를 제조하기 위한 공정 순서도를 도시한다.
도 6a 내지 6c는 도 5의 공정 순서 중 S70' 단계 내지 S 90' 단계에 의해 생성된 반도체 메모리 소자의 도 1a의 A-A'선을 따라 절취된 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체층, 102: 소자분리막,
104: 불순물 영역, 104a: 드레인 영역,
104b: 소스 영역, 108, 118: 게이트 라인(G),
110: 하부 절연층, 120: 제 1 절연층,
124: 비트라인 콘택(BLC), 130: 제 2 절연층,
136: 제 1 도전층, 138: 스토리지 노드 콘택,
144: 제 2 도전층, 146: 비트라인(BL),
150: 제 3 절연층

Claims (10)

  1. 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 제 1 절연층을 형성하는 단계;
    상기 제 2 영역 상에 상기 제 1 절연층을 관통하는 비트라인 콘택을 형성하는 단계;
    상기 제 1 절연층 및 상기 비트라인 콘택 상에 제 2 절연층을 형성하는 단계;
    상기 제 1 영역이 노출되도록 상기 제 2 절연층 및 제 1 절연층을 패터닝하는 단계;
    상기 제 1 영역 및 상기 제 2 절연층 상에 제 1 도전층을 증착하는 단계;
    상기 제 2 절연층이 노출되도록 상기 제 1 도전층의 상부를 제거하여, 상기 제 1 영역과 전기적으로 연결되는 스토리지 노드 콘택을 형성하는 단계;
    상기 비트라인 콘택이 노출되도록 상기 제 2 절연층을 패터닝하는 단계;
    상기 비트라인 콘택, 상기 스토리지 노드 콘택 및 상기 제 2 절연층 상에 제 2 도전층을 증착하는 단계; 및
    상기 스토리지 노드 콘택 및 상기 제 2 절연층이 노출되도록 상기 제 2 도전층의 상부를 제거하고, 상기 스토리지 노드 콘택과 상기 제 2 도전층의 잔존 부분이 전기적으로 분리될 때까지 상기 스토리지 노드 콘택의 상부와 상기 제 2 절연층의 상부도 제거하여, 상기 비트라인 콘택을 통해서 상기 제 2 영역과 전기적으로 연결되는 비트라인을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은,
    상기 제 1 영역과 상기 제 2 영역이 정의된 활성 영역;
    상기 활성 영역을 정의하는 소자 분리막; 및
    상기 활성 영역과 상기 소자 분리막 안으로 리세스되어 형성되며, 상기 제 1 영역과 상기 제 2 영역 사이를 통과하는 게이트 라인
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판은,
    제 1 불순물 영역과 제 2 불순물 영역이 정의된 활성 영역;
    상기 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역과 상기 소자 분리막 상에 형성되며, 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이를 통과하는 게이트 라인;
    상기 활성 영역, 상기 소자 분리막 및 상기 게이트 라인 상에 형성된 하부 절연층; 및
    상기 하부 절연층을 관통하며, 상기 제 1 및 상기 제 2 불순물 영역과 각각 전기적으로 연결되는 제 1 및 제 2 자기 정렬 콘택을 포함하며,
    상기 제 1 및 상기 제 2 영역은 각각 상기 제 1 및 상기 제 2 자기 정렬 콘 택의 상부인 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 비트라인 콘택을 노출시키기 위한 상기 제 2 절연층의 패터닝 시에, 상기 스토리지 노드 콘택이 마스크로 이용되는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 영역을 노출시키기 위한 상기 제 2 절연층 및 상기 제 1 절연층의 패터닝 시, 상기 스토리지 노드 콘택의 상부 단면이 하부 단면보다 크도록, 상기 제 2 절연층 및 상기 제 1 절연층은 경사 식각되며,
    상기 비트라인 콘택을 노출시키기 위한 상기 제 2 절연층의 패터닝 시, 상기 비트라인의 상부 단면이 하부 단면보다 크도록, 상기 제 2 절연층은 경사 식각되는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전층의 상부는 화학기계적 연마(chemical mechanical polishing)를 통해 제거되는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 2 절연층, 상기 비트라인 및 상기 스토리지 노드 콘택 상에 제 3 절연층을 형성하는 단계; 및
    상기 스토리지 노드 콘택 상에만 상기 제 3 절연층을 관통하는 랜딩 플러그(landing plug)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  9. 제 1 영역 및 제 2 영역이 정의된 반도체 기판 상에 제 1 절연층을 형성하는 단계;
    상기 제 2 영역 상에 상기 제 1 절연층을 관통하는 비트라인 콘택을 형성하는 단계;
    상기 제 1 절연층 및 상기 비트라인 콘택 상에 제 2 절연층을 형성하는 단계;
    상기 제 1 영역이 노출되도록 상기 제 2 절연층 및 제 1 절연층을 패터닝하는 단계;
    상기 제 1 영역 및 상기 제 2 절연층 상에 제 1 도전층을 증착하는 단계;
    상기 비트라인 콘택이 노출되도록 상기 제 1 도전층 및 상기 제 2 절연층을 패터닝하는 단계;
    상기 비트라인 콘택 및 상기 제 1 도전층 상에 제 2 도전층을 증착하는 단계; 및
    상기 제 2 절연층이 노출되고, 상기 제1 도전층과 상기 제 2 도전층이 전기적으로 분리될 때까지, 상기 제 2 도전층의 상부 및 상기 제 1 도전층의 상부를 제거하여, 상기 제 1 영역과 전기적으로 연결되며 상기 제 1 도전층의 잔존 부분인 스토리지 노드 콘택, 및 상기 비트라인 콘택을 통해서 상기 제 2 영역과 전기적으로 연결되며 상기 제 2 도전층의 잔존 부분인 비트라인을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 형성 방법.
  10. 삭제
KR1020090079317A 2009-08-26 2009-08-26 반도체 메모리 소자의 제조 방법 KR101604040B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090079317A KR101604040B1 (ko) 2009-08-26 2009-08-26 반도체 메모리 소자의 제조 방법
US12/656,969 US8293644B2 (en) 2009-08-26 2010-02-22 Methods of manufacturing a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090079317A KR101604040B1 (ko) 2009-08-26 2009-08-26 반도체 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110021490A KR20110021490A (ko) 2011-03-04
KR101604040B1 true KR101604040B1 (ko) 2016-03-16

Family

ID=43625538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090079317A KR101604040B1 (ko) 2009-08-26 2009-08-26 반도체 메모리 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8293644B2 (ko)
KR (1) KR101604040B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2960700B1 (fr) * 2010-06-01 2012-05-18 Commissariat Energie Atomique Procede de lithographie pour la realisation de reseaux de conducteurs relies par des vias
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130089120A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 미세 패턴들을 포함하는 반도체 소자 제조방법
KR101954330B1 (ko) * 2012-03-27 2019-03-05 에스케이하이닉스 주식회사 반도체 소자, 그 반도체 소자를 갖는 모듈과 시스템 및 그 반도체 소자의 제조 방법
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
TW202308119A (zh) * 2021-04-30 2023-02-16 美商應用材料股份有限公司 利用自對準位元線製程縮放dram之方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178160A (ja) 1996-12-17 1998-06-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW415083B (en) * 1999-03-01 2000-12-11 United Microelectronics Corp Fabrication method for self-aligned storage node of DRAM
US6376380B1 (en) * 2000-08-30 2002-04-23 Micron Technology, Inc. Method of forming memory circuitry and method of forming memory circuitry comprising a buried bit line array of memory cells
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법
KR100468784B1 (ko) * 2003-02-14 2005-01-29 삼성전자주식회사 콘택으로부터 형성된 하드 마스크를 사용하는 다마신과정으로 배선을 형성하는 방법
KR100685677B1 (ko) 2004-09-30 2007-02-23 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100949880B1 (ko) * 2007-10-31 2010-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20110021490A (ko) 2011-03-04
US8293644B2 (en) 2012-10-23
US20110053369A1 (en) 2011-03-03

Similar Documents

Publication Publication Date Title
KR100322218B1 (ko) 반도체 장치 및 그 제조 방법
KR20190037845A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
CN108269805B (zh) 半导体存储装置以及其制作方法
KR101604040B1 (ko) 반도체 메모리 소자의 제조 방법
KR101565797B1 (ko) 콘택 플러그를 포함하는 반도체 장치
US10037996B2 (en) Semiconductor device includes a substrate having conductive contact structures thereon
WO2006011632A2 (en) Semiconductor device including a conductive layer buried in an opening and method of manufacturing the same
TWI803874B (zh) 具有埋入式閘極的半導體裝置
US20150111360A1 (en) Method of manufacturing a semiconductor device
JP2002134506A (ja) 半導体装置
CN111403388A (zh) 半导体器件及其制造方法
US11955487B2 (en) Semiconductor device
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8928073B2 (en) Semiconductor devices including guard ring structures
KR20180068229A (ko) 반도체 장치 및 이의 제조 방법
KR20220036109A (ko) 반도체 장치
JP4639524B2 (ja) 半導体装置の製造方法
CN113437070B (zh) 半导体装置及其形成方法
CN116568026A (zh) 半导体器件
US11805639B2 (en) Semiconductor devices
CN114464621A (zh) 半导体器件
KR20210032906A (ko) 반도체 소자
CN215183962U (zh) 半导体装置
US11980018B2 (en) Semiconductor device and method of fabricating the same
JP2004088105A (ja) スタッド形態のキャッピング層を具備した半導体装置のビットライン及びその形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant