TW202308119A - 利用自對準位元線製程縮放dram之方法 - Google Patents

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Abstract

敘述記憶體裝置及形成記憶體裝置的方法。敘述形成電子裝置的方法，其中間隔物形成圍繞位元線觸點柱體的每一者，間隔物接觸相鄰位元線觸點柱體的間隔物。摻雜層接著磊晶地成長在記憶體堆疊上及位元線形成在記憶體堆疊上。位元線自對準於主動區。

Description

利用自對準位元線製程縮放DRAM之方法
本發明的實施例關於電子裝置及電子裝置製造的領域。更具體地，本發明的實施例提供包括自對準位元線觸點的電子裝置及其形成方法。
積體電路已經進化成在單一晶片上可包括數百萬個電晶體、電容、及電阻的複雜裝置。在積體電路的進化過程中，功能性密度(即，每個晶片面積之互連裝置的數目)大體上已經增加，而幾何尺寸(即，使用製造處理可創造的最小部件(或線段))已經減少。
半導體基板上的積體電路密度已經顯著地增加，而在動態隨機存取記憶體(DRAM)上的最小特徵尺寸(諸如場效電晶體(FET)通道長度及字元線寬度)已經顯著地減少。由於臨界尺寸被降低，蝕刻以形成位元線是更具挑戰性且造成失準及多晶矽串列(poly-silicon string)問題，諸如裙部缺陷(skirt defect)。此外，觸點電阻增加，造成降低驅動電流。
因此，在本領域中有著對於形成自對準且不具有裙部缺陷的位元線觸點的方法的需求。
本發明的一或多個實施例關於形成半導體裝置的方法。在一或多個實施例中，此方法包含：形成複數個位元線觸點柱體，延伸穿過記憶體堆疊，記憶體堆疊包含介電材料與主動區；形成間隔物，圍繞位元線觸點柱體的每一者，間隔物接觸相鄰位元線觸點柱體的間隔物；在主動區上磊晶地成長摻雜層；及在記憶體堆疊上形成位元線，位元線與主動區對準。
本發明的額外實施例關於形成半導體裝置的方法。在一或多個實施例中，此方法包含：形成間隔物，圍繞複數個位元線觸點柱體，此間隔物接觸相鄰位元線觸點柱體的間隔物，複數個位元線觸點柱體延伸穿過記憶體堆疊，此記憶體堆疊包含介電材料與主動區；在此記憶體堆疊上選擇性磊晶地成長摻雜層，此摻雜層以摻雜劑摻雜，此摻雜劑具有濃度在從1x10 20至5x10 21的範圍中；及在此記憶體堆疊上沉積遮罩層、位元線金屬層、及阻障金屬層的一者或多者，及蝕刻以在記憶體堆疊上形成位元線，此位元線對準於此主動區且實質上沒有裙部缺陷。
在說明本發明的數個範例實施例之前，將理解到本發明並不限於在以下說明中所述的架構或處理步驟的細節。本發明能夠為其他的實施例且可被各種方式實踐或執行。
當在本說明書與隨附申請專利範圍中使用，術語「基板」指稱一表面、或表面的一部分，在此表面上進行處理。除非上下文清楚地指明並非如此，本領域的熟習技藝者也將理解到提及一基板僅指稱此基板的一部分。此外，提及在基板上的沉積意指赤裸基板與具有沉積或形成在基板上的一或多個膜或特徵的基板兩者。
在此使用「基板」時，指稱任何基板或形成在基板上的材料表面，在製造處理期間的膜處理在其上執行。例如，其上可執行處理的基板表面包括材料，諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其他材料，諸如金屬、金屬氮化物、金屬合金、及其他導電材料，取決於應用。基板不受限地包括半導體晶圓。基板可暴露至預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火及/或烘烤基板表面。除了直接在基板表面本身上的膜處理之外，在本發明中，揭示的任何膜處理步驟也可執行在形成在基板之上的下方層上，如之後更詳細說明的，及用語「基板表面」意欲包括如上下文所指示的此下方層。因此，例如，當膜/層或部分膜/層已經沉積至基板表面上時，新沉積的膜/層的暴露表面成為基板表面。
在此使用時，用語「動態隨機存取記憶體」或「DRAM」指稱記憶體單元，其藉由在電容器上儲存封包電荷(即，二進制1)或無電荷(即，二進制0)來儲存數據位元。電荷經由存取電晶體被導置(gated)至電容器上及藉由開啟相同電晶體與檢查藉由傾倒在電晶體輸出上的互連線段上的電荷封包所創造的電壓擾動而被感測。因此，單一DRAM單元由一電晶體與一電容器所製成。
提供具有自對準位元線觸點而無裙部缺陷的DRAM裝置及形成自對準位元線觸點的方法。本發明的一或多個實施例有利地解決儘管對於縮減臨界尺寸的需求之失準及多晶矽串列裙部缺陷的問題。在一些實施例中，藉由提供自對準與無多晶矽串列裙部缺陷，位元線觸點的電阻降低。
本發明的一些實施例有利地提供利用圍繞位元線觸點柱體的間隔物的形成，接著磊晶地成長摻雜層以形成自對準位元線的方法。本發明的一或多個實施例大體上提供結構，其包括由薄膜耐火金屬(例如，鎢)所形成可被實施在位元線結構及/或閘極堆疊中的一或多個低電阻特徵。一些實施例包括形成自對準位元線的方法。作為實例，根據本發明的實施例形成的位元線結構可為記憶體型半導體裝置，諸如DRAM型積體電路。
第1圖繪示根據先前技術之記憶體裝置100的剖面視圖。第2圖繪示根據先前技術之記憶體裝置200的頂視圖。通常知識者將認知到繪示在圖式中的膜堆疊是記憶體裝置的範例部分(位元線部分)。參照第1與2圖，先前技術的DRAM裝置100包括記憶體堆疊101，其包含介電材料102與主動區120。複數個位元線觸點柱體115延伸穿過記憶體堆疊101。位元線觸點柱體115包括氮化矽層118與多晶矽層110。在形成位元線124的處理期間，裙部缺陷114形成，及位元線124不對準於主動區120。在位元線124的基底與主動區120之間有著失準116。如第2圖所繪示，在相鄰位元線觸點柱體115之間有著開放區112。不欲為理論所侷限，料想裙部缺陷114造成增加的電阻及降低的驅動電流。
因此，在一或多個實施例中，裝置150被提供為實質上沒有任何裙部缺陷。在此使用時，用語「實質上沒有」意指在位元線觸點的基底上有著小於約5%，包括小於約4%、小於約3%、小於約2%、小於約1%、及小於約0.5%的裙部缺陷。在一些實施例中，沒有裙部缺陷。
在一或多個實施例中，位元線155自對準於主動區170，使得在位元線155的基底與主動區之間實質上沒有失準。
參照第3圖，一或多個實施例的DRAM裝置150包括記憶體堆疊151，其包含介電材料152及主動區170。介電材料152可包含通常知識者所知的任何合適介電材料。在此使用時，用語「介電材料」指稱在電場中可被極化的電氣絕緣體。在一些實施例中，介電材料152包含低k介電質。在一或多個實施例中，介電材料152包含氧化物、碳摻雜氧化物、二氧化矽(SiO 2)、多孔二氧化矽(SiO 2)、二氧化矽(SiO 2)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、碳氧化物、氮化物、氮氧化物、氮碳氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、或有機矽酸鹽玻璃(SiOCH)中的一者或多者。在一或多個實施例中，介電材料不受限地包括爐、CVD、PVD、ALD及旋塗(SoC)沉積膜。在一或多個實施例中，介電材料可暴露至原位或非原位預處理與後處理製程以摻雜、注入、佈植、加熱、凍結、拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤介電質的表面或塊體。除了直接在介電材料本身的表面上的膜處理之外，在一或多個實施例中，所揭示的任何膜處理步驟也可執行在形成在介電材料上的下方層之上，如之後更詳細所說明的，及用語「介電表面」意於包括當上下文所指示的此下方層。因此，例如，在膜/層或部分膜/層已經沉積至介電表面上的地方，新沉積的膜/層的暴露表面成為介電表面。在一或多個特定實施例中，低k介電質可包含一或多種氧化矽(SiO x)、氮化矽(SiN)、及氮碳化矽(SiCN)。
在此使用時，用語「主動區」指稱一材料層，在其中可製造通道、位元線、字元線、或電容器。在一或多個實施例中，主動區170包含矽或摻雜矽的一者或多者。例如，在一或多個實施例中，通道材料選自Si、硫化鉬(MoS 2)、或IGZO(In-Ga-Zn氧化物)的一者或多者及在已經建構主動區材料之後取代空孔。
在一或多個實施例中，複數個位元線155延伸穿過記憶體堆疊151。在此使用時，用語「位元線」指稱為電氣導體的材料層。在一或多個實施例中，位元線不受限地包括成長矽。在一或多個實施例中，位元線可暴露至原位或非原位預處理與後處理以融合、凍結、加熱、微波、拋光、蝕刻、還原、氧化、羥基化、退火、UV固化、電子束固化及/或烘烤位元線的塊體或表面。在一或多個實施例中，形成位元線155包含在記憶體堆疊151上沉積遮罩層164、位元線金屬層158、及阻障金屬層156的一者或多者，及蝕刻以形成位元線155。
在一或多個實施例中，遮罩層可包含通常知識者所知的任何合適材料。在一些實施例中，遮罩層包含氮化矽(SiN)、氧化矽(SiO x)、及碳(C)的一者或多者。
在一或多個實施例中，位元線金屬層158可包含通常知識者所知的任何合適材料。在一些實施例中，位元線金屬層158可包含銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鉬(Mo)、鎳(Ni)、釕(Ru)、銀(Ag)、金(Au)、銥(Ir)、或鉑(Pt)的一者或多者。在特定實施例中，位元線金屬層包含鎢(W)、鉬(Mo)、及釕(Ru)的一者或多者。
位元線金屬層158的厚度可變動。在一些實施例中，位元線金屬層158具有厚度在範圍為約100 Å至約300 Å、或在範圍為約120 Å至約250 Å、或在範圍為約140 Å至約200 Å、或在範圍為約160 Å至約180 Å。
位元線金屬層158可藉由通常知識者所知的任何合適技術來沉積。在一些實施例中，位元線金屬層158藉由化學氣相沉積、原子層沉積或物理氣相沉積的一者或多者來沉積。
在一或多個實施例中，阻障金屬層156可包含通常知識者所知的任何合適金屬。在一些實施例中，阻障金屬層156(也稱為導電層)在多晶矽層160之上。阻障金屬層156可為任何合適導電材料。在一些實施例中，阻障金屬層156包含鈦(Ti)、鉭(Ta)、矽化鈦(TiSi)、或矽化鉭(TaSi)的一者或多者。在一些實施例中，阻障金屬層156包含鈦。在一些實施例中，阻障金屬層156基本上由鈦所組成。在一些實施例中，阻障金屬層156包含鉭或基本上由鉭所組成。在一些實施例中，阻障金屬層156包含矽化鈦或基本上由矽化鈦所組成。在一些實施例中，阻障金屬層156包含矽化鉭或基本上由矽化鉭所組成。以此方式使用時，用語「基本上由…所組成」意指主題膜包含在原子基礎上大於或等於約95%、98%、99%或99.9%的所敘明元素或組成。例如，基板上由鈦所組成的阻障金屬層156具有剛沉積之大於或等於約95%、98%、99%或99.5%的鈦的膜。在一或多個實施例中，阻障金屬層156包含鈦(Ti)、鉭(Ta)、及鎢(W)的一者或多者。
遮罩層164形成在位元線金屬層158之上。遮罩層164可藉由通常知識者所知的任何合適技術來沉積。在一些實施例中，遮罩層164藉由化學氣相沉積或原子層沉積的一者或多者來沉積。
在一些實施例中，遮罩層164包含氮化矽、碳氮化矽或碳化矽的一者或多者。在一些實施例中，遮罩層164基本上由氮化矽所組成。在一些實施例中，遮罩層164基本上由碳氮化矽所組成。在一些實施例中，遮罩層164基本上由碳化矽所組成。
遮罩層164的厚度可變動。在一些實施例中，遮罩層164具有厚度在範圍為約30 Å至約50 Å。
遮罩層164的沉積溫度可被控制以例如保存被形成的裝置的熱預算。在一些實施例中，遮罩層164形成在溫度為小於或等於約500 °C、或約450 °C、或約400 °C、或約350 °C、或約300 °C。在一些實施例中，遮罩層164形成在溫度於範圍為約350 °C至約550 °C、或於範圍為約400 °C至約500 °C。
參照第3圖，位元線155包括氮化矽層158與多晶矽層160。在形成位元線155的處理期間，沒有裙部缺陷形成，及位元線155自對準於主動區170。在位元線155的基底與主動區170之間沒有失準。
參照第4與9圖，記憶體裝置150的形成包含在操作310之在記憶體堆疊上形成位元線觸點柱體155。位元線觸點柱體155包含多晶矽(多晶Si)層160與氮化矽層158的一者或多者。間隙157存在於相鄰位元線觸點柱體155之間顯露出開放空間162。
參照第5與9圖，在操作312，間隔物180形成圍繞位元線觸點柱體155的每一者。在一或多個實施例中，間隔物180接觸相鄰位元線觸點柱體155的間隔物180。因此，在一或多個實施例中，間隔物180消除相鄰位元線觸點柱體155之間的間隙157。
間隔物180可包含通常知識者所知的任何合適材料。在一或多個實施例中，間隔物180包含氮化矽(SiN)與碳氮化矽(SiCN)的一者或多者。在特定實施例中，間隔物180包含氮化矽(SiN)。
參照第6A、6B、6C、及9圖，在操作330，摻雜層210磊晶地成長在記憶體堆疊之上。摻雜層210成長圍繞位元線觸點柱體155。在一些實施例中，如第6B圖所繪示，摻雜層210部分地成長，使得摻雜層210不與位元線觸點柱體155的頂表面和間隔物180共平面。參照第6B圖，在一些實施例中，摻雜層210在位元線觸點柱體155的頂表面之下，留下在位元線觸點柱體155的頂表面之上的開口211。在其他實施例中，如第6B圖所繪示，摻雜層210完全地成長，使得摻雜層210與位元線觸點柱體155的頂表面和間隔物180共平面。
在一或多個實施例中，摻雜層210可包含通常知識者所知的任何合適材料。在一或多個實施例中，摻雜層包含以摻雜劑摻雜的選擇性矽。摻雜劑可包含通常知識者所知的任何合適摻雜劑。在一或多個實施例中，摻雜劑選自由磷(P)、砷(As)、及前述物的組合所組成的群組。
在一些實施例中，摻雜層以濃度在範圍從1x10 20至5x10 21的摻雜劑來摻雜。
參照第7A、7B、7C、及9圖，在操作340，藉由在記憶體堆疊上沉積遮罩層、位元線金屬層158、及阻障金屬層156的一者或多者來形成位元線。如第7B圖所繪示，在摻雜層被沉積在低於位元線觸點柱體155的頂表面之實施例中，可沉積位元線金屬層158，使得位元線金屬層158填充開口211。參照第7C圖，在摻雜層與位元線觸點柱體155的頂表面共平面的實施例中，位元線金屬層158沉積在摻雜層210與位元線觸點柱體155的頂表面之上。
參照第8A、8B、8C、及9圖，在操作350，蝕刻記憶體堆疊以形成位元線214。如第8B圖所繪示，在摻雜層被沉積在低於位元線觸點柱體155的頂表面之實施例中，形成位元線214，使得位元線填充開口211。參照第8C圖，在摻雜層與位元線觸點柱體155的頂表面共平面的實施例中，位元線214形成在摻雜層210的頂表面之上，及位元線214的底表面實質上與間隔物180的頂表面共平面。
本發明的額外實施例關於形成記憶體裝置的方法。通常知識者將認知到所說明的方法可形成記憶體裝置的一部分(例如，位元線)，其可為完整記憶體裝置的部分。第9圖繪示用於形成記憶體裝置的範例方法300的處理流程。
在上下文中的用語「一(a)」與「一(an)」與「該」及類似指示語的使用以說明本文(特別是在之後的申請專利範圍的上下文中)所論述的材料與方法會被解釋成覆蓋單數與複數兩者，除非本文另外指示或明顯地與上下文矛盾。本文中的數值範圍的列舉僅意於作為個別地參照落在此範圍內的每個分開數值之節略方法，除非本文另外地指示，則每個分開數值被併入在本說明書中，像是其已在本文中被個別地敘述。本文所述的所有方法可以各種合適順序來執行，除非本文另外指明或者清楚地與上下文矛盾。本文提供的任何及所有的實例或範例語言(例如，「諸如」)的使用僅意於更佳地闡明材料與方法且不施加限制於範圍上，除非另外地聲明。本說明書中沒有語言應被解釋成指示任何未聲明的元件對於實行所揭示的材料與方法是必要的。
貫穿本說明書之參照「一實施例(one embodiment)」、「一些實施例」、「一或多個實施例」或「一實施例(an embodiment)」意指關於此實施例描述的特定特徵、結構、材料、或特性被包括在本發明的至少一實施例中。因此，在貫穿本說明書的各種地方出現諸如「在一或多個實施例中」、「在一些實施例中」、「在一實施例中(in one embodiment)」或「在一實施例中(in an embodiment)」的片語不必然指稱本發明的相同實施例。此外，在一或多個實施例中，特定特徵、結構、材料、或特性可以任何合適方式組合。
雖然在此已參照特定實施例而說明本發明，將理解到這些實施例僅為本發明的原理與應用的例示。在不背離本發明的精神與範疇下，可對本發明進行各種修改與變化，對於本領域的通常知識者是顯而易見。因此，意欲本發明包括落在隨附申請專利範圍及其等效物的範疇內的修改與變動。
100:記憶體裝置 101:記憶體堆疊 102:介電材料 110:多晶矽層 112:開放區 114:裙部缺陷 115:位元線觸點柱體 116:失準 118:氮化矽層 120:主動區 124:位元線 150:記憶體裝置 151:記憶體堆疊 152:介電材料 155:位元線 156:阻障金屬層 157:間隙 158:位元線金屬層 160:多晶矽層 162:開放空間 164:遮罩層 170:主動區 180:間隔物 200:記憶體裝置 201:線段 210:摻雜層 211:開口 214:位元線 300:方法 310,320,330,340,350:操作
藉由參照其中的一些實施例繪示在隨附圖式中的實施例，可獲得簡短總結在上方之本發明的更具體的說明，以此方式可詳細地理解本發明的上述特徵。然而，將注意到隨附圖式僅繪示本發明的典型實施例且因此不被當作限制本發明的範疇，由於本發明可允許其他等效實施例。 本文所述的實施例作為實例而被繪示且不侷限於隨附圖式中的圖示，相同的元件符號在隨附圖式中指示類似元件。
第1圖繪示根據先前技術之DRAM裝置的剖面視圖；
第2圖繪示根據先前技術之DRAM裝置的頂視圖；
第3圖繪示根據一或多個實施例之DRAM裝置的剖面視圖；
第4圖繪示根據一或多個實施例之DRAM裝置的頂視圖；
第5圖繪示根據一或多個實施例之DRAM裝置的頂視圖；
第6A圖繪示根據一或多個實施例之DRAM裝置的頂視圖；
第6B圖繪示根據一或多個實施例之沿著第6A圖的DRAM裝置的線段201的視圖；
第6C圖繪示根據一或多個替代實施例之沿著第6A圖的DRAM裝置的線段201的視圖；
第7A圖繪示根據一或多個實施例之DRAM裝置的頂視圖；
第7B圖繪示根據一或多個實施例之沿著第7A圖的DRAM裝置的線段201的視圖；
第7C圖繪示根據一或多個替代實施例之沿著第7A圖的DRAM裝置的線段201的視圖；
第8A圖繪示根據一或多個實施例之DRAM裝置的頂視圖；
第8B圖繪示根據一或多個實施例之沿著第8A圖的DRAM裝置的線段201的視圖；
第8C圖繪示根據一或多個替代實施例之沿著第8A圖的DRAM裝置的線段201的視圖；及
第9圖繪示根據一或多個實施例之用於形成裝置的方法之處理流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
150:記憶體裝置
151:記憶體堆疊
152:介電材料
155:位元線
156:阻障金屬層
158:位元線金屬層
160:多晶矽層
162:開放空間
164:遮罩層
170:主動區

Claims (20)

  1. 一種形成一半導體裝置的方法，該方法包含以下步驟： 形成複數個位元線觸點柱體，延伸穿過一記憶體堆疊，該記憶體堆疊包含一介電材料與一主動區； 形成一間隔物，圍繞該等位元線觸點柱體的每一者，該間隔物接觸一相鄰位元線觸點柱體的該間隔物； 在該主動區上磊晶地成長一摻雜層；及 在該記憶體堆疊上形成一位元線，該位元線對準於該主動區。
  2. 如請求項1所述之方法，其中該介電材料包含一低k介電質，該低k介電質選自由氧化矽(SiO x)、氮化矽(SiN)、碳氮化矽(SiCN)、及前述物的組合所組成的群組。
  3. 如請求項1所述之方法，其中該複數個位元線觸點柱體包含一氧化矽與一氮化矽層的一者或多者。
  4. 如請求項1所述之方法，其中形成該位元線之步驟包含以下步驟：在該記憶體堆疊上沉積一遮罩層、一位元線金屬層、及一阻障金屬層的一者或多者，及蝕刻以形成該位元線。
  5. 如請求項4所述之方法，其中該遮罩層包含氮化矽(SiN)、氧化矽(SiO x)、及碳(C)的一者或多者。
  6. 如請求項4所述之方法，其中該位元線金屬層包含鎢(W)、鉬(Mo)、及釕(Ru)的一者或多者。
  7. 如請求項4所述之方法，其中該阻障金屬層包含鈦(Ti)、鉭(Ta)、及鎢(W)的一者或多者。
  8. 如請求項1所述之方法，其中該間隔物包含氮化矽(SiN)與碳氮化矽(SiCN)的一者或多者。
  9. 如請求項1所述之方法，其中該摻雜層包含以一摻雜劑摻雜的選擇性矽，該摻雜劑選自由磷(P)、砷(As)、及前述物的組合所組成的群組。
  10. 如請求項9所述之方法，其中該摻雜劑具有一濃度在從1x10 20至5x10 21的一範圍中。
  11. 如請求項1所述之方法，其中該摻雜層與該複數個位元線觸點柱體的一頂表面實質上共平面。
  12. 如請求項1所述之方法，其中該摻雜層低於該複數個位元線觸點柱體的一頂表面。
  13. 如請求項1所述之方法，其中該位元線實質上沒有裙部缺陷。
  14. 一種形成一半導體裝置的方法，該方法包含以下步驟： 形成一間隔物，圍繞複數個位元線觸點柱體，該間隔物接觸一相鄰位元線觸點柱體的該間隔物，該複數個位元線觸點柱體延伸穿過一記憶體堆疊，該記憶體堆疊包含一介電材料與一主動區； 在該記憶體堆疊上選擇性磊晶地成長一摻雜層，該摻雜層以一摻雜劑摻雜，該摻雜劑具有一濃度在從1x10 20至5x10 21的一範圍中；及 在該記憶體堆疊上沉積一遮罩層、一位元線金屬層、及一阻障金屬層的一者或多者，及蝕刻以在該記憶體堆疊上形成一位元線，該位元線對準於該主動區且實質上沒有裙部缺陷。
  15. 如請求項14所述之方法，其中該摻雜層與該複數個位元線觸點柱體的一頂表面實質上共平面。
  16. 如請求項14所述之方法，其中該摻雜層低於該複數個位元線觸點柱體的一頂表面。
  17. 如請求項14所述之方法，其中該介電材料包含一低k介電質，該低k介電質選自由氧化矽(SiO x)、氮化矽(SiN)、碳氮化矽(SiCN)、及前述物的組合所組成的群組。
  18. 如請求項14所述之方法，其中該位元線金屬層包含鎢(W)、鉬(Mo)、及釕(Ru)的一者或多者。
  19. 如請求項14所述之方法，其中該阻障金屬層包含鈦(Ti)、鉭(Ta)、及鎢(W)的一者或多者。
  20. 如請求項14所述之方法，其中該摻雜層包含選擇性矽，及該摻雜劑選自由磷(P)、砷(As)、及前述物的組合所組成的群組。
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