CN116998235A - 利用自对准位线工艺按比例缩小dram的方法 - Google Patents

Abstract

描述存储器装置及形成存储器装置的方法。描述形成电子装置的方法，其中间隔件围绕位线接触柱的每一者而形成，间隔件与相邻位线接触柱的间隔件接触。掺杂层接着外延地生长在存储器堆叠结构上且位线形成在存储器堆叠结构上。位线与主动区自对准。

Description

利用自对准位线工艺按比例缩小DRAM的方法

技术领域

本公开内容的实施方式关于电子装置及电子装置制造的领域。更特别地，本公开内容的实施方式提供包括自对准位线接触的电子装置及形成所述电子装置的方法。

背景技术

集成电路已经进化成在单一芯片上可包括数百万个晶体管、电容器及电阻器的复杂装置。在集成电路的进化过程中，功能性密度(即，每芯片面积的互连装置的数目)已经普遍地增加，而几何尺寸(即，使用制造工艺可创造的最小部件(或线))已经减小。

半导体基板上的集成电路密度已经显著地增加，而在动态随机存取存储器(DRAM)上的最小特征尺寸(诸如场效应晶体管(FET)通道长度及字线宽度)已经显著地减小。由于临界尺寸降低，蚀刻以形成位线是更具挑战性的且造成未对准及多晶硅串(poly-siliconstring)问题，诸如裙部缺陷(skirt defect)。此外，接触电阻增加，造成更低的驱动电流。

因此，在本领域中存在对于形成自对准且不具有裙部缺陷的位线接触的方法的需求。

发明内容

本公开内容的一或多个实施方式针对形成半导体装置的方法。在一或多个实施方式中，此方法包含：形成多个位线接触柱，所述多个位线接触柱延伸穿过存储器堆叠结构(stack)，存储器堆叠结构包含介电材料和主动区；形成间隔件，所述间隔件围绕位线接触柱的每一者，间隔件与相邻位线接触柱的间隔件接触；在主动区上外延地生长掺杂层；及在存储器堆叠结构上形成位线，位线与主动区对准。

本发明的额外实施方式针对形成半导体装置的方法。在一或多个实施方式中，此方法包含：形成间隔件，所述间隔件围绕多个位线接触柱，此间隔件与相邻位线接触柱的间隔件接触，多个位线接触柱延伸穿过存储器堆叠结构，此存储器堆叠结构包含介电材料和主动区；在此存储器堆叠结构上选择性外延地生长掺杂层，此掺杂层掺杂剂带有具有浓度在从1x10²⁰至5x10²¹的范围中的掺杂剂；及在此存储器堆叠结构上沉积掩模层、位线金属层、及阻挡金属层的一者或多者，及蚀刻以在存储器堆叠结构上形成位线，此位线与此主动区对准且大体上没有裙部缺陷。

附图说明

通过参照实施方式(其中的一些实施方式在随图中图示)，可获得在上文简要概述的本公开内容的更具体的说明，以此方式可详细地理解本公开内容的上述特征。然而，将注意到附图仅图示本公开内容的典型实施方式且因此不被当作限制本公开内容的范围，由于本公开内容可允许其他等效实施方式。本文所述的实施方式以实例的方式被图示且不局限于附图中的图，在附图中相同的标记指示类似元件。

图1图示根据现有技术的DRAM装置的剖面图；

图2图示根据现有技术的DRAM装置的俯视图；

图3图示根据一或多个实施方式的DRAM装置的剖面图；

图4图示根据一或多个实施方式的DRAM装置的俯视图；

图5图示根据一或多个实施方式的DRAM装置的俯视图；

图6A图示根据一或多个实施方式的DRAM装置的俯视图；

图6B图示根据一或多个实施方式的沿着图6A的DRAM装置的线201的视图；

图6C图示根据一或多个替代实施方式的沿着图6A的DRAM装置的线201的视图；

图7A图示根据一或多个实施方式的DRAM装置的俯视图；

图7B图示根据一或多个实施方式的沿着图7A的DRAM装置的线201的视图；

图7C图示根据一或多个替代实施方式的沿着图7A的DRAM装置的线201的视图；

图8A图示根据一或多个实施方式的DRAM装置的俯视图；

图8B图示根据一或多个实施方式的沿着图8A的DRAM装置的线201的视图；

图8C图示根据一或多个替代实施方式的沿着图8A的DRAM装置的线201的视图；及

图9图示根据一或多个实施方式的用于形成装置的方法的工艺流程图。

具体实施方式

在说明本公开内容的若干范例实施方式之前，将理解到本公开内容并不限于在以下说明中所述的构造或工艺步骤的细节。本公开内容能够具有其他的实施方式且可以各种方式实践或执行。

当在本说明书与随附的权利要求书中使用时，术语“基板”指的是表面、或表面的部分，工艺作用在此表面或部分上。除非上下文清楚地指明并非如此，本领域技术人员也将理解到提及基板可仅指此基板的一部分。此外，提及在基板上的沉积可意指裸基板和具有沉积或形成在基板上的一或多个膜或特征的基板两者。

在本文中使用时，“基板”指任何基板或形成在基板上的材料表面，在制造工艺期间在所述基板或材料表面上执行膜处理。例如，基板表面(在基板表面上可执行处理)包括材料，诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石、及任何其他材料，诸如金属、金属氮化物、金属合金、及其他导电材料，取决于应用。基板不受限地包括半导体晶片。基板可暴露至预处理工艺以抛光、蚀刻、还原、氧化、羟基化、退火及/或烘烤基板表面。除了直接在基板表面本身上的膜处理之外，在本发明中，公开的任何膜处理步骤也可在形成在基板上的下方层上执行，如之后更详细公开的，并且用语“基板表面”意欲包括如上下文所指示的这样的下方层。因此，例如，在膜/层或部分膜/层已经沉积至基板表面上的情况下，新沉积的膜/层的暴露表面成为基板表面。

如在本文中使用的，用语“动态随机存取存储器”或“DRAM”指称存储器单元，所述存储器单元通过在电容器上储存一包(packet)电荷(即，二进制一)或不储存电荷(即，二进制零)来储存数据位。电荷经由存取晶体管被选通(gated)至电容器上并且通过开启相同晶体管和检查通过倾倒在晶体管输出上的互连线上的电荷包而产生的电压扰动而被感测。因此，单一DRAM单元由一个晶体管和一个电容器制成。

提供具有自对准位线接触而无裙部缺陷的DRAM装置及用于形成自对准位线接触的方法。本公开内容的一或多个实施方式尽管需要缩减临界尺寸仍有利地解决未对准及多晶硅串裙部缺陷的问题。在一些实施方式中，通过提供自对准和无多晶硅串裙部缺陷，位线接触的电阻率降低。

本公开内容的一些实施方式有利地提供采用围绕位线接触柱的间隔件的形成、接着外延地生长掺杂层以形成自对准位线的方法。本公开内容的一或多个实施方式大体上提供结构，所述结构包括由薄膜难熔金属(例如，钨)形成可被实施在位线结构及/或栅极堆叠结构中的一或多个低电阻率特征。一些实施方式包括用于形成自对准位线的方法。作为实例，根据本公开内容的实施方式形成的位线结构可为存储器型半导体装置，诸如DRAM型集成电路。

图1图示根据现有技术的存储器装置100的剖面图。图2图示根据现有技术的存储器装置200的俯视图。技术人员将认知到在图中图示的膜堆叠结构是存储器装置的范例部分(位线部分)。参照图1与图2，现有技术的DRAM装置100包括存储器堆叠结构101，存储器堆叠结构101包含介电材料102和主动区(active region)120。多个位线接触柱115延伸穿过存储器堆叠结构101。位线接触柱115包括氮化硅层118和多晶硅层110。在形成位线124的处理期间，裙部缺陷114形成，并且位线124不与主动区120对准。在位线124的基底与主动区120之间存在未对准116。如图2中所示，在相邻位线接触柱115之间存在开放区112。不欲为理论所局限，料想裙部缺陷114造成增加的电阻及更低的驱动电流。

相应地，在一或多个实施方式中，装置150被提供为大体上没有任何裙部缺陷。在本文中使用时，用语“大体上没有”意指在位线接触的基底上存在小于约5％，包括小于约4％、小于约3％、小于约2％、小于约1％、及小于约0.5％的裙部缺陷。在一些实施方式中，没有裙部缺陷。

在一或多个实施方式中，位线155与主动区170自对准，使得在位线155的基底与主动区之间大体上没有未对准。

参照图3，一或多个实施方式的DRAM装置150包括存储器堆叠结构151，存储器堆叠结构151包含介电材料152及主动区170。介电材料152可包含技术人员所知的任何合适介电材料。在本文中使用时，用语“介电材料”指在电场中可被极化的电气绝缘体。在一些实施方式中，介电材料152包含低k电介质。在一或多个实施方式中，介电材料152包含氧化物、碳掺杂氧化物、二氧化硅(SiO₂)、多孔二氧化硅(SiO₂)、二氧化硅(SiO₂)、氮化硅(SiN)、二氧化硅/氮化硅、碳化物、碳氧化物、氮化物、氮氧化物、氧碳氮化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃、或有机硅酸盐玻璃(SiOCH)中的一者或多者。在一或多个实施方式中，介电材料不受限地包括炉沉积膜、CVD沉积膜、PVD沉积膜、ALD沉积膜及旋涂(SoC)沉积膜。在一或多个实施方式中，介电材料可暴露至原位或异位预处理与后处理工艺以掺杂、灌注(infuse)、注入、加热、冻结、抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束固化及/或烘烤电介质的表面或块体。除了直接在介电材料本身的表面上的膜处理之外，在一或多个实施方式中，所公开的任何膜处理步骤也可在形成在介电材料上的下方层上执行，如之后更详细公开的，并且用语“介电表面”意于包括如上下文所指示的这样的下方层。因此，例如，在膜/层或部分膜/层已经沉积至介电表面上的情况下，新沉积的膜/层的暴露表面成为介电表面。在一或多个特定实施方式中，低k电介质可包含一或多种氧化硅(SiO_x)、氮化硅(SiN)、及碳氮化硅(SiCN)。

在本文中使用时，用语“主动区”指的是材料的层，在其中可制造通道、位线、字线、或电容器。在一或多个实施方式中，主动区170包含硅或掺杂硅的一者或多者。例如，在一或多个实施方式中，通道材料选自Si、硫化钼(MoS₂)、或IGZO(In-Ga-Zn氧化物)的一者或多者并且在已经构建主动区材料之后取代空腔。

在一或多个实施方式中，多个位线155延伸穿过存储器堆叠结构151。在本文中使用时，用语“位线”指的是电气导体的材料的层。在一或多个实施方式中，位线不受限地包括生长硅。在一或多个实施方式中，位线可暴露至原位或异位预处理和后处理工艺以熔融(fuse)、冻结、加热、微波、抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束固化及/或烘烤位线的块体或表面。在一或多个实施方式中，形成位线155包含在存储器堆叠结构151上沉积掩模层164、位线金属层158、及阻挡金属层156的一者或多者，及蚀刻以形成位线155。

在一或多个实施方式中，掩模层可包含技术人员所知的任何合适材料。在一些实施方式中，掩模层包含氮化硅(SiN)、氧化硅(SiO_x)、及碳(C)的一者或多者。

在一或多个实施方式中，位线金属层158可包含技术人员所知的任何合适材料。在一些实施方式中，位线金属层158可包含铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、或铂(Pt)的一者或多者。在特定实施方式中，位线金属层包含钨(W)、钼(Mo)、及钌(Ru)的一者或多者。

位线金属层158的厚度可变动。在一些实施方式中，位线金属层158所具有的厚度在约至约/>的范围中、或在约/>至约/>的范围中、或在约/>至约的范围中、或在约/>至约/>的范围中。

位线金属层158可通过技术人员所知的任何合适技术来沉积。在一些实施方式中，位线金属层158通过化学气相沉积、原子层沉积或物理气相沉积的一者或多者来沉积。

在一或多个实施方式中，阻挡金属层156可包含技术人员所知的任何合适金属。在一些实施方式中，阻挡金属层156(也称为导电层)在多晶硅层160上。阻挡金属层156可为任何合适的导电材料。在一些实施方式中，阻挡金属层156包含钛(Ti)、钽(Ta)、硅化钛(TiSi)、或硅化钽(TaSi)的一者或多者。在一些实施方式中，阻挡金属层156包含钛。在一些实施方式中，阻挡金属层156基本上由钛组成。在一些实施方式中，阻挡金属层156包含钽或基本上由钽组成。在一些实施方式中，阻挡金属层156包含硅化钛或基本上由硅化钛组成。在一些实施方式中，阻挡金属层156包含硅化钽或基本上由硅化钽组成。以此方式使用时，用语“基本上由…所组成”意指主题膜包含在原子基础上大于或等于约95％、98％、99％或99.9％的所陈述元素或组成。例如，基本上由钛组成的阻挡金属层156具有所沉积的大于或等于约95％、98％、99％或99.5％的钛的膜。在一或多个实施方式中，阻挡金属层156包含钛(Ti)、钽(Ta)、及钨(W)的一者或多者。

掩模层164形成在位线金属层158上。掩模层164可通过技术人员所知的任何合适技术来沉积。在一些实施方式中，掩模层164通过化学气相沉积或原子层沉积的一者或多者来沉积。

在一些实施方式中，掩模层164包含氮化硅、碳氮化硅或碳化硅的一者或多者。在一些实施方式中，掩模层164基本上由氮化硅组成。在一些实施方式中，掩模层164基本上由碳氮化硅组成。在一些实施方式中，掩模层164基本上由碳化硅组成。

掩模层164的厚度可变动。在一些实施方式中，掩模层164所具有的厚度在约至约/>的范围中。

掩模层164的沉积温度可被控制以例如维持被形成的装置的热预算。在一些实施方式中，掩模层164在小于或等于约500℃、或约450℃、或约400℃、或约350℃、或约300℃的温度下形成。在一些实施方式中，掩模层164在约350℃至约550℃的范围中、或在约400℃至约500℃的范围中的温度下形成。

参照图3，位线155包括氮化硅层158和多晶硅层160。在形成位线155的处理期间，不形成裙部缺陷，并且位线155与主动区170自对准。在位线155的基底与主动区170之间不存在未对准。

参照图4和图9，存储器装置150的形成包含在操作310处，在存储器堆叠结构上形成位线接触柱155。位线接触柱155包含多晶硅(多晶Si)层160和氮化硅层158的一者或多者。间隙157存在于相邻位线接触柱155之间，显露出开放空间162。

参照图5和图9，在操作312处，间隔件180围绕位线接触柱155的每一者而形成。在一或多个实施方式中，间隔件180与相邻位线接触柱155的间隔件180接触。因此，在一或多个实施方式中，间隔件180消除在相邻位线接触柱155之间的间隙157。

间隔件180可包含技术人员所知的任何合适材料。在一或多个实施方式中，间隔件180包含氮化硅(SiN)和碳氮化硅(SiCN)的一者或多者。在特定实施方式中，间隔件180包含氮化硅(SiN)。

参照图6A、图6B、图6C、及图9，在操作330处，掺杂层210外延地生长在存储器堆叠结构上。掺杂层210围绕位线接触柱155而生长。在一些实施方式中，如图6B中所图示，掺杂层210部分地生长，使得掺杂层210不与位线接触柱155和间隔件180的顶表面共平面。参照图6B，在一些实施方式中，掺杂层210低于位线接触柱155的顶表面，留下在位线接触柱155的顶表面上的开口211。在其他实施方式中，如图6B中所图示的，掺杂层210完全地生长，使得掺杂层210与位线接触柱155和间隔件180的顶表面共平面。

在一或多个实施方式中，掺杂层210可包含技术人员所知的任何合适材料。在一或多个实施方式中，掺杂层包含以掺杂剂掺杂的选择性硅。掺杂剂可包含技术人员所知的任何合适掺杂剂。在一或多个实施方式中，掺杂剂选自由磷(P)、砷(As)、及前述物的组合组成的群组。

在一些实施方式中，掺杂层以在从1x10²⁰至5x10²¹的范围中的浓度用掺杂剂来掺杂。

参照图7A、图7B、图7C、及图9，在操作340处，通过在存储器堆叠结构上沉积掩模层、位线金属层158、及阻挡金属层156的一者或多者来形成位线。如图7B中所图示的，在掺杂层被沉积为低于位线接触柱155的顶表面的实施方式中，可沉积位线金属层158，使得位线金属层158填充开口211。参照图7C，在掺杂层与位线接触柱155的顶表面共平面的实施方式中，位线金属层158沉积在掺杂层210和位线接触柱155的顶表面上。

参照图8A、图8B、图8C、及图9，在操作350处，蚀刻存储器堆叠结构以形成位线214。如图8B中所图示的，在掺杂层被沉积为低于位线接触柱155的顶表面的实施方式中，形成位线214，使得位线填充开口211。参照图8C，在掺杂层与位线接触柱155的顶表面共平面的实施方式中，位线214形成在掺杂层210的顶表面上，并且位线214的底表面大体上与间隔件180的顶表面共平面。

本发明的额外实施方式针对形成存储器装置的方法。技术人员将认知到所说明的方法可形成存储器装置的一部分(例如，位线)，所述部分可以是完整存储器装置的部分。图9图示用于形成存储器装置的范例方法300的工艺流程。

在描述本文所讨论的材料和方法的上下文(尤其是在所附的权利要求书的上下文中)中的用语“一(a；an)”和“所述”及类似指示语的使用应解释成覆盖单数与复数两者，除非本文另外指示或明显地与上下文矛盾。本文中的数值范围的叙述仅意于作为个别地提及落在此范围内的每个单独值的速记方法，除非本文另外地指示，否则每个单独值被并入在本说明书中，如同该单独值在本文中被个别地叙述。本文所述的所有方法可以各种合适顺序来执行，除非本文另外指明或者另外清楚地与上下文矛盾。本文提供的任何及所有的实例或范例语言(例如，“诸如”)的使用仅意于更好地阐明材料和方法，且不对范围施加限制，除非另外地声明。本说明书中的语言不应被解释成指示任何未要求保护的元素对于实行所公开的材料和方法是必要的。

贯穿本说明书对“一个实施方式(one embodiment)”、“一些实施方式”、“一或多个实施方式”或“一实施方式(an embodiment)”的提及意指关于此实施方式描述的特定特征、结构、材料、或特性被包括在本公开内容的至少一个实施方式中。因此，在贯穿本说明书的各种地方出现诸如“在一或多个实施方式中”、“在一些实施方式中”、“在一个实施方式中(in one embodiment)”或“在一实施方式中(in an embodiment)”的短语不必指本公开内容的相同实施方式。此外，在一或多个实施方式中，特定的特征、结构、材料、或特性可以任何合适方式组合。

虽然在本文中已参照特定实施方式而说明本公开内容，将理解到这些实施方式仅为本公开内容的原理与应用的例示。对于本领域技术人员来说，在不背离本公开内容的精神和范围的情况下，显然可对本发明进行各种修改与变化。因此，意欲本公开内容包括在随附的权利要求及权利要求的等效物的范围内的修改与变动。

Claims (20)

1.一种形成半导体装置的方法，所述方法包含以下步骤：

形成多个位线接触柱，所述多个位线接触柱延伸穿过存储器堆叠结构，所述存储器堆叠结构包含介电材料和主动区；

形成间隔件，所述间隔件围绕所述位线接触柱的每一者，所述间隔件与相邻位线接触柱的所述间隔件接触；

在所述主动区上外延地生长掺杂层；及

在所述存储器堆叠结构上形成位线，所述位线与所述主动区对准。

2.如权利要求1所述的方法，其中所述介电材料包含低k电介质，所述低k电介质选自由氧化硅(SiO_x)、氮化硅(SiN)、碳氮化硅(SiCN)、及前述物的组合组成的群组。

3.如权利要求1所述的方法，其中所述多个位线接触柱包含氧化硅和氮化硅层的一者或多者。

4.如权利要求1所述的方法，其中形成所述位线的步骤包含以下步骤：在所述存储器堆叠结构上沉积掩模层、位线金属层、及阻挡金属层的一者或多者，及蚀刻以形成所述位线。

5.如权利要求4所述的方法，其中所述掩模层包含氮化硅(SiN)、氧化硅(SiO_x)、及碳(C)的一者或多者。

6.如权利要求4所述的方法，其中所述位线金属层包含钨(W)、钼(Mo)、及钌(Ru)的一者或多者。

7.如权利要求4所述的方法，其中所述阻挡金属层包含钛(Ti)、钽(Ta)、及钨(W)的一者或多者。

8.如权利要求1所述的方法，其中所述间隔件包含氮化硅(SiN)和碳氮化硅(SiCN)的一者或多者。

9.如权利要求1所述的方法，其中所述掺杂层包含以掺杂剂掺杂的选择性硅，所述掺杂剂选自由磷(P)、砷(As)、及前述物的组合组成的群组。

10.如权利要求9所述的方法，其中所述掺杂剂具有在从1x10²⁰至5x10²¹的范围中的浓度。

11.如权利要求1所述的方法，其中所述掺杂层与所述多个位线接触柱的顶表面大体上共平面。

12.如权利要求1所述的方法，其中所述掺杂层低于所述多个位线接触柱的顶表面。

13.如权利要求1所述的方法，其中所述位线大体上没有裙部缺陷。

14.一种形成半导体装置的方法，所述方法包含以下步骤：

形成间隔件，所述间隔件围绕多个位线接触柱，所述间隔件与相邻位线接触柱的所述间隔件接触，所述多个位线接触柱延伸穿过存储器堆叠结构，所述存储器堆叠结构包含介电材料和主动区；

在所述存储器堆叠结构上选择性外延地生长掺杂层，所述掺杂层以掺杂剂掺杂，所述掺杂剂具有在从1x10²⁰至5x10²¹的范围中的浓度；及

在所述存储器堆叠结构上沉积掩模层、位线金属层、及阻挡金属层的一者或多者，及蚀刻以在所述存储器堆叠结构上形成位线，所述位线与所述主动区对准且大体上没有裙部缺陷。

15.如权利要求14所述的方法，其中所述掺杂层与所述多个位线接触柱的顶表面大体上共平面。

16.如权利要求14所述的方法，其中所述掺杂层低于所述多个位线接触柱的顶表面。

17.如权利要求14所述的方法，其中所述介电材料包含低k电介质，所述低k电介质选自由氧化硅(SiO_x)、氮化硅(SiN)、碳氮化硅(SiCN)、及前述物的组合组成的群组。

18.如权利要求14所述的方法，其中所述位线金属层包含钨(W)、钼(Mo)、及钌(Ru)的一者或多者。

19.如权利要求14所述的方法，其中所述阻挡金属层包含钛(Ti)、钽(Ta)、及钨(W)的一者或多者。

20.如权利要求14所述的方法，其中所述掺杂层包含选择性硅，并且所述掺杂剂选自由磷(P)、砷(As)、及前述物的组合组成的群组。