KR20100007560A - 반도체 소자, 실리콘 단결정 웨이퍼, 및 실리콘 단결정잉곳 - Google Patents

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KR20100007560A
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김명선
이지혜
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Abstract

본 발명은 반도체 소자, 실리콘 단결정 웨이퍼, 및 실리콘 단결정 잉곳을 제공한다. 이 소자는 단결정 실리콘 웨이퍼 상에 형성되는 활성영역을 포함하되, 활성영역의 장축방향은 <0,1,1> 훼밀리 방향이다.
선택적 에피탁시얼 성장, 엘리베이티드 소오소 드레인, 노치, 웨이퍼 회전

Description

반도체 소자, 실리콘 단결정 웨이퍼, 및 실리콘 단결정 잉곳 {SEMICODUCTOR DEVICE, SINGLE CRYSTAL SILICON WAFER, AND SINGLE CRYSTAL SILICON INGOT}
본 발명은 반도체에 관한 것으로, 더 구체적으로 반도체 소자, 단결정 실리콘 웨이퍼, 및 단결정 실리콘 잉곳에 관한 것이다.
MOSFET 소자의 소오스 및 드레인은 게이트 산화막과 오퍼래핑 하는 영역을 포함할 수 있다. 상기 오버래핑 영역(overlapping area)은 확장영역(extention area)이라 불린다. 상기 소오스 및 드레인의 접합 프로파일(junction profile)은 짧은 채널 효과(short channel effect)에 영향을 미친다. 소자의 집적화가 진행됨에 따라, 상기 접합 프로파일은 얕은 접합(shallow junction)을 형성하여야 한다. 상기 소오스 및 드레인의 얕은 접합을 형성하기 위하여 엘리베이티드 소오소 드레인(elevated source drain: ESD) 기술이 사용된다. 상기 ESD 기술은 활성 영역에서 선택적 에피탁시얼 성장(selectively epitaxial growth: SEG)을 통하여 상기 소오스 및 드레인의 높이를 상기 활성 영역의 높이보다 높게 할 수 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 종래의 반도체 장치를 이용하면서도 비정상적인 에피탁시얼 실리콘 성장을 억제할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 일 기술적 과제는 종래의 반도체 장치를 이용하면서도 비정상적인 에피탁시얼 실리콘 성장을 억제할 수 있는 반도체 소자가 형성되는 단결정 실리콘 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 일 기술적 과제는 종래의 반도체 장치를 이용하면서도 비정상적인 에피탁시얼 실리콘 성장을 억제할 수 있는 반도체 소자가 형성될 수 있는 잉곳을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 단결정 기판 상에 형성되는 활성영역을 포함하되, 상기 활성영역의 장축방향은 <0,1,1> 훼밀리 방향인 것을 포함하는 반도체 소자.
본 발명의 일 실시예에 있어서, 상기 <0,1,1> 훼밀리 방향은 <0,1,1>, <0,-1,1>, <0,-1,-1>, <0,1,-1> 방향 중에서 어느 하나일 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성영역은 양단에 배치된 소오스 영역 및 드레인 영역을 포함하고, 상기 소오스 영역 상에 배치된 소오스 엑피탁시얼 실리콘층, 및 상기 드레인 영역 상에 배치된 드레인 엑피탁시얼 실리콘층를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역과 같은 결정 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역에 대칭적으로 성장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 활성영역은 양단에 배치된 소오스 영역 및 중심부에 배치된 드레인 영역을 포함하고, 상기 활성 영역 상에 배치되고 상기 활성영역을 비스듬하게 가로지르는 한 쌍의 워드라인들, 상기 워드라인들에 수직으로 배열된 비트라인, 상기 소오스 영역 상에 배치된 소오스 엑피탁시얼 실리콘층, 및 상기 드레인 영역 상에 배치된 드레인 엑피탁시얼 실리콘층를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역과 같은 결정 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소오스 엑피탁시얼 실리콘층은 상기 활성영역에 대칭적으로 성장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소오스 엑피탁시얼 실리콘층과 전기적으로 연결되는 메모리 셀을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 실리콘 단결정 잉곳은 <0,1,1> 방향에서 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 결정방향 마커가 형성된다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성될 수 있다.
본 발명의 일 실시예에 따른 실리콘 단결정 잉곳은 <0,-1,1> 방향에서 시 계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 된 결정방향 마커가 형성된다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성될 수 있다.
본 발명의 일 실시예에 따른 실리콘 단결정 웨이퍼는 <0,1,1> 방향에서 시계 방향으로 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 결정방향 마커가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 노치(notch) 또는 플랫존(flat zone)일 수 있다.
본 발명의 일 실시예에 따른 실리콘 단결정 웨이퍼는 <0,-1,1> 방향에서 시계 방향으로 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 결정방향 마커가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 결정방향 마커는 노치(notch) 또는 플랫존(flat zone)일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 종래의 반도체 제조 장치를 그대로 이용하면서, <0,1,1> 훼밀리 방향으로 정렬된 활성영역의 장축을 가질 수 있다. 이에 따라, 상기 활성영역에서 성장된 에피탁시얼 실리콘층은 상기 활성영역에 정상적으로 성장하여 이웃한 에피탁시얼 실리콘층 사이의 브리지를 억제할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c는 일반적인 실리콘 단결정 웨이퍼에서 성장하는 선택적 에피탁시얼 성장(SEG)을 설명하는 도면들이다. 도 1a는 (1,0,0) 웨이퍼의 방위를 설명하는 도면이다. 도 1b는 <0,1,1> 방위의 노치(notch)를 가진 실리콘 단결정 웨이퍼에서 대각선 방향의 활성영역을 설명하는 도면이다. 도 1c는 도 1b의 활성영역에서 에피탁시얼 실리콘층의 성장을 설명하는 도면이다.
도 1a를 참조하면, 단결정 실리콘 웨이퍼(10)의 표면은 직각 좌표계(rectangular coordinate)에 밀러(miller) 표시법에 의하여 (1,0,0)면에 배치될 수 있다. 상기 단결정 실리콘 웨이퍼(10)의 표면은 <0,1,1> 방향(또는 방위) 및 <0,1,-1> 방향을 가질 수 있다. 통상적으로, 상기 단결정 실리콘 웨이퍼(10)는 결정 방향을 표시하기 위하여 결정 방향 마커(marker)를 포함할 수 있다. 상기 결정 방향 마커(marker)는 플랫존(flat zone) 또는 노치(notch,30)를 포함할 수 있다. 예를 들어, 상기 노치(30)는 <0,1,1> 방향에 형성될 수 있다. 통상적으로 <0,1,1> 방향에 형성된 노치를 가진 웨이퍼를 <1,1,0> 표준 웨이퍼라고 통칭한다. <0,0,1>방향에 형성된 노치를 가진 웨이퍼를 <1,0,0> 45도 틸티드(tilted) 웨이퍼라고 통칭한다. <1,1,0> 표준 웨이퍼는 <0,1,1> 방향에 노치(30)를 포함하고 있다.
도 1b를 참조하면, 도 1a를 x축을 중심으로 회전시킨 y'z' 평면이 표시된다. 통상적으로, 포토 리소그라피 등의 반도체 공정 장비는 상기 노치(notch)(30)를 기준으로 단결정 실리콘 웨이퍼(10)의 회전 정렬을 한다. x'축 및 y'축은 상기 노치(30)를 기준으로 십자형으로 배치된다. 상기 노치(30)는 단결정 실리콘 웨이퍼(10)의 가장자리에 <0,1,1>방향으로 배치된다. 상기 단결정 실리콘 웨이퍼(10)에 반도체 소자를 형성하기 위하여 활성영역(20)이 배치될 수 있다. 상기 활성 영역(20)은 대각선 방향으로 배치될 수 있다. y'축과 상기 활성영역(20)의 장축 방향 사이의 틸딩 각도(tilting angle, α)는 반도체 소자의 설계상의 문제이다. 상기 틸딩 각도(α)는 5 도 내지 40도의 범위일 수 있다. <1,1,0> 표준 웨이퍼 또는 <1,0,0> 45도 틸티드(tilted) 웨이퍼에서 상기 활성영역(20)의 방향은 <0,1,1> 방향 또는 <0,-1,1> 방향과 평행 또는 반평행 하지 않는다.
도 1c를 참조하면, 상기 활성영역(20)에 에피탁시얼 실리콘층(40)을 성장시킨다. 이 경우, 상기 에피탁시얼 실리콘층(40)은 방향성을 가지고 성장한다. 예를 들어, 상기 에피탁시얼 실리콘층(40)은 <0,1,1> 훼밀리 방향에서 빠른 성장 속도를 가질 수 있다. 상기 <0,1,1> 훼밀리 방향은 <0,1,1>, <0,-1,1>, <0,-1,-1>, 및 <0,1,-1> 방향을 포함할 수 있다. 상기 활성영역(20)의 장축 방향은 상기 <0,1,1> 훼밀리 방향과 일치하지 않는다. 상기 에피탁시얼 실리콘층(40)은 표면 에너지를 최소화하도록 넓은 면적에서 자랄 수 있다. 이에 따라, 상기 활성영역(20) 상에 성장한 상기 에피탁시얼 실리콘층(20)은 절두 사각 뿔 형태를 가질 수 있다. 만약, 상기 활성영역들이 인접하여 서로 배치되면, 상기 에피탁시얼 실리콘층들은 서로 단락 또는 브리지될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실리콘 단결정 웨이퍼를 나타내는 도면들이다. 도 2a는 (1,0,0) 면의 단결정 실리콘 웨이퍼의 노치와 활성영역의 장축 방향을 나타낸다. 도 2b는 노치가 하부에 배치되도록 단결정 실리콘 웨이퍼를 회전시킨 도면이다. 도 2c는 활성영역에서 성장된 에피탁시얼 실리콘층을 설명하는 도면이다.
도 2a를 참조하면, <1,1,0> 표준 웨이퍼의 표준 활성영역(22)은 이점 쇄선으로 표시된다. <1,1,0> 표준 웨이퍼의 표준 노치(32)는 <1,1,0> 방향에 배치될 수 있다. 상기 표준 활성영역(22)은 <0,-1,1> 방향에 대하여 반시계 방향으로 틸딩 각도(α)만큼 회전하여 배치되어 있다. 실선은 회전 활성영역(24)을 나타낸다. 상기 회전 활성영역(24)은 상기 표준 활성영역(22)을 반시계 방향으로 90도-α도 만큼 반시계 방향으로 회전하여 배치된다. 또한, 회전 노치(34)는 상기 표준 노치(32)을 반시계 방향으로 90도-α도 만큼 반시계 방향으로 회전하여 배치된다. 이 에 따라, 상기 회전 활성영역(24)은 <0,1,1> 방향으로 정렬될 수 있다.
도 2b를 참조하면, 도 2a의 상기 단결정 실리콘 웨이퍼(10)를 x축을 중심으로 시계방향으로 90도-α도 회전하여, 상기 회전 노치(34)가 하부에 배치되도록 나타낸 도면이다. 상기 회전 노치(34)는 상기 단결정 실리콘 웨이퍼(10)의 하부에 배치되고, 상기 회전 활성영역(24)은 y''축에 대하여 틸딩 각도(α도)를 가지고 배치되어 있다. 다만, 상기 회전 활성영역(24)은 <0,1,1> 방향으로 정렬되어 있다. 상기 단결정 실리콘 웨이퍼(10)는 <1,1,0> 표준 웨이퍼의 모든 반도체 공정 장치를 수정없이 그대로 사용할 수 있다. 만약, <1,1,0> 표준 웨이퍼에서 활성영역의 장축방향을 <0,1,1> 방향으로 정렬시키면, 후속의 모든 공정의 포토 마스크 공정 및 측정 공정이 변경되어야 한다. 따라서, 본 발명에 따른 상기 단결정 실리콘 웨이퍼(10)는 공정 개발 시간의 단축시킬 수 있다.
도 2c를 참조하면, 상기 회전 활성영역(24)에서 성장된 에피탁시얼 실리콘층(44)이 배치된다. 상기 회전 활성영역(24)의 장축은 <0,1,1> 훼밀리 방향으로 정렬되어 있어, 상기 에피탁시얼 실리콘층(44)은 상기 회전 활성영역(24)에 등방성(isotropy)을 가지고 배치될 수 있다. 상기 에피탁시얼 실리콘층(44)은 특정 방향으로 비정상적 성장을 억제할 수 있다. 상기 에피탁시얼 실리콘층(44)은 SEG기술에 의하여 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 실리콘 단결정 웨이퍼를 나타내는 도면들이다. 도 3a는 (1,0,0) 면의 단결정 실리콘 웨이퍼의 노치와 활성영역의 방향을 나타낸다. 도 3b는 노치가 하부에 배치되도록 단결정 실리콘 웨이퍼 를 회전시킨 도면이다. 도 3c는 활성영역에서 성장된 에피탁시얼 실리콘층을 설명하는 도면이다.
도 3a를 참조하면, 이점쇄선은 <1,1,0> 표준 웨이퍼의 표준 활성영(22)을 나타낸다. <1,1,0> 표준 웨이퍼의 표준 노치(32)는 <1,1,0> 방향에 배치될 수 있다. 상기 표준 활성영역(22)은 <0,-1,1> 방향에 대하여 반시계 방향으로 틸딩 각도(α)만큼 회전하여 배치되어있다. 실선은 회전 활성영역(24)을 나타낸다. 상기 회전 활성영역(24)은 상기 표준 활성영역(22)을 시계 방향으로 α도 만큼 회전하여 배치된다. 또한, 상기 회전 노치(34)는 상기 표준 노치(32)을 시계 방향으로 α도 만큼 회전하여 배치된다. 이에 따라, 상기 회전 활성영역(24)의 장축 방향은 <0,-1,1> 방향으로 정렬된다.
도 3b는 도 3a의 상기 실리콘 단결정 웨이퍼를 x축을 중심으로 반시계 방향으로 α도 회전하여, 상기 회전 노치(34)가 하부에 배치되도록 나타낸 도면이다. 도 3b를 참조하면, 상기 회전 노치(34)는 상기 단결정 실리콘 웨이퍼(10)의 하부에 배치되고, 상기 회전 활성영역(24)은 y''축에 대하여 틸딩 각도(α도)를 가지고 배치되어 있다. 다만, 상기 회전 활성영역(24)은 <0,-1,1> 방향으로 정렬되어 있다. 상기 단결정 실리콘 웨이퍼(10)는 <1,1,0> 표준 웨이퍼의 모든 반도체 공정 장치를 수정없이 그대로 사용할 수 있다. 만약, <1,1,0> 표준 웨이퍼에서 활성영역을 <0,-1,1> 방향으로 정렬시키면, 후속의 모든 공정의 포토 마스크 공정 및 측정 공정이 변경되어야 한다. 따라서, 본 발명에 따른 단결정 실리콘 웨이퍼(10)는 공정 개발 시간의 단축시킬 수 있다.
도 3c를 참조하면, 상기 회전 활성영역(24)에서 성장된 에피탁시얼 실리콘층(44)이 배치된다. 상기 회전 활성영역(24)의 장축 방향은 <0,1,1> 훼밀리 방향과 정렬되어 있어, 상기 에피탁시얼 실리콘층(44)은 상기 회전 활성영역(24) 상에 등방성(isotropy)을 가지고 제공될 수 있다. 상기 에피탁시얼 실리콘층(44)은 상기 회전 활성영역(24)에 비정상적인 실리콘 성장을 억제할 수 있다. 상기 에피탁시얼 실리콘층(44)은 SEG기술에 의하여 형성될 수 있다.
도 4은 본 발명의 실시예들에 따른 잉곳을 설명하는 도면이다.
도 4을 참조하면, 잉곳(80)은 폴리 실리콘을 이용하여 쵸코날스크(Czochralski:CZ) 방법으로 형성될 수 있다. 상기 잉곳(80)은 석영 도가니에서 3족 또는 5족 원소의 불순물이 첨가되어 형성될 수 있다. 상기 폴리 실리콘은 상기 석영 도가니에서 섭씨 1420도 이상으로 가열되어 녹을 수 있다. 상기 폴리실리콘과 상기 불순물은 액상이 된 후, 소정의 결정 방향을 가진 단결정 종자(seed)가 액상의 상기 폴리실리콘 표면에 접촉할 수 있다. 상기 잉곳(80)에서 균일한 불순물의 분포를 얻기 위하여, 상기 석영 도가니와 상기 종자는 서로 반대 방향으로 회전할 수 있다. 상기 종자를 들어올리면, 상기 종자가 성장하여 잉곳이 될 수 있다.
상기 CZ 방법은 실리콘 결정 내의 결함을 최소화시키기 위하여 초반에는 빠른 속도로 상기 종자를 인상(pull up)한다. 이후, 원하는 지름을 얻기 위하여 상기 종자를 다시 느린 속도로 인상한다. 일단 원하는 지름을 얻기 위한 조건이 충족된 후에는 상기 지름을 유지하기 위하여 일정한 인상 속도로 진행한다. 상기 종자가 용융액 위로 인상됨에 따라, 상기 종자와 용융액 표면 사이에는 표면 장력이 발생 할 수 있다. 이에 따라, 얇은 실리콘 막들이 상기 종자 표면으로 지속적으로 달라붙게 되며 동시에 냉각되게 된다. 표면에서 냉각이 되는 동안, 용융액 속의 실리콘 원자들은 상기 종자와 동일한 방향의 결정 방향성을 가질 수 있다.
성장 공정이 끝난 후, 상기 잉곳(80)은 최종 제품의 직경보다 약간 큰 직경으로 표면 그라인딩을 실시하게 되며 이때 결정 방향성을 알 수 있도록 결정 방향 마커를 형성할 수 있다. 상기 결정 방향 마커는 회전 노치(rotated notch,34) 또는 플랫존(flat zone)일 수 있다.
다시, 도 3a를 참조하면, 반도체 소자의 활성영역의 장축방향이 <0,1,1> 훼밀리 방향과 일치하도록, <0,1,1> 방향에서 시계 방향으로 5도 내지 40도의 범위에서 회전하여 상기 잉곳(80)의 외피에 상기 결정방향 마커를 형성할 수 있다. 도 2a를 참조하면, 반도체 소자의 활성영역이 <0,1,1> 훼미리 방위와 일치하도록, <0,-1,1> 방향에서 시계 방향으로 5도 내지 40도의 범위에서 회전하여 상기 잉곳(80)의 외피에 결정 방향 마커를 형성할 수 있다.
상기 잉곳을 절단하여 단결정 실리콘 웨이퍼를 제작할 수 있다. 상기 단결정 실리콘 웨이퍼를 사용하여 SEG공정을 진행하는 경우, 상기 활성 영역은 <0,1,1> 훼미리 방위와 일치하도록 정렬되어, 상기 활성영역에서 성장하는 에피탁시얼 실리콘층은 측면으로의 비정상적인 성장을 억제할 수 있다. 이에 따라, 상기 활성 영역이 조밀하게 배치된 경우, 상기 활성영역과 인접한 활성영역 사이의 브리지(bridge)를 방지할 수 있다.
　　　이어서, 상기 잉곳을 절단하여 절단된 웨이퍼는 테두리를 둥글게 연마하 는 에지 그라인딩(edge grinding) 공정을 거칠 수 있다. 상기 에지 그라인딩(edge grinding) 공정은 남은 웨이퍼 생산 공정과 반도체 소자 제조 공정시, 웨이퍼의 깨짐 현상을 줄일 수 있다. 이어서, 에지 폴리싱(edge polishing) 공정이 진행될 수 있다. 상기 에지 폴리싱(edge polishing) 공정은 전체적인 청정도와 깨짐 현상 방지 능력을 최대 400%까지 향상시킬 수 있다. 이어서, 래핑(lapping) 공정이 진행될 수 있다. 상기 래핑(lapping) 공정은 웨이퍼 앞뒤 표면의 톱니자국(saw mark) 및 디펙트(defect)를 제거하게 됨과 동시에 웨이퍼 두께를 적정수준까지 얇아지도록 연마한다. 동시에, 상기 래핑(lapping) 공정은 상기 절단 공정에서 발생한 응력을 제거하는 역할도 할 수 있다. 이어서, 에칭(etching) 공정이 진행될 수 있다. 상기 에칭(etching) 공정은 염산, 질산,아세트산 등이 혼합된 혼산(Mixed Etchant)을 이용하여 상기 래핑 공정에서 발생한 표면의 미세한 갈라짐이나 결함을 제거할 수 있다. 이어서, 폴리싱(polishing) 공정이 진행될 수 있다. 상기 폴리싱(polishing) 공정은 매우 청정도가 높은 생산라인에서 이루어질 수 있다. 프라임 등급 웨이퍼는 미세한 사이즈의 슬러리(slurry) 또는 연마제를 사용하여 2~3단계의 폴리싱 공정을 거칠 수 있다. 양면 연마 공정을 적용하는 300mm 제품을 제외한 다른 웨이퍼들은 앞면 폴리싱 공정이 실시될 수 있다. 상기 폴리싱 공정을 거친 웨이퍼는 해당 면에 거울 형태의 경면을 가질 수 있다. 반도체 공정에서 반도체 소자는 상기 경면에 형성될 수 있다. 이어서, 세정 공정이 진행될 수 있다. 상기 세정 공정은 표면의 파티클, 금속 오염물 및 잔여물들을 제거할 수 있다. 이어서, 더욱 작은 사이즈의 파티클을 제거하기 위한 백사이드 스크러빙(Backside Scrubbing) 공정이 적용될 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도들이다. 도 5b는 5a의 활성영역 주위의 확대도이다.
도 5a 및 도 5b를 참조하면, 활성영역(26)은 단결정 실리콘 웨이퍼(10)에 형성되고, 상기 활성영역(26)의 장축 방향은 <0,1,1> 훼밀리 방향으로 정렬된다. 상기 활성영역(26)의 장축 방향의 양단에 배치된 소오스 영역(52) 및 중심부에 배치된 드레인 영역(54)을 포함할 수 있다. 한 쌍의 워드라인들(WL)은 상기 활성 영역(26) 상에 배치되고, 상기 활성영역(26)을 비스듬하게 가로지를 수 있다. 비트라인(BL)은 상기 워드라인들(WL)에 수직으로 제공될 수 있다. 소오스 엑피탁시얼 실리콘층(62)은 상기 소오스 영역(52) 상에 제공될 수 있고, 드레인 엑피탁시얼 실리콘층(64)은 상기 드레인 영역(54) 상에 제공될 수 있다. 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 비트라인(BL)과 전기적으로 연결될 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 활성영역(26)과 같은 결정 구조를 가질 수 있다. 상기 드레인 엑피탁시얼 실리콘층(64)은 한 쌍의 워드라인들(WL) 사이에 배치될 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62)은 상기 소오스 영역(52)에 등방성을 가지고 성장될 수 있다. 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 드레인 영역(54)에 등방성을 가지고 성장될 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62)은 메모리 셀(미도시)과 전기적으로 연결될 수 있다. 상기 메모리 셀은 축전기일 수 있다. 상기 메모리 셀은 축전기에 한하지 않고 정보를 저항하는 저항성 메모리 셀일 수 있다. 회전 노치(34)의 방향은 z''축과 평행 또는 반평행할 수 있다.
상기 활성영역(26)은 <0,1,1> 훼밀리 방향으로 정렬될 수 있다. 상기 활성영역(26)은 대각선(diagoanl) 방향으로 배치되고, 서로 인접하게 배치될 수 있다.최소 선폭(F)을 가진 단위 메모리 셀의 면적이 6F2 인 경우, 상기 활성영역(26)은 워드라인(WL)의 진행 방향에 대하여 비스듬하게 연장될 수 있다. 상기 활성영역(26)은 6F2 디자인 규칙에 의하여 배치될 수 있다. 상기 활성영역(26)의 틸딩각도(α)는 상기 비트라인(BL) 방향에 대하여 5도 내지 40도 범위일 수 있다. 상기 회전 노치(34)는 <0,-1,1> 방향에서 시계 방향으로 틸딩각도(α)만큼 회전하여 배치될 수 있다.
상기 활성영역(26)은 y''축 방향으로 일정한 간격을 배열되어 제 1행, 제2 및 제3 행을 이룰 수 있다. 상기 1 행 및 제3 행은 z''축 방향으로 정렬될 수 있다. 상기 제2 행은 제1 행과 오프셋 되어 배치될 수 있다. 상기 활성영역(26)과 이웃한 활성영역 사이의 공간은 소자분리막(미도시)으로 채워질 수 있다.
상기 한 쌍의 워드라인들(WL)은 상기 활성 영역(26) 상에 배치될 수 있다. 상기 워드라인들은 z''축 방향으로 정렬될 수 있다. 상기 워드라인들은 상기 활성영역(26)을 상기 소오스 영역(52) 및 드레인 영역(54)으로 구분할 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62)은 상기 소오스 영역(52) 상에 배치될 수 있다. 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 드레인 영역(54) 상에 배치될 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘 층(64)은 SEG에 의하여 형성될 수 있다. 상기 활성영역(26)은 <0,1,1> 훼밀리 방향으로 정렬되어 있어, 상기 소오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘층(64)은 등방성을 가지고 상기 활성영역의 형태를 따라 성장할 수 있다. 이에 따라, 상기 소오스 엑피탁시얼 실리콘층(62)은 인접한 상기 소오스 엑피탁시얼 실리콘층과 단락되지 않을 수 있다. 상기 드레인 엑피탁시얼 실리콘층(64)은 인접한 상기 소오스 엑피탁시얼 실리콘층과 단락되지 않을 수 있다. 상기 비트라인과 상기 드레인 엑피탁시얼 실리콘층(64)은 비트라인 콘택 플러그(DC)를 통하여 전기적으로 연결될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 워드라인들(WL)의 하부의 활성영역(26)은 리세스될 수 있다. 이에 따라, 채널의 길이가 증가할 수 있다.
도 6는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 6를 참조하면, 활성영역(26)은 단결정 실리콘 웨이퍼(10) 상에 형성되고,상기 활성영역(26)의 장축 방향은 <0,1,1> 훼밀리 방향으로 정렬된다. 게이트(Gate)는 상기 활성영역(26)을 가로질러 배치될 수 있다. 상기 활성영역(26)은 양단에 배치된 소오스 영역(52) 및 드레인 영역(54)을 포함할 수 있다. 소오스 엑피탁시얼 실리콘층(62)은 상기 소오스 영역(52) 상에 배치될 수 있다. 드레인 엑피탁시얼 실리콘층(64)은 상기 드레인 영역(54) 상에 배치될 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 활성영역과 같은 결정 구조를 가질 수 있다. 상기 소오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘층(64)은 SEG 기술에 의하여 형성될 수 있다. 상기 소 오스 엑피탁시얼 실리콘층(62) 및 상기 드레인 엑피탁시얼 실리콘층(64)은 상기 활성영역에 대칭적으로 성장될 수 있다.
도 1a 내지 도 1c는 일반적인 실리콘 단결정 웨이퍼에서 성장하는 선택적 에피탁시얼 성장(SEG)을 설명하는 도면들이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 실리콘 단결정 웨이퍼를 나타내는 도면들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 실리콘 단결정 웨이퍼를 나타내는 도면들이다.
도 4은 본 발명의 실시예들에 따른 잉곳을 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도들이다.
도 6는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.

Claims (19)

  1. 단결정 기판 상에 형성되는 활성영역을 포함하되,
    상기 활성영역의 장축방향은 <0,1,1> 훼밀리 방향인 것을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 <0,1,1> 훼밀리 방향은 <0,1,1>, <0,-1,1>, <0,-1,-1>, <0,1,-1> 방향 중에서 어느 하나인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 활성영역은 양단에 배치된 소오스 영역 및 드레인 영역을 포함하고,
    상기 소오스 영역 상에 배치된 소오스 엑피탁시얼 실리콘층; 및
    상기 드레인 영역 상에 배치된 드레인 엑피탁시얼 실리콘층를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역과 같은 결정 구조를 가진 것을 특징으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역에 대칭적으로 성장된 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 활성영역은 양단에 배치된 소오스 영역 및 중심부에 배치된 드레인 영역을 포함하고,
    상기 활성 영역 상에 배치되고 상기 활성영역을 비스듬하게 가로지르는 한 쌍의 워드라인들;
    상기 워드라인들에 수직으로 배열된 비트라인;
    상기 소오스 영역 상에 배치된 소오스 엑피탁시얼 실리콘층; 및
    상기 드레인 영역 상에 배치된 드레인 엑피탁시얼 실리콘층를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 소오스 엑피탁시얼 실리콘층 및 상기 드레인 엑피탁시얼 실리콘층은 상기 활성영역과 같은 결정 구조를 가진 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 소오스 엑피탁시얼 실리콘층은 상기 활성영역에 대칭적으로 성장된 것 을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 소오스 엑피탁시얼 실리콘층과 전기적으로 연결되는 메모리 셀을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. <0,1,1> 방향에서 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된
    결정방향 마커가 형성된 것을 포함하는 실리콘 단결정 잉곳.
  11. 제 10항에 있어서,
    상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성된 것을 포함하는 실리콘 단결정 잉곳.
  12. <0,-1,1> 방향에서 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 된 결정방향 마커가 형성된 것을 포함하는 실리콘 단결정 잉곳.
  13. 제 12항에 있어서,
    상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성된 것을 포함하는 실리콘 단결정 잉곳.
  14. <0,1,1> 방향에서 시계 방향으로 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 결정방향 마커가 형성된 것을 포함하는 실리콘 단결정 웨이퍼.
  15. 제 14항에 있어서,
    상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성된 것을 포함하는 실리콘 단결정 웨이퍼.
  16. 제 15항에 있어서,
    상기 결정방향 마커는 노치(notch) 또는 플랫존(flat zone)인 것을 특징으로 하는 실리콘 단결정 웨이퍼.
  17. <0,-1,1> 방향에서 시계 방향으로 시계 방향으로 0 초과 45도 미만의 범위에서 오프셋된 결정방향 마커가 형성된 것을 포함하는 실리콘 단결정 웨이퍼.
  18. 제 17항에 있어서,
    상기 결정방향 마커는 시계 방향으로 상기 5도 내지 40도의 범위에 형성된 것을 포함하는 실리콘 단결정 웨이퍼.
  19. 제17항에 있어서,
    상기 결정방향 마커는 노치(notch) 또는 플랫존(flat zone)인 것을 특징으로 하는 실리콘 단결정 웨이퍼.
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