KR102258944B1 - 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃 - Google Patents

워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃 Download PDF

Info

Publication number
KR102258944B1
KR102258944B1 KR1020190045551A KR20190045551A KR102258944B1 KR 102258944 B1 KR102258944 B1 KR 102258944B1 KR 1020190045551 A KR1020190045551 A KR 1020190045551A KR 20190045551 A KR20190045551 A KR 20190045551A KR 102258944 B1 KR102258944 B1 KR 102258944B1
Authority
KR
South Korea
Prior art keywords
control gate
word line
gate
pad region
erase
Prior art date
Application number
KR1020190045551A
Other languages
English (en)
Other versions
KR20200035827A (ko
Inventor
유-링 수
웬-투오 후앙
포-웨이 리우
용-시우안 차이르
핑-쳉 리
치아-솅 린
시쿠앙 양
훙-링 시
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200035827A publication Critical patent/KR20200035827A/ko
Application granted granted Critical
Publication of KR102258944B1 publication Critical patent/KR102258944B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H01L27/11519—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L27/11521—
    • H01L27/11526—
    • H01L27/11565—
    • H01L27/11568—
    • H01L27/11573—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 출원의 다양한 실시예들은 워드 라인들에 대한 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 레이아웃에 관한 것이다. 일부 실시예들에서, 집적 칩은 메모리 어레이, 소거 게이트, 워드 라인, 및 제어 게이트를 포함한다. 메모리 어레이는 복수의 행들 및 복수의 열들의 복수의 셀들을 포함한다. 소거 게이트 및 워드 라인은 메모리 어레이의 하나의 행을 따라 평행하게 연장된다. 제어 게이트는 행을 따라 연장되고 소거 게이트와 워드 라인 사이에 위치하여 서로 경계를 이루고 있다. 또한, 제어 게이트는 소거 게이트 및 워드 라인을 향해 돌출하는 패드 영역을 갖는다. 패드 영역은 소거 게이트 및 워드 라인을 향해 돌출하기 때문에, 패드 영역의 폭은 제어 게이트의 워드 라인 측면과 소거 게이트 측면 사이에서 확산된다.

Description

워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃{CONTROL GATE STRAP LAYOUT TO IMPROVE A WORD LINE ETCH PROCESS WINDOW}
본 출원은 2018년 9월 26일자로 출원된 미국 가출원 번호 제62/736,593호의 우선권을 주장하는 출원으로서, 이 미국 가출원의 내용들은 본 명세서에서 그 전체가 참고로 병합된다.
많은 현대 전자 디바이스들은 플래시 메모리를 포함한다. 플래시 메모리는 전기적으로 소거되고 다시 프로그래밍될 수 있는 전자 비휘발성 컴퓨터 저장 매체이다. 정보를 저장하기 위해, 플래시 메모리는 일반적으로 플로팅 게이트 트랜지스터들로 만들어진 메모리 셀들의 어드레스 가능한 어레이를 포함한다. 일반적인 유형들의 플래시 메모리 셀들에는 적층 게이트 플래시 메모리 셀들과 분할 게이트 플래시 메모리 셀들(예를 들어, 제3 세대 SUPERFLASH(ESF3) 메모리 셀)이 포함된다. 분할 게이트 플래시 메모리 셀들은 적층 게이트 플래시 메모리 셀들에 비해 전력 소비가 낮고, 주입 효율성이 높으며, 쇼트 채널 효과(short channel effects)에 대한 민감성이 낮고, 소거 면역력이 과도하다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 반드시 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a 및 도 1b는 제어 게이트들의 워드 라인 측면들과 제어 게이트들의 소거 게이트 측면들의 양쪽 모두에 돌출하는 패드 영역들을 갖는 제어 게이트들을 포함하는 집적 칩의 일부 실시예들의 다양한 도면들을 도시한다.
도 2는 디바이스 영역이 도시된 도 1a 및 도 1b의 집적 칩의 일부 실시예들의 상부 레이아웃을 도시한다.
도 3a 내지 도 3c는 패드 영역들이 변화되는 도 2의 집적 칩의 일부 대체 실시예들의 상부 레이아웃들을 도시한다.
도 4a 및 도 4b는 절연 구조물이 변화되는 도 1a 및 도 1b의 집적 칩의 일부 대체 실시예들의 단면도들을 도시한다.
도 5a 및 도 5b는 제어 게이트들이 제어 게이트들의 워드 라인 측면들 및 제어 게이트들의 소거 게이트 측면들의 양쪽 모두에 돌출하는 패드 영역들을 갖는 메모리 어레이를 포함하는 집적 칩의 일부 실시예들의 상부 레이아웃들을 도시한다.
도 6은 복수의 와이어들 및 복수의 비아들이 패드 영역들을 상호 접속하는 도 5a 및 도 5b의 집적 칩의 일부 실시예들의 상부 레이아웃을 도시한다.
도 7은 스트랩 셀에서의 도 5a, 도 5b 및 도 6의 집적 칩의 일부 실시예들의 단면도를 도시한다.
도 8 내지 도 20은 제어 게이트들의 워드 라인 측면들과 제어 게이트들의 소거 게이트 측면들의 양쪽 모두에 돌출하는 패드 영역들을 갖는 제어 게이트들을 포함하는 집적 칩을 형성하는 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 21은 도 8 내지 도 20의 방법의 일부 실시예들의 블록도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
메모리 어레이는, 예를 들어 제1 제어 게이트 및 제2 제어 게이트; 제1 워드 라인 및 제2 워드 라인; 및 소스/드레인 영역을 포함한다. 제1 워드 라인 및 제2 워드 라인은 제1 제어 게이트 및 제2 제어 게이트 사이에 위치하여 각각 경계를 이루며, 소스/드레인 영역은 제1 워드 라인 및 제2 워드 라인 사이에 위치하여 서로 경계를 이루고 있다. 제1 제어 게이트 및 제2 제어 게이트와 제1 워드 라인 및 제2 워드 라인은 메모리 어레이의 각각의 행들을 따라 연장되고 메모리 어레이의 복수의 열들에 걸쳐 있다. 또한, 제1 제어 게이트 및 제2 제어 게이트는 복수의 제1 패드 영역들과 복수의 제2 패드 영역들을 각각 갖는다. 제1 패드 영역들은 제1 제어 게이트의 단일 측면으로부터 제1 워드 라인을 통해 돌출하고, 제2 패드 영역들은 제2 제어 게이트의 단일 측면으로부터 제2 워드 라인을 통해 돌출한다. 또한, 제1 패드 영역들은 제2 패드 영역들로부터 행들을 따라 오프셋된다. 메모리 어레이에 대한 도전은 제1 제어 게이트와 제2 제어 게이트 사이의 간격이 제1 패드 영역 및 제2 패드 영역에서 작다는 것이다. 작은 간격은 차례로 제1 워드 라인 및 제2 워드 라인을 형성하는 동안 도전 과제를 제기한다.
제1 워드 라인 및 제2 워드 라인을 형성하는 동안, 제1 제어 게이트와 제2 제어 게이트 사이의 공간과 제1 제어 게이트와 제2 제어 게이트 사이의 오목부에 라이닝하는 도전 층이 형성된다. 또한, 도전 층을 덮고 라이닝하는 하드 마스크 층이 형성된다. 하드 마스크 층은 제1 워드 라인 및 제2 워드 라인의 레이아웃으로 패터닝되고 하드 마스크 층을 제위치에 두고 도전 층 내부로 에칭이 수행된다. 도전 과제는 제1 제어 게이트와 제2 제어 게이트 사이의 간격이 작기 때문에 제1 패드 영역 및 제2 패드 영역에서 오목부의 폭이 작다는 것이다. 결과적으로, 하드 마스크 층은 오목부에서 합쳐져서 증가된 두께를 갖는다. 증가된 두께는 레이아웃이 하드 마스크 층으로, 즉 도전 층으로 정확하게 전달되는 것을 방지하여, 에칭의 프로세스 윈도우(예를 들어, 탄력성)가 감소되고 대량 제조 수율이 감소된다. 예를 들어, 에칭으로부터의 에칭 잔유물은 제1 워드 라인과 제2 워드 라인 사이의 누설 경로를 한정할 수 있다. 다른 예시로서, 제1 워드 라인 및 제2 워드 라인은 상부에서 하부로 불균일한 폭들(예를 들어, 테이퍼진 폭들)로 형성될 수 있다. 불균일한 폭들은 메모리 어레이 내의 디바이스들의 동작 파라미터들을 시프트시키고 디바이스 고장을 초래할 수 있다.
본 출원의 다양한 실시예들은 워드 라인들에 대한 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 레이아웃에 관한 것이다. 일부 실시예들에서, 집적 칩은 메모리 어레이, 소거 게이트, 워드 라인, 및 제어 게이트를 포함한다. 메모리 어레이는 복수의 행들 및 복수의 열들의 복수의 셀들을 포함하고, 복수의 행들은 하나의 행을 포함한다. 소거 게이트 및 워드 라인은 메모리 어레이의 행을 따라 평행하게 연장된다. 제어 게이트는 행을 따라 연장되며, 소거 게이트와 워드 라인 사이에 위치하여 이들과 경계를 이룬다. 또한, 제어 게이트는 소거 게이트 및 워드 라인을 향해서 돌출하는 패드 영역을 갖는다.
패드 영역은 소거 게이트 및 워드 라인을 향해 돌출되기 때문에, 패드 영역의 폭은 제어 게이트의 소거 게이트 측면과 제어 게이트의 워드 라인 측면 사이에서 확산된다. 패드 영역의 폭이 소거 게이트 측면과 워드 라인 측면 사이에서 확산되기 때문에, 패드 영역에서 제어 게이트와 워드 라인 측면 상의 인접한 제어 게이트 사이의 간격이 클 수 있다. 또한, 워드 라인 및 다른 워드 라인들을 형성하는 동안 하드 마스크 병합은 피할 수 있다. 하드 마스크 병합을 피할 수 있기 때문에, 대량의 제조 수율이 증가될 수 있다. 예를 들어, 인접한 워드 라인들 사이의 누설 경로들을 한정하는 에칭 잔류물의 가능성이 감소될 수 있고, 따라서 워드 라인들에 대한 에칭 프로세스 윈도우(예를 들어, 탄력성)가 증가될 수 있다. 다른 예시로서, 워드 라인들의 측벽 프로파일들은 수직 또는 실질적으로 수직 일 수 있다. 수직 또는 실질적으로 수직인 측벽 프로파일들은 메모리 어레이 내의 디바이스들의 동작 파라미터들의 시프트의 가능성을 차례로 감소시킬 수 있고, 디바이스 고장의 가능성을 감소시킬 수 있다.
도 1a를 참조하면, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)가 제1 패드 영역(104a) 및 제2 패드 영역(104b)을 각각 갖는 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)를 포함하는 집적 칩의 일부 실시예들의 상부 레이아웃(100A)이 제공된다. 제1 패드 영역(104a)은 제1 제어 게이트(102a)의 소거 게이트 측면으로부터 제1 소거 게이트(106a)를 향해서 돌출하고, 또한 제1 제어 게이트(102a)의 워드 라인 측면으로부터 제1 워드 라인(108a)을 향해서 돌출한다. 제2 패드 영역(104b)은 제2 제어 게이트(102b)의 소거 게이트 측면으로부터 제2 소거 게이트(106b)를 향해서 돌출하고, 또한 제2 제어 게이트(102b)의 워드 라인 측면으로부터 제2 워드 라인(108b)을 향해서 돌출한다.
제1 제어 게이트(102a) 및 제2 제어 게이트(102b), 제1 소거 게이트(106a) 및 제2 소거 게이트(106b), 및 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 제1 치수(예를 들어, X 치수)로 평행하게 연장되고, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 제1 치수로 서로 오프셋된다. 또한, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b), 제1 소거 게이트(106a) 및 제2 소거 게이트(106b), 및 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 제1 치수를 가로 지르는 제2 치수(예를 들어, Y 치수)로 서로 이격되어 있다. 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 제1 소거 게이트(106a)와 제2 소거 게이트(106b) 사이에 위치하여 각각 경계를 이루고 있고, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이에 위치하여 각각 경계를 이루고 있다. 제1 제어 게이트(102a) 및 제2 제어 게이트(102b), 제1 소거 게이트(106a) 및 제2 소거 게이트(106b), 제1 워드 라인(108a) 및 제2 워드 라인(108b), 또는 전술한 것들의 임의의 조합은 예를 들어 도핑된 폴리실리콘 및/또는 임의의 다른 적절한 도전성 재료(들)일 수 있거나 또는 이들을 포함할 수있다.
제1 패드 영역(104a) 및 제2 패드 영역(104b)은 소거 게이트 측면 및 워드 라인 측면의 양쪽 모두로부터 돌출하기 때문에, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 소거 게이트 측면과 워드 라인 측면 사이에서 확산되는 개별 패드 폭들(Wp)을 갖는다. 패드 폭들(Wp) 중 하나만이 Wp로 표시되는 점을 알 수있다. 패드 폭들(Wp)이 소거 게이트 측면과 워드 라인 측면 사이에서 퍼져 있기 때문에, 제1 패드 영역(104a) 및 제2 패드 영역(104b)에서 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이의 간격(S)이 크다. 간격(S)이 크기 때문에, 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 형성하는 동안 하드 마스크 병합이 방지된다. 예를 들어, 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 형성하는 동안, 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이의 공간과 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이의 오목부에 라이닝하는 도전 층이 성막될 수 있다. 또한, 도전 층을 덮고 라이닝하는 하드 마스크 층이 성막될 수 있다. 간격(S)이 크기 때문에, 오목부는 하드 마스크 층이 오목부에서 병합되지 않을 정도로 충분히 클 수 있다. 또한, 하드 마스크 층의 두께는 제1 제어 게이트(102a)에서 제2 제어 게이트(102b)까지 균일하거나 실질적으로 균일할 수 있다.
하드 마스크 병합이 방지되기 때문에, 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 형성하기 위한 에칭은 큰 프로세스 윈도우(예를 들어, 높은 탄력성)를 가질 수 있다. 예를 들어, 전술한 예시들을 계속하면, 하드 마스크 층에 워드 라인 패턴이 형성될 수 있고, 제 위치에 하드 마스크 층을 갖는 도전 층 내부로 에칭이 수행될 수 있다. 하드 마스크 병합이 방지되기 때문에, 워드 라인 패턴은 하드 마스크 층에 정확하게 형성될 수 있고 하드 마스크 층으로부터 도전 층으로 정확하게 전달될 수 있다. 결과적으로, 제1 워드 라인(108a) 및 제2 워드 라인(108b) 사이의 누설 경로를 한정하는 에칭 잔류물의 가능성이 낮고, 따라서 에칭의 프로세스 윈도우(예를 들어, 탄력성)가 크다. 또한 대량 제조 수율이 높다.
일부 실시예들에서, 간격(S)은 약 0.30 마이크로미터, 0.35 마이크로미터, 또는 0.39 마이크로미터, 약 0.3-0.5 마이크로미터 사이, 약 0.3-0.4 마이크로미터 사이, 약 0.4-0.5 마이크로미터 사이, 또는 일부 다른 적절한 값보다 크다. 간격(S)이 너무 작으면(예를 들어, 약 0.3 마이크로미터 또는 일부 다른 적절한 값 미만), 전술한 하드 마스크 병합이 발생할 수 있다. 간격이 너무 큰 경우(예를 들어, 약 0.5 마이크로미터 또는 일부 다른 적절한 값 이상), 제1 제어 게이트(102a)를 따르는 디바이스들과 제2 제어 게이트(102b)를 따르는 다바이스들 사이의 간격이 크고 칩 면적이 낭비될 것이다.
제1 패드 영역(104a) 및 제2 패드 영역(104b)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 향해 개별적인 제1 양(P1)만큼 돌출하고, 개별적인 제2 양(P2)만큼 제1 워드 라인(108a) 및 제2 워드 라인(108b)으로부터 돌출한다. 제1 양(P1) 중 단지 하나만이 P1 으로 표시되고 제2 양(P2) 중 단지 하나만이 P2 로 표시되는 점에 유의한다. 일부 실시예들에서, 제1 양(P1)은 동일하고 및/또는 제2 양(P2)은 동일하다. 일부 실시예들에서, 제1 양(P1)은 상이하고 및/또는 제2 양(P2)은 상이하다. 일부 실시예들에서, 제1 패드 영역(104a)에 대한 제1 양(P1) 및 제2 양(P2)은 동일하고 및/또는 제2 패드 영역(104b)에 대한 제1 양(P1) 및 제2 양(P2)은 동일하다. 일부 실시예들에서, 제1 패드 영역(104a)에 대한 제1 양(P1) 및 제2 양(P2)은 상이하고 및/또는 제2 패드 영역(104b)에 대한 제1 양(P1) 및 제2 양(P2)은 상이하다. 일부 실시예들에서, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 정사각형, 직사각형, 원형, 또는 일부 다른 적절한 형상이다. 일부 실시예들에서, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 동일한 형상 및/또는 크기이다. 일부 실시예들에서, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 상이한 형상 및/또는 크기를 갖는다.
제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 제1 패드 영역(104a) 및 제2 패드 영역(104b)의 측면들에 개별 제어 게이트 폭(Wcg)을 갖는다. 제어 게이트 폭(Wcg) 중 단지 하나만이 Wcg로 표시되는 점에 유의한다. 일부 실시예들에서, 제어 게이트 폭(Wcg)은 균일하거나 실질적으로 균일하고 및/또는 패드 폭(Wp)은 균일하거나 실질적으로 균일하다. 일부 실시예들에서, 제어 게이트 폭(Wcg)은 동일하고 및/또는 패드 폭(Wp)은 동일하다. 일부 실시예들에서, 제어 게이트 폭(Wcg)은 상이하고 및/또는 패드 폭(Wp)은 상이하다. 일부 실시예들에서, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)가 연장되는 제어 게이트 폭(Wcg)을 균등하게 2등분하는 개별 축에 대해 대칭이다. 다른 실시예들에서, 제1 제어 게이트(102a)는 각각의 축에 대해 비대칭이며, 및/또는 제2 제어 게이트(102b)는 각각의 축에 대해 비대칭이다.
제1 소거 게이트(106a) 및 제2 소거 게이트(106b)는 제1 패드 영역(104a) 및 제2 패드 영역(104b)의 측면들에 개별 소거 게이트 폭(Weg)을 가지며, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 제1 패드 영역(104a) 및 제2 패드 영역(104b)의 측면들에 개별 워드 라인 폭(Wwl)을 갖는다. 소거 게이트 폭들(Weg) 중 단지 하나만이 Weg로 표시되고, 워드 라인 폭들(Wwl) 중 단지 하나만이 Wwl로 표시되는 점에 유의한다. 일부 실시예들에서, 소거 게이트 폭들(Weg) 및/또는 워드 라인 폭들(Ww1)은 균일하거나 실질적으로 균일하다. 일부 실시예들에서, 워드 라인 폭들(Ww1)은 동일하고 및/또는 소거 게이트 폭들(Weg)은 동일하다. 일부 실시예들에서, 워드 라인 폭들(Ww1)은 상이하고 및/또는 소거 게이트 폭들(Weg)은 상이하다. 일부 실시예들에서, 제1 소거 게이트(106a) 및 제2 소거 게이트(106b)는 제1 패드 영역(104a) 및 제2 패드 영역(104b)에서 각각 오목하게 들어가고 및/또는 제1 패드 영역(104a) 및 제2 패드 영역(104b)과 각각 일치한다. 일부 실시예에서, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 제1 패드 영역(104a) 및 제2 패드 영역(104b)에서 각각 오목하게 들어가고 및/또는 제1 워드 라인(108a) 및 제2 워드 라인(108b)과 각각 일치한다.
복수의 접촉 비아들(110)은 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b) 상에 있다. 접촉 비아들(110)의 일부만이 110으로 표시되는 점에 유의한다. 접촉 비아들(110)은 도전성이며, 예를 들어 텅스텐 또는 일부 다른 적절한 도전성 재료일 수 있거나 또는 이들을 포함할 수 있다. 일부 실시예들에서, 접촉 비아들(110)은 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)를 개별적인 제어 게이트 스트랩 라인들(도시되지 않음)에 전기적으로 결합하고 및/또는 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 개별적인 워드 라인 스트랩 라인들(도시되지 않음)에 전기적으로 결합한다. 따라서, 제1 제어 게이트(102a) 및/또는 제1 워드 라인(108a)은 예를 들어 제1 스트랩 셀에 대응할 수 있는 반면, 제2 제어 게이트(102b) 및/또는 제2 워드 라인(108b)은 예를 들어 제2 스트랩 셀에 대응할 수 있다.
제어 게이트 및 워드 라인 스트랩 라인들은 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b)과 평행하게 연장된다. 또한, 제어 게이트 스트랩 라인들은 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)의 저항보다 낮은 저항을 갖는 재료이거나 또는 그 재료를 포함하고, 워드 라인 스트랩 라인들은 제1 워드 라인(108a) 및 제2 워드 라인(108b)의 저항보다 낮은 저항을 갖는 재료이거나 또는 그 재료를 포함한다. 일부 실시예들에서, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b) 및/또는 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 도핑된 폴리실리콘이거나 도핑된 폴리실리콘을 포함하는 반면, 제어 게이트 스트랩 라인들 및/또는 워드 라인 스트랩 라인들은 금속이거나 금속을 포함한다. 그러나, 다른 재료들을 사용할 수도 있다. 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b)에 각각 제어 게이트 및 워드 라인 스트랩 라인들을 전기적으로 결합시킴으로써, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 따른 전압 강하는 낮은 저항으로 인해 감소된다.
도 1b를 참조하면, 도 1a의 집적 칩의 일부 실시예들의 단면도(100B)가 제공된다. 단면도(100B)는 예를 들면 도 1a의 라인 A를 따라 절취될 수 있다. 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 워드 라인 하드 마스크 층(112) 및 상호 접속 유전체 층(114)에 의해 덮여 있다. 워드 라인 하드 마스크 층(112)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있고, 및/또는 상호 접속 유전체 층(114)은 예를 들어 저 유전율(k)의 유전체 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 또한, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)와 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 기판(116) 및 절연 구조물(118) 위에 놓인다.
기판(116)의 디바이스 영역(116d)의 경계를 표시하기 위해 기판(116)의 상부로 절연 구조물(118)이 돌출되고, 제1 워드 라인(108a)과 제2 워드 라인(108b) 사이의 디바이스 영역(116d) 내에 소스/드레인 영역(120a)이 있다. 디바이스 영역(116d)은 예를 들어 절연 구조물(118)의 상부 레이아웃의 음수인 상부 레이아웃을 가질 수 있고, 이것에 의해 디바이스 영역(116d)은 예를 들어 절연 구조물(118)의 측면들에 대한 기판(116)의 상부 부분들에 대응할 수 있다. 절연 구조물(118)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있고 및/또는 예를 들어 STI(Shallow Trench Isolation) 구조물 또는 일부 다른 적절한 절연 구조물일 수 있거나 이들을 포함할 수 있다. 기판(116)은 예를 들어 대량 실리콘 기판 또는 일부 다른 반도체 기판일 수 있다.
전술한 바와 같이, 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이의 간격(S)은 제1 패드 영역(104a) 및 제2 패드 영역(104b)에서 크다는 점에 유의한다. 제2 패드 영역(104b)은 도 1b에는 도시되어 있지 않지만 도 1a에서 볼 수 있다. 간격(S)이 크기 때문에, 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 형성하는 동안 워드 라인 하드 마스크 층(112)에서 하드 마스크 병합이 방지된다. 하드 마스크 병합이 방지되기 때문에, 워드 라인 하드 마스크 층(112)에 워드 라인 패턴이 정확하게 형성될 수 있다. 또한, 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 형성하기 위해 워드 라인 하드 마스크 층(112)으로부터 에칭에 의해 도전 층으로 워드 라인 패턴이 정확하게 전달될 수 있다. 그 결과, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 소스/드레인 영역(120a)에서 실질적으로 수직인 측벽 프로파일들(SW)을 가질 수 있다. 실질적으로 수직인 측벽 프로파일(SW)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 따라 및/또는 그 사이에서 균일 성을 증가시킬 수 있으며, 제1 워드 라인(108a) 및 제2 워드 라인(108b)에 의해 부분적으로 정의된 디바이스들에 대한 동작 파라미터들의 균일성을 추가로 증가시킬 수 있다. 동작 파라미터들의 균일성이 증가되면, 디바이스들이 고장날 가능성이 감소하여 대량 제조 수율이 증가될 수 있다.
제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 또한 개별 플로팅 게이트들(122) 위에 놓이고, 또한 개별 제어 게이트 하드 마스크들(124)에 의해 덮여져 있다. 플로팅 게이트들(122)은 개별 플로팅 게이트 유전체 층들(126)에 의해 기판(116)으로부터 이격되고, 개별 제어 게이트 유전체 층들(128)에 의해 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)로부터 이격되어 있다. 플로팅 게이트 유전체 층들(126) 중 하나만이 126으로 표시되고, 제어 게이트 유전체 층들(128) 중 하나만이 128로 표시되어 있는 점에 유의한다. 플로팅 게이트들(122)은 예를 들어 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 재료(들)일 수 있거나 이들을 포함할 수 있다. 플로팅 게이트 유전체 층들(126)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 제어 게이트 하드 마스크들(124) 및/또는 제어 게이트 유전체 층들(128)은 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다.
제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 개별적인 제어 게이트 측벽 스페이서들(130)에 의해 라이닝된다. 또한, 제1 소거 게이트(106a) 및 제2 소거 게이트(106b)(도시 생략됨, 도 1a 참조)는 개별 소거 게이트 유전체 층들(132)에 의해 라이닝되고, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 개별 워드 라인 유전체 층들(134)에 의해 라이닝된다. 워드 라인 유전체 층들(134) 중 단지 하나만이 표시되는 점에 유의해야 한다. 소거 게이트 유전체 층들(132)은 플로팅 게이트들(122), 제어 게이트 측벽 스페이서들(130), 및 기판(116)으로부터 제1 소거 게이트(106a) 및 제2 소거 게이트(106b)를 분리한다. 워드 라인 유전체 층들(134)은 기판(116), 절연 구조물(118), 및 제어 게이트 측벽 스페이서들(130)로부터 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 분리한다. 제어 게이트 측벽 스페이서들(130)은 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 소거 게이트 유전체 층들(132) 및/또는 워드 라인 유전체 층들(134)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다.
도 2를 참조하면, 디바이스 영역(116d)이 도시된 도 1a의 집적 칩의 일부 실시예들의 보다 상세한 상부 레이아웃(200)이 제공된다. 디바이스 영역(116d)은 집적 칩의 동작 중에 활성화되는 기판의 영역이다. 디바이스 영역(116d)은 예를 들어 집적 칩의 동작 중에 디바이스 영역(116d)이 고갈 및/또는 향상된다는 점에서 활성화될 수 있고, 및/또는 예를 들어 집적 칩의 동작 중에 디바이스 영역(116d)을 통해 전류가 흐르기 때문에 활성화될 수 있다. 디바이스 영역(116d)은 절연 구조물(118)(도 1b 참조)에 의해 경계가 표시되고, 또한 예를 들어 절연 구조물(118)의 레이아웃의 음수인 레이아웃을 가질 수 있다. 따라서, 절연 구조물(118)은 예를 들어 디바이스 영역(116d)이 없는 모든 곳 또는 실질적으로 모든 곳에 존재할 수 있다.
도 3a를 참조하면, 제1 패드 영역(104a) 및 제2 패드 영역(104b)이 원형인 도 2의 집적 칩의 일부 대체 실시예들의 상부 레이아웃(300A)이 제공된다. 그러나, 다른 적절한 형상들이 사용될 수 있다.
도 3b를 참조하면, 제1 패드 영역(104a) 및 제2 패드 영역(104b)이 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 향하는 것보다 제1 워드 라인(108a) 및 제2 워드 라인(108b)으로부터 더 멀리 돌출하는 도 2의 집적 칩의 일부 대체 실시예들의 상부 레이아웃(300B)이 제공된다. 따라서, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 제어 게이트 폭들(Wcg)을 균등하게 2등분하고 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)가 연장되는 개별 축들에 대해 비대칭이다. 다른 실시예들에서, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)으로부터 멀어지기 보다는 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 향해 더 멀리 돌출할 수 있다.
도 3c를 참조하면, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)가 제1 패드 영역(104a) 및 제2 패드 영역(104b)에서 상이한 레이아웃을 갖는 도 2의 집적 칩의 일부 대체 실시예들의 상부 레이아웃(300C)이 제공된다. 제1 패드 영역(104a)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 향하는 것보다 제1 워드 라인(108a) 및 제2 워드 라인(108b)으로부터 멀리 돌출하고, 제2 패드 영역(104b)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 향하는 것으로부터 동일한 양만큼 멀리 돌출한다. 일부 실시예들에서, 제1 패드 영역(104a)은 제1 제어 게이트(102a)의 제어 게이트 폭(Wcg)을 균등하게 2등분하는 축을 중심으로 비대칭인 반면, 제2 패드 영역(104b)은 제2 제어 게이트(102b)의 제어 게이트 폭(Wcg)을 균등하게 2등분하는 축을 중심으로 대칭이다. 다른 실시예들에서, 제1 패드 영역(104a) 및 제2 패드 영역(104b)은 상이한 형상들, 상이한 크기들, 상이한 배향, 또는 전술한 것들의 임의의 조합을 가질 수 있다.
도 4a를 참조하면, 절연 구조물(118)의 상부 표면이 플로팅 게이트들(122)의 상부 표면들 아래에서 리세스된, 도 1b의 집적 칩의 일부 대체 실시예들의 단면도(400A)가 제공된다. 그 결과, 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)는 절연 구조물(118)에서 리세스된다. 또한, 제1 워드 라인(108a) 및 제2 워드 라인(108b) 아래에 있는 절연 구조물(118)의 부분들은 기판(116)의 상부 표면 아래로 리세스된다. 결과적으로, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 절연 구조물(118)의 이들 리세스 부분들에서 아래로 돌출한다.
도 4b를 참조하면, 플로팅 게이트들(122)이 절연 구조물(118) 위에 놓인 도 1b의 집적 칩의 일부 대체 실시예들의 단면도(400B)가 제공된다.
도 5a를 참조하면, 메모리 어레이가 제어 게이트들(102)의 워드 라인 측면들 및 제어 게이트들(102)의 소거 게이트 측면들의 양쪽 모두에 돌출하는 패드 영역들(104)을 갖는 제어 게이트들(102)을 포함하는 메모리 어레이를 포함하는 집적 칩의 일부 실시예들의 상부 레이아웃(500A)이 제공된다. 패드 영역들(104)의 일부만이 104로 표시되는 점에 유의한다. 메모리 어레이는 제어 게이트들(102)을 경계로 하는 소거 게이트들(106) 및 워드 라인들(108)을 더 포함한다.
제어 게이트들(102), 소거 게이트들(106), 및 워드 라인들(108)은 복수의 스트랩 셀들(502) 및 복수의 메모리 셀들(504)을 부분적으로 한정한다. 메모리 셀들(504)의 일부만이 504로 표시되는 점에 유의한다. 스트랩 셀들(502) 및 메모리 셀들(504)은 복수의 행들 및 복수의 열들에 있고, 스트랩 셀들(502)은 각각 2 개의 행들을 포함한다. 명확하게 하기 위해, 행들은 각각 Rm, Rm+1, Rm+2 및 Rm+3 으로 표시되며, 열들은 각각 Cx, Cx+1, Cx+2, Cy-1 및 Cy 로 표시된다. 행 라벨들의 아래 첨자들은 대응하는 행 번호들을 식별하고, 열 라벨들의 아래 첨자들은 대응하는 열 번호들 나타낸다. m은 메모리 어레이의 행 번호를 나타내는 정수이고, x 및 y는 메모리 어레이의 열 번호들을 나타내는 정수이다.
제어 게이트들(102), 소거 게이트들(106), 및 워드 라인들(108)은 행들(예를 들어, Rm 내지 Rm+3)을 따라 연장되고, 열들(예를 들어, Cx 내지 Cy)을 따라 서로 이격된다. 또한, 패드 영역들(104)은 스트랩 셀들(502)에서 제어 게이트들(102)을 따라 반복한다. 일부 실시예들에서, 행(Rm) 및 행(Rm+2)의 패드 영역들(104)은 각각 도 1a 및 도 1b의 제2 패드 영역(104b)과 같이 도시되고 설명되며, 및/또는 행(Rm+1) 및 행(Rm+3)의 패드 영역들(104)은 각각 도 1a 및 도 1b의 제1 패드 영역(104a)과 같이 도시되고 설명된다. 대안적인 실시예들에서, 행(Rm) 및 행(Rm+2)의 패드 영역들(104)은 각각 도 3a 내지 도 3c 중 임의의 하나의 제2 패드 영역(104b)과 같이 도시되고 설명되며, 및/또는 행(Rm+1) 및 행(Rm+3)의 패드 영역들(104)은 각각 도 3a 내지 도 3c, 도 4a 및 도 4b 중 임의의 하나의 제1 패드 영역(104a)과 같이 도시되고 설명된다. 일부 실시예들에서, 열(Cx)과 행(Rm+1) 및 행(Rm+2)에서의 메모리 어레이의 일부분은 도 1a 및 도 1b에 도시되고 기술된 바와 같고, 열(Cy)과 행(Rm+1) 및 행(Rm+2)에서의 메모리 어레이의 일부분은 도 1a 및 도 1b에 도시되고 기술된 바와 같다. 예를 들어, 도 1b는 라인 A를 따라 절취할 수 있다. 대안적인 실시예들에서, 열(Cx)과 행(Rm+1) 및 행(Rm+2)에서의 메모리 어레이의 일부분은 도 2, 도 3a 내지 도 3c, 도 4a 및 도 4b 중 어느 하나에 의해 도시되고 설명되는 바와 같고, 열(Cy)과 행(Rm+1) 및 행(Rm+2)에서의 메모리 어레이의 일부분은 도 2, 도 3a 내지 도 3c, 도 4a 및 도 4b 중 어느 하나에 의해 도시되고 설명되는 바와 같다. 예를 들어, 도 4a 및 도 4b 중 어느 하나는 라인 A를 따라 절취할 수 있다.
복수의 접촉 비아들(110)은 스트랩 셀들(502)에서 제어 게이트들(102) 및 워드 라인들(108) 상에 있다. 접촉 비아들(110)의 일부만이 표시되고, 또한 패드 영역들(104)에서의 접촉 비아들이 패드 접촉 비아들(110p)로 지칭될 수도 있음에 주목한다. 접촉 비아들(110)은 제어 게이트들(102) 및 워드 라인들(108)을 각각 스트랩 라인들(도시되지 않음)에 전기적으로 결합시킨다. 스트랩 라인들은 제어 게이트들(102) 및 워드 라인들(108)과 평행하게 연장되고 제어 게이트들(102) 및 워드 라인들(108)보다 낮은 저항을 갖는다. 스트랩 라인들을 제어 게이트들(102) 및 워드 라인들(108)에 전기적으로 결합하거나 "스트래핑"함으로써, 제어 게이트들(102) 및 워드 라인들(108)을 따른 전압 강하가 감소되고 전력 효율이 향상된다.
도 5b를 참조하면, 디바이스 영역(116d)이 추가로 도시된 도 5a의 집적 칩의 일부 실시예들의 보다 상세한 상부 레이아웃(500B)이 제공된다. 디바이스 영역(116d)의 일부 세그먼트들만이 116d로서 표시되는 점에 유의한다. 디바이스 영역(116d)은 집적 칩의 동작 중에 활성화되는 기판의 영역이다. 전술한 바와 같이, 디바이스 영역(116d)은 절연 구조물(도시되지 않음)에 의해 구분되고, 예를 들어 절연 구조물의 레이아웃의 음수인 레이아웃을 가질 수 있다.
도 6을 참조하면, 복수의 와이어들(예를 들어, 602, 604, 606) 및 복수의 비아들(110p, 608, 610)이 제어 게이트들(102)의 패드 영역들(104)을 상호 접속하는 도 5a 및 도 5b의 집적 칩의 일부 실시예들의 상부 레이아웃(600)이 제공된다. 패드 영역들(104)을 상호 접속하는 와이어들 및 비아들만이 도시되어 있지만, 추가적인 와이어들 및/또는 비아들이 집적 칩에 존재할 수 있음에 주목한다. 와이어들 및/또는 비아들은 제어 게이트들(102)의 저항보다 작은 저항을 가지며, 대응하는 행의 각각의 패드 영역을 서로 다른 패드 영역에 전기적으로 결합시킨다. 그렇게 함으로써, 제어 게이트들(102)을 따른 저항 및 그에 따른 전압 강하가 감소되어 전력 효율을 향상시킨다. 일부 실시예들에서, 와이어들 및/또는 비아들은 금속이거나 금속을 포함하는 반면, 제어 게이트들(102)은 도핑된 폴리실리콘이거나 또는 도핑된 폴리실리콘을 포함한다. 그러나, 다른 재료들도 사용할 수 있다.
와이어들 및 비아들은 기판(도시되지 않음) 위의 고도에 의해 그룹화되며, 각각의 고도는 상이한 해시(예를 들어, 와이어에 대해서) 및/또는 모양(예를 들어, 비아에 대해서)으로 표시된다. 복수의 와이어들은 복수의 제1 레벨 패드 와이어들(602), 복수의 제2 레벨 패드 와이어들(604), 및 복수의 제3 레벨 패드 와이어들(606)을 포함한다. 제1 레벨 패드 와이어들(602) 중 일부만이 표시되고, 제2 레벨 패드 와이어들(604) 중 일부만이 표시되고, 제3 레벨 패드 와이어들(606) 중 일부만이 표시된다. 또한, 복수의 비아들은 복수의 패드 접촉 비아들(110p)(제로 레벨 패드 비아들로도 알려짐), 복수의 제1 레벨 패드 비아들(608), 및 복수의 제2 레벨 패드 비아들(610)을 포함한다. 패드 접촉 비아들(110p)의 일부만이 표시되고, 제1 레벨 패드 비아들(608)의 일부만이 표시되고, 제2 레벨 패드 비아들(610)의 일부만이 표시되는 점에 유의한다. 또한, 도 5a 및 도 5b의 패드 영역들(104)에서의 접촉 비아들(110)은 패드 접촉 비아들(110p)에 대응한다.
제1 레벨 패드 와이어들(602) 및 패드 접촉 비아들(110p)은 패드 영역들(104)에 개별적이며, 패드 접촉 비아들(110p)은 제1 레벨 패드 와이어들(602)을 패드 영역들(104)에 전기적으로 결합한다. 제2 레벨 패드 와이어들(604) 및 제1 레벨 패드 비아들(608)은 패드 영역들(104)에 대해 개별적이며, 제1 레벨 패드 비아들(608)은 제2 레벨 패드 와이어들(604)을 제1 레벨 패드 와이어들(602)에 전기적으로 결합시킨다. 제3 레벨 패드 와이어들(606)은 메모리 어레이의 행들(예를 들어, Rm 내지 Rm+3)에 개별적이며, 행들을 따라 연장된다. 또한, 제3 레벨 패드 와이어들(606)은 제어 게이트 스트랩 라인들(전술한 바와 같이)로도 알려져 있을 수 있다. 제2 레벨 패드 비아들(610)은 패드 영역들(104)에 개별적이며, 제3 레벨 패드 와이어들(606)을 제2 레벨 패드 와이어들(604)에 전기적으로 결합한다.
도 7을 참조하면, 도 5a, 도 5b 및 도 6의 집적 칩의 일부 실시예들의 단면도(700)가 복수의 스트랩 셀들(502) 중 하나에 제공된다. 단면도(700)는 예를 들어 임의의 하나의 도 5a, 도 5b 및 도 6에서 라인 B를 따라 절취될 수 있다. 제어 게이트들(102), 소거 게이트들(106), 및 워드 라인들(108)은 기판(116) 위에 놓이고, 제어 게이트들(102) 및 워드 라인들(108)은 또한 절연 구조물(118) 위에 놓인다. 절연 구조물(118)은 기판(116)의 상부로 돌출되어 기판(116)의 디바이스 영역(116d)을 구획하고, 소스/드레인 영역(120)은 절연 구조물(118)의 측면에 대해 디바이스 영역(116d)에 있다. 제어 게이트들(102), 워드 라인들(108), 및 소스/드레인 영역들(120)은 각각 단지 한번만 표시되는 점을 유의해야 한다.
제어 게이트들(102)은 또한 개별적인 플로팅 게이트들(122) 위에 놓이고, 개별적인 제어 게이트 하드 마스크들(124)에 의해 적어도 부분적으로 덮어진다. 플로팅 게이트들(122)은 개별 플로팅 게이트 유전체 층들(126)에 의해 기판(116)으로부터 이격되고, 개별 제어 게이트 유전체 층들(128)에 의해 제어 게이트들(102)로부터 이격된다. 제어 게이트들(102)은 개별적인 제어 게이트 측벽 스페이서들(130)에 의해 라이닝된다. 플로팅 게이트들(122), 제어 게이트 하드 마스크들(124), 플로팅 게이트 유전체 층들(126), 제어 게이트 유전체 층들(128) 및 제어 게이트 측벽 스페이서들(130)은 각각 단지 한번만 표시되는 점에 유의해야 한다.
소거 게이트(106)는 소거 게이트 유전체층(132)에 의해 라이닝되고, 워드 라인들(108)은 개별적인 워드 라인 유전체 층들(134)에 의해 라이닝된다. 워드 라인 유전체 층들(134) 중 단지 하나만이 표시되는 점에 유의해야 한다. 소거 게이트 유전체 층(132)은 소거 게이트(106)를 플로팅 게이트(122), 제어 게이트 측벽 스페이서(130), 및 기판(116)으로부터 분리한다. 워드 라인 유전체 층들(134)은 기판(116), 절연 구조물(118), 및 제어 게이트 측벽 스페이서들(130)로부터 워드 라인들(108)을 분리한다.
제어 게이트들(102), 소거 게이트(106), 및 워드 라인들(108)은 워드 라인 하드 마스크 층(112) 및 상호 접속 구조물(702)에 의해 커버된다. 상호 접속 구조물(702)은 상호 접속 유전체 층(114)을 포함하고, 복수의 와이어들 및 복수의 비아들을 더 포함한다. 복수의 와이어들 및 복수의 비아들은 상호 접속 유전체 층(114)에 적층되어 있다. 복수의 와이어들은 제1 레벨 패드 와이어(602), 제2 레벨 패드 와이어(604), 및 제3 레벨 패드 와이어(606)를 포함한다. 복수의 비아들은 패드 접촉 비아(110p), 제1 레벨 패드 비아(608), 및 제2 레벨 패드 비아(610)를 포함한다.
도 8 내지 도 20을 참조하면, 집적 칩을 형성하는 방법의 일부 실시예들의 일련의 단면도들(800-2000)이 제공되는데, 집적 칩은 제어 게이트들의 워드 라인 측면들 및 제어 게이트들의 소거 게이트 측면들의 양쪽 모두에 돌출하는 패드 영역들을 갖는 제어 게이들을 포함한다. 전술한 방법은 도 1a, 도 1b, 도 2, 도 3a 내지 도 3c, 도 4a, 도 4b, 도 5a, 도 5b, 도 6 및 도 7의 임의의 하나 또는 조합으로부터 통합된 칩(들)을 형성하는데 사용될 수 있다. 또한, 단면도들(800-2000)은 예를 들어 도 1a, 도 2, 도 5a, 도 5b 및 도 6 중 어느 하나 또는 그 조합에서 라인 A를 따라 절취할 수 있다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 절연 구조물(118)이 기판(116)에 형성되어 디바이스 영역(116d)의 경계를 정한다. 디바이스 영역(116d)은 예를 들어 도 2, 도 3a 내지 도 3c, 및 도 5b 중 임의의 하나 또는 그 조합으로 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 절연 구조물(118)은 예를 들어 디바이스 영역(116d)의 상부 레이아웃의 음수인 상부 레이아웃을 가질 수 있다. 일부 실시예들에서, 절연 구조물(118)을 형성하는 프로세스는, 1) 기판(116) 상에 패드 산화물 층을 성막하는 단계; 2) 패드 산화물 층 상에 패드 질화물 층을 성막하는 단계; 3) 절연 구조물(118)의 레이아웃으로 패드 산화물 층 및 질화물 층을 패터닝하는 단계; 4) 절연 개구부들을 형성하기 위해 패드 산화물 층 및 질화물 층이 제위치에 있는 기판(116) 내로 에칭을 수행하는 단계; 5) 절연 개구부들을 유전체 재료로 채우는 단계; 및 6) 패드 산화물 층 및 질화물 층을 제거하는 단계를 포함한다. 그러나, 다른 프로세스들도 사용할 수 있다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 제1 유전체 층(902) 및 제1 도전 층(904)(또한 플로팅 게이트 층으로도 알려짐)은 절연 구조물(118)의 세그먼트들 사이에서 기판(116) 상에 적층되어 형성된다. 제1 유전체 층(902) 및 제1 도전 층(904)을 형성하는 프로세스는, 예를 들어 1) 기판(116) 상에 제1 유전체 층(902)을 성막하는 단계; 2) 제1 유전체 층(902) 및 절연 구조물(118) 상에 제1 도전 층(904)을 성막하는 단계; 및 3) 절연 구조물(118)이 도달할 때까지 제1 도전 층(904)으로 평탄화를 수행하는 단계를 포함할 수 있다. 그러나, 다른 프로세스들도 사용할 수 있다. 제1 유전체 층(902)의 성막은 예를 들어 열 산화 및/또는 일부 다른 적절한 증착 프로세스(들)에 의해 수행될 수 있다. 제1 도전 층(904)의 성막은 예를 들어 기상 증착 및/또는 일부 다른 적절한 증착 프로세스(들)에 의해 수행될 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 제2 유전체 층(1002), 제2 도전 층(1004)(제어 게이트 층으로도 알려짐), 및 하드 마스크 층(1006)이 제1 도전 층(904) 및 절연 구조물(118) 위에 적층되어 형성된다. 제2 유전체 층(1002) 및 하드 마스크 층(1006)은 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 제2 유전체 층(1002)은 산화물-질화물-산화물(ONO) 막일 수 있거나 이들을 포함할 수 있고, 및/또는 하드 마스크 층(1006)은 ONO 막이거나 이들을 포함할 수 있다. 제2 도전 층(1004)은 예를 들어 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 재료(들)일 수 있거나 이들을 포함할 수 있다.
도 11의 단면도(1100)에 의해 도시된 바와 같이, 제2 유전체 층(1002)(도 10 참조), 제2 도전 층(1004)(도 10 참조), 및 하드 마스크 층(1006)(도 10 참조)으로부터 복수의 제어 게이트 스택들(1102)이 형성된다. 제어 게이트 스택들(1102)은 개별 제어 게이트 유전체 층들(128), 개별 제어 게이트들(102), 및 개별 제어 게이트 하드 마스크들(124)을 포함한다. 제어 게이트들(102)은 각각 제어 게이트 유전체 층들(128) 위에 놓이고 제어 게이트들(102)의 길이를 따라(위에서 아래로 보았을 때) 이격된 개별 패드 영역들(104)을 갖는다. 제어 게이트 하드 마스크들(124)은 각각 제어 게이트들(102) 위에 놓인다. 복수의 제어 게이트 스택들(1102)은 예를 들어 도 5a, 도 5b 및 도 6 중 어느 하나의 복수의 제어 게이트들(102)과 동일한 상부 레이아웃을 가질 수 있다. 그러나, 다른 상부 레이아웃들도 사용할 수 있다.
복수의 제어 게이트 스택들(1102)은 제1 제어 게이트 스택(1102a) 및 제2 제어 게이트 스택(1102b)을 포함하고, 제1 제어 게이트 스택(1102a) 및 제2 제어 게이트 스택(1102b)은 각각 제1 제어 게이트(102a) 및 제2 제어 게이트(102b)를 포함한다. 제1 제어 게이트(102a)는 제2 제어 게이트(102b)를 향하여 그리고 제2 제어 게이트(102b)로부터 멀어지도록(위에서 아래로 보았을 때) 돌출하는 제1 패드 영역(104a)을 갖는다. 이와 같이, 제1 패드 영역(104a)의 폭(Wp)은 제1 제어 게이트(102a)의 소거 게이트 측면과 제1 제어 게이트(102a)의 워드 라인 측면 사이에서 확산된다. 또한, 간격(S)은 제1 제어 게이트(102a)와 제2 제어 게이트(102b) 사이 및 따라서 제1 제어 게이트 스택(1102a)와 제2 제어 게이트 스택(1102b) 사이에서 크다. 후술하는 바와 같이, 간격(S)이 크기 때문에 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이에서 워드 라인을 형성하는 동안 하드 마스크 병합이 회피될 수 있다. 예를 들어, 제1 제어 게이트 스택(1102a)은 도 1, 도 2, 및 도 3a 내지 도 3c 중 어느 하나의 제1 제어 게이트(102a)에 대해 도시된 바와 같이 상부 레이아웃을 가질 수 있고 및/또는 제2 제어 게이트 스택(1102b)은 예를 들어 도 1, 도 2, 및 도 3a 내지 도 3c 중 어느 하나의 제2 제어 게이트(102b)에 대해 도시된 상부 레이아웃을 가질 수 있다. 그러나, 다른 상부 레이아웃들이 사용될 수 있다.
일부 실시예들에서, 제어 게이트 스택들(1102)을 형성하는 프로세스는, 1) 제어 게이트 패턴으로 하드 마스크 층(1006)을 패터닝하는 단계; 및 2) 제어 게이트 패턴을 전달하기 위해 하드 마스크 층(1006)을 설치한 상태에서 제2 유전체 층(1002) 및 제2 도전 층(1004)에 에칭을 실행하는 단계를 포함한다. 그러나, 제어 게이트 스택들(1102)을 형성하기 위한 다른 프로세스들이 적용될 수 있다. 패터닝은 예를 들어 포토리소그래피/에칭 프로세스 또는 일부 다른 적절한 패터닝 프로세스에 의해 실행될 수 있다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제어 게이트 측벽 스페이서들(130)은 제어 게이트 스택들(1102)의 측벽들 상에 형성된다. 제어 게이트 측벽 스페이서들(130)은 예를 들어 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 제어 게이트 측벽 스페이서들(130)은 ONO 막이거나 이들을 포함한다. 일부 실시예들에서, 제어 게이트 측벽 스페이서들(130)을 형성하는 프로세스는, 1) 제어 게이트 스택들(1102)을 덮고 라이닝하는 측벽 스페이서 층을 성막하는 단계; 및 2) 측벽 스페이서 층 내로 에치 백을 실행하는 단계를 포함한다. 그러나, 다른 프로세스들도 사용할 수 있다.
또한, 도 12의 단면도(1200)에 의해 도시된 바와 같이, 플로팅 게이트들(122) 및 플로팅 게이트 유전체 층들(126)은 제어 게이트 스택들(1102)의 아래에 놓인 각각 제1 도전 층(904)(도 11 참조) 및 제1 유전체 층(902)(도 11 참조)으로부터 형성된다. 일부 실시예들에서, 플로팅 게이트들(122) 및 플로팅 게이트 유전체 층들(126)을 형성하는 프로세스는 제어 게이트 측벽 스페이서들(130) 및 제어 게이트 하드 마스크(124)를 하나의 마스크로서 사용하여 제1 도전 층(904) 및 제1 유전체 층(902)으로 에칭을 실행하는 단계를 포함한다. 그러나, 다른 프로세스들도 사용할 수 있다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 제어 게이트 측벽 스페이서들(130)의 측벽들 및 플로팅 게이트들(122)의 측벽들 상에 제3 유전체 층(1302)(게이트 유전체 층으로도 알려짐)이 형성된다. 또한, 제3 유전체 층(1302)은 제어 게이트 스택들(1102)의 측면들에 기판(116) 및 절연 구조물(118)을 라이닝하여 형성된다. 제3 유전체 층(1302)은 소거 게이트(아직 형성되지 않음)를 경계로 하는 제어 게이트 스택들(1102)의 측벽들을 따라 소거 게이트 유전체 층(132)을 규정하고, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 이들을 포함할 수 있다. 제3 유전체 층(1302)을 형성하는 프로세스는 예를 들어, 1) 제어 게이트 스택들(1102)을 덮고 라이닝하는 제3 유전체 층(1302)의 제1 유전체 부분을 성막하는 단계; 2) 제1 유전체 부분을 에치 백(etch back)하는 단계; 및 3) 기판(116) 상에 제3 유전체 층(1302)의 제2 유전체 부분을 성막하는 단계를 포함한다. 그러나, 다른 프로세스들도 사용할 수 있다. 제1 유전체 부분은 예를 들어 기상 성막 및/또는 일부 다른 적절한 증착 프로세스(들)에 의해 형성될 수 있고/있거나 제2 유전체 부분은 예를 들어 열 산화 및/또는 일부 다른 적절한 증착 프로세스(들)에 의해 형성될 수 있다.
도 14의 단면도(1400)에 의해 도시된 바와 같이, 제3 도전층(1402)(게이트 층으로도 알려짐) 및 제1 반사 방지층(1404)이 기판(116) 및 제어 게이트 스택들(1102) 위에 적층 및 덮여서 형성된다. 제3 도전 층(1402)은 제어 게이트 스택들(1102)로부터 제어 게이트 스택들(1102) 사이의 공간들로의 높이의 저하로 인해 제어 게이트 스택들(1102)의 측면들에 대한 오목부를 형성한다. 예를 들어, 제1 제어 게이트 스택(1102a) 및 제2 제어 게이트 스택(1102b)으로부터 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이의 공간으로의 높이의 저하로 인해 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이에 제1 오목부(1406)(제1 반사 방지층(1404)에 의해 채워짐)가 형성된다. 제3 도전 층(1402)은 예를 들어 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 재료일 수 있거나 이들을 포함할 수 있다. 제1 반사 방지층(1404)은 예를 들어 하부 반사 방지 코팅(BARC, bottom antireflective coating) 재료 및/또는 일부 다른 적절한 반사 방지 재료일 수 있거나 이들을 포함할 수 있다.
도 15의 단면도(1500)에 의해 도시된 바와 같이, 제3 도전 층(1402)의 상부 표면은 제어 게이트 스택들(1102)의 상부 표면 아래로 리세스되고, 제1 반사 방지층(1404)은 후속적으로 제거된다. 도시되지는 않았지만, 리세스는 제3 도전 층(1402)으로부터 소거 게이트들을 형성할 수 있다. 소거 게이트들은 소거 게이트 유전체 층(132) 상에 있고, 예를 들어 도 5a 및 도 5b 중 어느 하나의 소거 게이트들(106)과 동일한 상부 레이아웃을 가질 수 있다. 또한, 제1 제어 게이트 스택(1102a)에 인접한 소거 게이트는 예를 들어 도 1a, 도 2 및 도 3a 내지 도 3c 중 어느 하나의 제1 소거 게이트(106a)와 동일한 레이아웃을 가질 수 있고, 및/또는 제2 제어 게이트 스택(1102b)에 인접한 소거 게이트는 예를 들어 도 1a, 도 2 및 도 3a 내지 도 3c 중 어느 하나의 제2 소거 게이트(106b)와 동일한 레이아웃을 가질 수 있다. 리세스는 예를 들어 에치 백(etch back) 및/또는 일부 다른 적절한 프로세스(들)에 의해 수행될 수 있다. 에치 백은, 예를 들어 1) 제3 도전층(1402)이 덮여 있지 않을 때까지 제1 반사 방지층(1404)을 에칭하는 단계; 및 2) 제3 도전 층(1402)의 상부 표면이 제어 게이트 스택들(1102)의 상부 표면들 아래로 리세스될 때까지 제3 도전 층(1402) 및 제1 반사 방지층(1404)을 동시에 에칭하는 단계를 포함한다. 제거는 예를 들어 플라즈마 애싱(ashing) 및/또는 일부 다른 적절한 프로세스에 의해 수행될 수 있다.
도 16의 단면도(1600)에 의해 도시된 바와 같이, 워드 라인 하드 마스크 층(112)은 제어 게이트 스택들(1102) 및 제3 도전 층(1402) 상에 형성된다. 워드 라인 하드 마스크 층(112)은 제3 도전 층(1402) 내의 제1 오목부(1406)를 따르고 그 라인을 따라 형성된다. 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이의 간격(S)이 크기 때문에, 제1 오목부(1406)의 폭(Wi)은 크다. 폭(Wi)은 예를 들어 워드 라인 하드 마스크 층(112)의 두께(T)보다 약 2, 3, 5, 10 배 이상 크다는 점에서 크다. 그러나, 다른 적절한 배수가 적용될 수 있다. 제1 오목부(1406)의 폭(Wi)이 크기 때문에, 워드 라인 하드 마스크층(112)은 제1 오목 부(1406)에서 병합되지 않는다. 즉, 제1 오목부(1406)의 대향 측벽들 상의 워드 라인 하드 마스크 층(112)의 일부분들은 병합되거나 접촉하지 않는다. 일부 실시예들에서, 워드 라인 하드 마스크 층(112)은 제1 워드 라인 하드 마스크 층(112a) 및 제2 워드 라인 하드 마스크 층(112b)을 포함한다. 제1 워드 라인 하드 마스크 층(112a)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다. 제2 워드 라인 하드 마스크 층(112b)은 예를 들어 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다. 워드 라인 하드 마스크 층(112)은 예를 들어 등각 증착, 기상 증착, 일부 다른 적절한 증착 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
또한, 도 16의 단면도(1600)에 의해 도시된 바와 같이, 제2 반사 방지층(1602)이 워드 라인 하드 마스크 층(112)을 덮도록 형성된다. 제2 반사 방지층(1602)은 예를 들어 BARC 재료 및/또는 일부 다른 적절한 반사 방지 재료일 수 있거나 또는 이들을 포함할 수 있다.
도 17의 단면도(1700)에 의해 도시된 바와 같이, 제2 반사 방지층(1602) 및 워드 라인 하드 마스크 층(112)은 워드 라인 패턴으로 패터닝된다. 일부 실시예들에서, 패터닝은, 1) 제2 반사 방지층(1602)에 워드 라인 패턴을 형성하는 단계; 및 2) 제2 반사 방지층(1602)을 이용하여 워드 라인 하드 마스크 층(112)에 에칭을 실행하는 단계를 포함한다. 그러나, 다른 프로세스들도 사용할 수 있다. 예를 들어, 워드 라인 패턴은 포토리소그래피/에칭 프로세스 또는 일부 다른 적절한 프로세스에 의해 제2 반사 방지층(1602)에 형성될 수 있다.
워드 라인 하드 마스크 층(112)이 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이에서 병합되지 않았기 때문에, 워드 라인 하드 마스크 층(112)의 두께(T)는 제1 제어 게이트 스택(1102a)으로부터 제2 제어 게이트 스택(1102b)까지 균일하거나 실질적으로 균일하다. 워드 라인 하드 마스크 층(112)의 두께(T)가 균일하거나 실질적으로 균일하기 때문에, 패터닝은 워드 라인 하드 마스크 층(112)에 걸쳐 균일하며, 워드 라인 레이아웃은 워드 라인 하드 마스크 층(112)에 정확하게 형성된다. 예를 들어, 워드 라인 패턴을 제2 반사 방지층(1602)으로부터 워드 라인 하드 마스크 층(112)으로 정확하게 전달하기 위해 높은 균일성으로 에칭이 수행될 수 있다.
도 18의 단면도(1800)에 의해 도시된 바와 같이, 제2 반사 방지층(1602)이 제거된다. 제거는 예를 들어 플라즈마 애싱(ashing) 또는 일부 다른 적절한 제거 프로세스에 의해 수행될 수 있다.
또한, 도 18의 단면도(1800)에 의해 도시된 바와 같이, 제3 도전 층(1402)(도 17 참조) 및 제3 유전체 층(1302)(도 17 참조) 내로 에칭이 수행된다. 에칭은 워드 라인 하드 마스크 층(112)으로부터 제3 도전 층(1402) 및 제3 유전체 층(1302)으로 워드 라인 패턴을 전달함으로써, 복수의 워드 라인(108) 및 복수의 워드 라인 유전체 층(134)을 형성한다. 워드 라인들(108)은 제어 게이트 스택들(1102)의 측벽들을 따라 형성되고, 워드 라인 유전체 층들(134)은 워드 라인들(108)을 라인한다. 복수의 워드 라인들(108)은 예를 들어 도 5a 및 도 5b 중 복수의 워드 라인들(108)과 동일한 상부 레이아웃을 가질 수 있다. 그러나, 다른 최상부 레이아웃들도 사용될 수 있다. 일부 실시예들에서, 에칭은 또한 제2 워드 라인 하드 마스크 층(112b)을 제거 및/또는 다른 방식으로 제거한다(도 17 참조).
복수의 워드 라인들(108)은 제1 제어 게이트 스택(1102a)과 제2 제어 게이트 스택(1102b) 사이 및 각각 제1 제어 게이트 스택(1102a) 및 제2 제어 게이트 스택(1102b)과 경계를 이루는 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 포함한다. 제1 워드 라인(108a)은 예를 들어 도 1a, 도 2 및 도 3a 내지 도 3c 중 어느 하나의 제1 워드 라인(108a)에 대해 도시된 바와 같이 상부 레이아웃을 가질 수 있고, 제2 워드 라인(108b)은 예를 들어 도 1a, 도 2 및 도 3a 내지 도 3c 중 어느 하나의 제2 워드 라인(108b)에 대해 도시된 바와 같이 상부 레이아웃을 가질 수 있다. 그러나, 다른 상부 레이아웃도 사용될 수 있다.
워드 라인 하드 마스크 층(112)이 워드 라인 패턴을 정확하게 기술하기 때문에, 워드 라인 패턴은 에칭에 의해 제3 도전 층(1402)에 정확하게 전달된다. 그 결과, 제1 워드 라인(108a)과 제2 워드 라인(108b) 사이의 누설 경로들을 한정하는 에칭 잔류물의 가능성이 낮다. 따라서, 에칭의 프로세스 윈도우(예를 들어, 탄력성)가 커서 대량 제조 수율이 높다. 또한, 제1 워드 라인(108a) 및 제2 워드 라인(108b)은 실질적으로 수직인 측벽 프로파일들(SW)을 가질 수 있다. 실질적으로 수직인 측벽 프로파일들(SW)은 제1 워드 라인(108a) 및 제2 워드 라인(108b)을 따라 및/또는 그들 사이에서 균일성을 증가시킬 수 있고, 제1 워드 라인(108a) 및 제2 워드 라인(108b)에 의해 부분적으로 정의된 디바이스들에 대한 동작 파라미터들의 균일성을 증가시킬 수 있다. 증가된 균일성은 디바이스들이 고장 나고 따라서 대량 제조 수율을 증가시킬 가능성을 감소시킬 수 있다.
도 19의 단면도(1900)에 의해 도시된 바와 같이, 제어 게이트 하드 마스크들(124)은 제어 게이트들(102)을 노출시키는 접촉 개구부들(1902)을 형성하기 위해 제어 게이트들(102)의 패드 영역들(예를 들어, 104a)에서 패터닝된다. 패터닝은 예를 들어 포토리소그래피/에칭 프로세스 및/또는 일부 다른 적절한 패터닝 프로세스(들)에 의해 수행될 수 있다.
또한, 도 19의 단면도(1900)에 의해 도시된 바와 같이, 소스/드레인 영역(120)은 워드 라인들(108)에 인접하여 기판(116)에 형성된다. 예를 들어, 제1 소스/드레인 영역(120a)은 제1 워드 라인(108a)과 제2 워드 라인(108b) 사이 및 그 경계에서 기판(116) 내에 형성될 수 있다. 형성은 예를 들어 이온 주입 및/또는 일부 다른 적절한 도핑 프로세스에 의해 수행될 수 있다.
도 20의 단면도(2000)에 의해 도시된 바와 같이, 상호 접속 구조물(702)은 워드 라인들(108) 및 제어 게이트 스택들(1102)을 덮도록 형성된다. 상호 접속 구조물(702)은 상호 접속 유전체 층(114)을 포함하고, 복수의 와이어들 및 복수의 비아들을 더 포함한다. 복수의 와이어들은 제1 레벨 패드 와이어(602), 제2 레벨 패드 와이어(604), 및 제3 레벨 패드 와이어(606)를 포함한다. 복수의 비아들은 패드 접촉 비아(110p), 제1 레벨 패드 비아(608), 및 제2 레벨 패드 비아(610)를 포함한다. 제1 레벨 패드 와이어(602), 제2 레벨 패드 와이어(604), 및 제3 레벨 패드 와이어(606)는 예를 들어 도 6에 도시된 바와 같이 상부 레이아웃들을 가질 수 있다. 그러나, 다른 상부 레이아웃들도 사용될 수 있다.
일부 실시예들에서, 상호 접속 구조물(702)을 형성하기 위한 프로세스는, 1) 단일 다마신 프로세스에 의해 패드 접촉 비아(110p)를 형성하는 단계; 2) 단일 다마신 프로세스에 의해 제1 레벨 패드 와이어(602)를 형성하는 단계; 3) 이중 다마신 프로세스에 의해 제1 레벨 패드 비아(608) 및 제2 레벨 패드 와이어(604)를 형성하는 단계; 및 4) 이중 다마신 프로세스에 의해 제2 레벨 패드 비아(610) 및 제3 레벨 패드 와이어(606)를 형성하는 단계를 포함한한다. 그러나, 다른 프로세스들도 사용할 수 있다. 일부 실시예들에서, 단일 다마신 프로세스는, 1) 유전체 층을 성막하는 단계; 2) 단일 레벨의 도전성 피처들(예를 들어, 비아 레벨 또는 와이어 레벨)에 대한 개구부를 갖는 유전체 층을 패터닝하는 단계; 3) 단일 레벨의 도전성 피처들을 형성하도록 도전성 재료로 개구부를 충전하는 단계를 포함한다. 일부 실시예에서, 이중 다마신 프로세스는, 1) 유전체 층을 성막하는 단계; 2) 2 개의 레벨의 도전성 피처들(예를 들어, 비아 레벨 및 와이어 레벨)에 대한 개구부를 갖는 유전체 층을 패터닝하는 단계; 3) 2 개의 레벨의 도전성 피처들을 형성하도록 도전성 재료로 개구부를 충전하는 단계를 포함한다. 단일 및 이중 다마신 프로세스들의 양쪽 모두에서, 유전체 층은 상호 접속 유전체 층(114)의 일부분에 대응한다.
도 8 내지 도 20은 방법을 참조하여 설명되었지만, 도 8 내지 도 20에 도시된 구조물들은 이 방법으로 제한되지 않고 오히려 그 방법과는 별개의 방법일 수 있다. 또한, 도 8 내지 도 20은 일련의 동작들로 설명되었지만, 이러한 동작들은 다른 실시예들에서 동작의 순서가 변경될 수 있다는 것을 제한하지 않으며, 개시된 방법들은 다른 구조물들에도 적용 가능하다는 것을 이해할 수 있을 것이다. 다른 실시예들에서, 도시되고 설명된 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.
도 21을 참조하면, 도 8 내지 도 20의 방법의 일부 실시예들의 블록도(2100)가 도시되어 있다.
단계 2102에서, 기판으로 연장되는 절연 구조물이 형성되고, 여기서 절연 구조물은 기판의 디바이스 영역의 경계를 표시한다. 예를 들어 도 8을 참조한다.
단계 2104에서, 기판 상에 플로팅 게이트 층이 형성된다. 예를 들어, 도 9를 참조한다.
단계 2106에서, 제1 제어 게이트 스택 및 제2 제어 게이트 스택이 플로팅 게이트 층 상에 형성되고, 여기서 제1 제어 게이트 스택은 패드 영역을 갖는다. 패드 영역은 제1 제어 게이트 스택의 워드 라인 측면 상의 제2 제어 게이트 스택을 향해 돌출하고, 또한 제1 제어 게이트 스택의 소거 게이트 측면 상의 제2 제어 게이트 스택으로부터 멀리 돌출한다. 예를 들어, 도 10 및 도 11을 참조한다. 패드 영역은 제1 제어 게이트 스택의 워드 라인 측면 및 소거 게이트 측면의 양쪽 모두에서 돌출되기 때문에, 패드 영역의 폭은 이들 2 개의 측면들 사이에 퍼지고, 제1 제어 게이트 스택과 제2 제어 게이트 스택 사이의 간격은 패드 영역에서 크다. 전술한 바와 같이, 이는 워드 라인들을 형성하는 동안 하드 마스크 병합을 방지한다.
단계 2108에서, 플로팅 게이트 층은 제1 제어 게이트 스택 및 제2 제어 게이트 스택 아래에 플로팅 게이트를 형성하도록 패터닝된다. 예를 들어 도 12를 참조한다.
단계 2110에서, 제1 제어 게이트 스택 및 제2 제어 게이트 스택과 제1 제어 게이트 스택과 제2 제어 게이트 스택 사이의 기판을 라이닝하는 게이트 유전체 층이 형성된다. 예를 들어 도 13을 참조한다.
단계 2112에서, 게이트 층 및 반사 방지층이 제1 제어 게이트 스택 및 제2 제어 게이트 스택과 게이트 유전체 층을 덮도록 형성된다. 예를 들어 도 14를 참조한다. 게이트 유전체 층은 제1 제어 게이트 스택 및 제2 제어 게이트 스택으로부터 제1 제어 게이트 스택과 제2 제어 게이트 스택 사이의 공간으로의 토포그래피의 변화로 인해 게이트 유전체 층 사이에 오목부를 갖는다.
단계 2114에서, 게이트 유전체 층 및 반사 방지층은 게이트 유전체 층의 상부 표면이 제1 제어 게이트 스택 및 제2 제어 게이트 스택의 상부 표면 아래에 있을 때까지 리세스된다. 예를 들어 도 15를 참조한다. 또한, 오목부는 리세스 후에도 지속된다.
단계 2116에서, 워드 라인 하드 마스크 층은 제1 제어 게이트 스택 및 제2 제어 게이트 스택과 게이트 유전체 층 상에 형성되고, 여기서 워드 라인 하드 마스크 층은 워드 라인 패턴을 갖는다. 예를 들어 도 16 및 도 17을 참조한다. 형성 단계는 워드 라인 하드 마스크 층을 성막하는 단계와, 워드 라인 하드 마스크 층을 워드 라인 패턴으로 패터닝하는 단계를 포함한다. 제1 제어 게이트 스택과 제2 제어 게이트 스택 사이의 간격이 패드 영역에서 크기 때문에, 오목부의 폭은 패드 영역에서 크다. 오목부의 폭이 크기 때문에, 워드 라인 하드 마스크 층은 오목부에서 병합하지 않고 오목부를 라이닝한다. 또한, 워드 라인 하드 마스크 층의 두께는 제1 제어 게이트 스택으로부터 제2 제어 게이트 스택까지 균일하거나 실질적으로 균일하다. 따라서, 패터닝은 워드 라인 하드 마스크 층 전체에 걸쳐 균일하게 수행될 수 있고, 워드 라인 패턴은 워드 라인 하드 마스크 층에 정확하게 형성될 수 있다.
단계 2118에서, 제1 제어 게이트 스택과 제2 제어 게이트 스택 사이에 각각 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 경계로 하는 제1 워드 라인 및 제2 워드 라인을 형성하도록 워드 라인 하드 마스크 층이 제 위치에 있는 게이트 유전체 층 내로 에칭이 수행된다. 예를 들어 도 18을 참조한다. 워드 라인 하드 마스크 층은 균일하거나 실질적으로 균일한 두께를 가지고 있기 때문에, 에칭 중에 게이트 유전체 층의 마스크된 부분들에 균일한 보호를 제공한다. 에칭 중에 균일한 보호 및 워드 라인 하드 마스크 층이 워드 라인 패턴을 정확하게 기술하기 때문에, 에칭은 워드 라인 패턴을 게이트 유전체 층에 정확하게 전달한다. 따라서, 제1 워드 라인과 제2 워드 라인 사이의 누설 경로들을 한정하는 에칭 잔류물의 위험은 낮고, 제1 워드 라인 및 제2 워드 라인의 측벽 프로파일들은 수직 또는 실질적으로 수직이다. 누설 경로들의 가능성이 낮아서 에칭의 프로세스 윈도우가 커지고(예를 들어 탄성이 증가한다) 대량 제조 수율이 증가한다. 수직 또는 실질적으로 수직인 측벽 프로파일들은 제1 워드 라인 및 제2 워드 라인에 의해 부분적으로 정의된 디바이스들에 대한 동작 파라미터들의 균일성을 증가시키고, 따라서 대량 제조 수율을 추가로 증가시킨다.
단계 2120에서, 소스/드레인 영역은 제1 워드 라인과 제2 워드 라인 사이의 기판 내에 형성된다. 예를 들어 도 19를 참조한다.
단계 2122에서, 상호 접속 구조물은 제1 제어 게이트 스택 및 제2 제어 게이트 스택과 제1 워드 라인 및 제2 워드 라인 위에 형성된다. 예를 들어 도 20을 참조한다.
도 21의 블록도(2100)가 본 명세서에서 일련의 동작들이나 사건들로서 도시되고 설명되고 있지만, 그러한 동작들이나 사건들의 도시된 순서는 제한적인 의미로서 해석되지 않는 것으로 이해될 수 있을 것이다. 예를 들어, 일부 동작들은 본 명세서에 도시 및/또는 설명된 것과는 상이한 순서 및/또는 다른 동작들이나 사건들과 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하는데 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작들은 하나 이상의 독립된 동작들 및/또는 단계들에서 수행될 수 있다.
일부 실시예들에서, 본 출원은 복수의 행들 및 복수의 열들의 복수의 셀들을 포함하는 메모리 어레이 - 상기 복수의 행들은 제1 행을 포함함 -; 메모리 어레이의 제1 행을 따라 연장되는 소거 게이트 및 제1 워드 라인; 및 제1 행을 따라 연장되고, 소거 게이트와 제1 워드 라인 사이에 위치하여 서로 경계를 이루며, 소거 게이트 및 제1 워드 라인을 향해 돌출하는 제1 패드 영역을 갖는 제1 제어 게이트를 포함하는 집적 칩을 제공한다. 일부 실시예들에서, 소거 게이트 및 제1 워드 라인은 제1 패드 영역을 따른다. 일부 실시예들에서, 제1 패드 영역은 소거 게이트 및 제1 워드 라인을 향하여 동일한 양만큼 돌출한다. 일부 실시예들에서, 집적 칩은 제1 패드 영역 위에 놓여 접촉하는 접촉 비아를 더 포함한다. 일부 실시예들에서, 제1 제어 게이트는 소거 게이트 및 제1 워드 라인을 향해 돌출하는 제2 패드 영역을 갖는다. 일부 실시예들에서, 제1 제어 게이트의 폭은 제1 패드 영역으로부터 제2 패드 영역까지 실질적으로 균일하다. 일부 실시예들에서, 집적 칩은 제1 제어 게이트 위에 상승되고 제1 행과 평행하게 연장된 금속 라인을 더 포함하고, 금속 라인은 제1 패드 영역으로부터 제2 패드 영역으로의 도전성 경로를 부분적으로 한정한다. 일부 실시예들에서, 복수의 행들은 제2 행을 포함하고, 집적 칩은, 어레이의 제2 행을 따라 연장되는 제2 워드 라인; 및 제2 행을 따라 연장되며, 소거 게이트와 제2 워드 라인 사이에 위치하여 서로 경계를 이루고, 소거 게이트 및 제2 워드 라인을 향해 돌출하는 제2 패드 영역을 가지며, 제1 패드 영역 및 제2 패드 영역이 소거 게이트의 대향 측면들 상에 각각 있고 대각선으로 대향하는 것인 제2 제어 게이트를 더 포함한다.
일부 실시예들에서, 본 출원은 제1 제어 게이트 및 제2 제어 게이트가 평행하게 연장되고 제1 패드 영역 및 제2 패드 영역을 각각 갖는 것인 제1 제어 게이트 및 제2 제어 게이트 - 제1 제어 게이트는 제1 패드 영역으로부터 제2 패드 영역에 이르기까지 제1 폭을 가지며, 제1 패드 영역에서의 제1 폭보다 더 큰 제2 폭을 가짐 -; 및 제1 제어 게이트와 평행하게 연장되어 제1 제어 게이트와 경계를 이루며, 제1 패드 영역에서 오목하게 되고 제1 패드 영역과 일치하는 제어 게이트 측부을 갖는 것인 소거 게이트를 포함하는 또 다른 집적 칩을 제공한다. 일부 실시예들에서, 소거 게이트는 제1 제어 게이트와 제2 제어 게이트 사이에 위치하여 서로 경계를 이루며, 제2 패드 영역의 가장자리를 둘러싸고 있다. 일부 실시예에서, 제2 제어 게이트는 제2 패드 영역으로부터 제1 패드 영역에 이르기까지 제1 폭을 가지며, 제2 패드 영역에서 제2 폭을 갖는다. 일부 실시예들에서, 집적 칩은 제1 제어 게이트와 제2 제어 게이트 사이에 위치하며, 제1 패드 영역 및 제2 패드 영역의 일부분들을 각각 둘러싸고 있는 제1 워드 라인 및 제2 워드 라인을 더 포함한다. 일부 실시예들에서, 집적 칩은 제1 워드 라인과 제2 워드 라인 사이에서 서로 경계를 이루는 소스/드레인 영역을 더 포함한다. 일부 실시예들에서, 제1 패드 영역에서 제1 제어 게이트와 제2 제어 게이트 사이의 거리는 약 0.39 마이크로미터보다 더 크다. 일부 실시예들에서, 집적 칩은 제1 패드 영역 및 제2 패드 영역의 하부에 부분적으로 위치하는 절연 구조물을 더 포함한다.
일부 실시예들에서, 본 출원은 집적 칩을 형성하는 방법을 제공하며, 본 발명의 방법은, 기판 상에 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 형성하는 단계 - 제1 제어 게이트 스택은 제2 제어 게이트 스택을 향해 돌출하는 제1 돌출부, 및 제1 돌출부가 있는 위치에서 제2 제어 게이트 스택으로부터 멀리 돌출된 제2 돌출부를 포함함 -; 제1 제어 게이트 스택 및 제2 제어 게이트 스택 위에 게이트 층을 성막하는 단계; 및 제1 소거 게이트 및 제1 워드 라인을 형성하기 위해 게이트 층을 패터닝하는 단계 - 제1 소거 게이트 및 제1 워드 라인은 각각 제1 제어 게이트 스택의 대향 측면들 상에 있고, 제1 워드 라인 및 제1 소거 게이트는 각각 제1 돌출부 및 제2 돌출부를 따름 - 를 포함한다. 일부 실시예들에서, 패터닝 단계는, 게이트 층의 상부 표면이 제1 제어 게이트 스택 및 제2 제어 게이트 스택의 각각의 상부 표면 아래에 있을 때까지 게이트 층을 에칭 백하는 단계; 제1 게이트 스택 및 제2 게이트 스택과 게이트 층 위에 하드 마스크 층을 성막하는 단계 - 하드 마스크 층의 두께는 제1 제어 게이트 스택으로부터 제2 제어 게이트 스택으로 실질적으로 균일함 -; 하드 마스크 층을 워드 라인 패턴으로 패터닝하는 단계; 및 하드 마스크 층을 이용하여 게이트 층 내부로 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 본 발명의 방법은 제1 워드 라인에 인접한 소스/드레인 영역을 형성하기 위해 기판 내부로 도펀트들을 주입하는 단계를 더 포함한다. 일부 실시예들에서, 패터닝 단계는 제2 제어 게이트 스택에 대향하는 워드 라인 측벽을 갖는 제1 워드 라인을 형성하고, 워드 라인 측벽은 실질적으로 수직이다. 일부 실시예들에서, 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 형성하는 단계는, 기판 상에 제어 게이트 층을 성막하는 단계; 및 제어 게이트 층에 제어 게이트 패턴을 전달하기 위해 제어 게이트 층 내부로 에칭을 수행하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
<부기>
1. 집적 칩에 있어서,
복수의 행들 및 복수의 열들의 복수의 셀들을 포함하는 메모리 어레이 - 상기 복수의 행들은 제1 행을 포함함 -;
상기 메모리 어레이의 상기 제1 행을 따라 연장되는(elongated) 소거 게이트(erase gate) 및 제1 워드 라인; 및
상기 제1 행을 따라 연장되고, 상기 소거 게이트와 상기 제1 워드 라인 사이에 위치하여 이들의 경계를 이루고, 상기 소거 게이트 및 상기 제1 워드 라인을 향해 돌출하는 제1 패드 영역을 갖는 제1 제어 게이트
를 포함하는, 집적 칩.
2. 제1항에 있어서, 상기 소거 게이트 및 상기 제1 워드 라인은 제1 패드 영역에 컨포멀(conformal)하는 것인, 집적 칩.
3. 제1항에 있어서, 상기 제1 패드 영역은 상기 소거 게이트 및 상기 제1 워드 라인을 향하여 동일한 양만큼 돌출하는 것인, 집적 칩.
4. 제1항에 있어서, 상기 제1 패드 영역의 위에 놓여 상기 제1 패드 영역과 접촉하는 접촉 비아를 더 포함하는 것인, 집적 칩.
5. 제1항에 있어서, 상기 제1 제어 게이트는 상기 소거 게이트 및 상기 제1 워드 라인을 향해 돌출하는 제2 패드 영역을 갖는 것인, 집적 칩.
6. 제5항에 있어서, 상기 제1 제어 게이트의 폭은 상기 제1 패드 영역으로부터 상기 제2 패드 영역까지 실질적으로 균일한 것인, 집적 칩.
7. 제5항에 있어서, 상기 제1 제어 게이트 위로 상승되고 상기 제1 행과 평행하게 연장된 금속 라인을 더 포함하고,
상기 금속 라인은 상기 제1 패드 영역으로부터 상기 제2 패드 영역으로의 도전성 경로를 부분적으로 정의하는 것인, 집적 칩.
8. 제1항에 있어서, 상기 복수의 행들은 제2 행을 포함하고,
상기 집적 칩은,
상기 메모리 어레이의 상기 제2 행을 따라 연장되는 제2 워드 라인; 및
상기 제2 행을 따라 연장되며, 상기 소거 게이트와 상기 제2 워드 라인 사이에 위치하여 이들의 경계를 이루고, 상기 소거 게이트 및 상기 제2 워드 라인을 향해 돌출하는 제2 패드 영역을 갖는 제2 제어 게이트 - 상기 제1 패드 영역 및 상기 제2 패드 영역은, 상기 소거 게이트의 양 측(opposite sides) 상에 각각 있고 대각선으로 대향함 -
를 더 포함하는 것인, 집적 칩.
9. 집적 칩에 있어서,
제1 제어 게이트 및 제2 제어 게이트 - 상기 제1 제어 게이트 및 상기 제2 제어 게이트는, 평행하게 연장되고 제1 패드 영역 및 제2 패드 영역을 각각 갖고, 상기 제1 제어 게이트는 상기 제1 패드 영역으로부터 상기 제2 패드 영역과 거의 수평 부분 까지의 제1 폭을 가지며, 상기 제1 제어 게이트는 상기 제1 패드 영역에서 상기 제1 폭보다 더 큰 제2 폭을 가짐 -; 및
상기 제1 제어 게이트와 평행하게 연장되어 상기 제1 제어 게이트와 경계를 이루며, 상기 제1 패드 영역에서 오목하게 되고(indented) 상기 제1 패드 영역에 컨포멀하는 제어 게이트 측부를 갖는 것인 소거 게이트
를 포함하는 집적 칩.
10. 제9항에 있어서, 상기 소거 게이트는 상기 제1 제어 게이트와 상기 제2 제어 게이트 사이에 위치하여 이들의 경계를 이루며, 상기 소거 게이트는 상기 제2 패드 영역의 가장자리를 둘러싸고 있는 것인, 집적 칩.
11. 제9항에 있어서, 상기 제2 제어 게이트는 상기 제2 패드 영역으로부터 상기 제1 패드 영역 주위까지의 제1 폭을 가지며, 상기 제2 제어 게이트는 상기 제2 패드 영역에서 제2 폭을 갖는 것인, 집적 칩.
12. 제9항에 있어서, 제1 워드 라인 및 제2 워드 라인을 더 포함하며, 상기 제1 워드 라인 및 상기 제2 워드 라인은, 상기 제1 제어 게이트와 상기 제2 제어 게이트 사이에 위치하며, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 제1 패드 영역 및 제2 패드 영역의 일부분들을 각각 둘러싸고 있는 것인, 집적 칩.
13. 제12항에 있어서, 상기 제1 워드 라인과 상기 제2 워드 라인 사이에서 이들의 경계를 이루는 소스/드레인 영역을 더 포함하는, 집적 칩.
14. 제9항에 있어서, 상기 제1 패드 영역에서 상기 제1 제어 게이트와 상기 제2 제어 게이트 사이의 거리는 약 0.39 마이크로미터보다 큰 것인, 집적 칩.
15. 제9항에 있어서, 상기 제1 패드 영역 및 상기 제2 패드 영역의 하부에 부분적으로 위치하는 절연 구조물을 더 포함하는, 집적 칩.
16. 집적 칩을 형성하는 방법에 있어서,
기판 상에 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 형성하는 단계 - 상기 제1 제어 게이트 스택은, 상기 제2 제어 게이트 스택을 향해 돌출하는 제1 돌출부를 갖고, 상기 제1 돌출부와 수평인 위치에서 상기 제2 제어 게이트 스택으로부터 먼쪽으로 돌출하는 제2 돌출부를 더 포함함 -;
상기 제1 제어 게이트 스택 및 상기 제2 제어 게이트 스택 위에 게이트 층을 성막(deposit)하는 단계; 및
제1 소거 게이트 및 제1 워드 라인을 형성하기 위해 상기 게이트 층을 패터닝하는 단계 - 상기 제1 소거 게이트 및 상기 제1 워드 라인은 상기 제1 제어 게이트 스택의 양 측 상에 각각 있고, 상기 제1 워드 라인 및 상기 제1 소거 게이트는 각각 상기 제1 돌출부 및 상기 제2 돌출부에 컨포멀함 -
를 포함하는, 집적 칩을 형성하는 방법.
17. 제16항에 있어서, 상기 패터닝하는 단계는,
상기 게이트 층의 상부 표면이 상기 제1 제어 게이트 스택 및 상기 제2 제어 게이트 스택의 각각의 상부 표면 아래에 있을 때까지, 상기 게이트 층을 에칭 백하는 단계;
상기 제1 게이트 스택 및 제2 게이트 스택과 상기 게이트 층 위에 하드 마스크 층을 성막하는 단계 - 상기 하드 마스크 층의 두께는 상기 제1 제어 게이트 스택으로부터 상기 제2 제어 게이트 스택까지 실질적으로 균일함 -;
상기 하드 마스크 층을 워드 라인 패턴으로 패터닝하는 단계; 및
제 위치의 상기 하드 마스크 층으로 상기 게이트 층 내로 에칭을 수행하는 단계
를 포함하는 것인, 집적 칩을 형성하는 방법.
18. 제16항에 있어서, 상기 제1 워드 라인에 인접한 소스/드레인 영역을 형성하기 위해 상기 기판 내로 도펀트들을 주입하는 단계를 더 포함하는, 집적 칩을 형성하는 방법.
19. 제16항에 있어서, 상기 패터닝하는 단계는 상기 제2 제어 게이트 스택에 마주보는 워드 라인 측벽을 갖는 상기 제1 워드 라인을 형성하고, 상기 워드 라인 측벽은 실질적으로 수직인 것인, 집적 칩을 형성하는 방법.
20. 제16항에 있어서, 상기 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 형성하는 단계는,
상기 기판 상에 제어 게이트 층을 성막하는 단계; 및
상기 제어 게이트 층에 제어 게이트 패턴을 전사(transfer)하기 위해 상기 제어 게이트 층 내로 에칭을 수행하는 단계
를 포함하는 것인, 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    복수의 행들 및 복수의 열들의 복수의 셀들을 포함하는 메모리 어레이 - 상기 복수의 행들은 제1 행을 포함함 -;
    상기 메모리 어레이의 상기 제1 행을 따라 연장되는(elongated) 소거 게이트(erase gate) 및 제1 워드 라인; 및
    상기 제1 행을 따라 연장되고, 상기 소거 게이트와 상기 제1 워드 라인 사이에 위치하여 이들의 경계를 이루고, 상기 소거 게이트 및 상기 제1 워드 라인을 향해 돌출하는 제1 패드 영역을 갖는 제1 제어 게이트
    를 포함하고,
    상기 소거 게이트는 상기 제1 패드 영역에 컨포멀(conformal)하고,
    상기 제1 패드 영역에 컨포멀한 상기 소거 게이트 부분의 폭은 상기 소거 게이트의 나머지 부분의 폭보다 좁은 것인, 집적 칩.
  2. 제1항에 있어서, 상기 제1 워드 라인은 상기 제1 패드 영역에 컨포멀(conformal)하는 것인, 집적 칩.
  3. 제1항에 있어서, 상기 제1 패드 영역은 상기 소거 게이트 및 상기 제1 워드 라인을 향하여 동일한 양만큼 돌출하는 것인, 집적 칩.
  4. 제1항에 있어서, 상기 제1 패드 영역의 위에 놓여 상기 제1 패드 영역과 접촉하는 접촉 비아를 더 포함하는 것인, 집적 칩.
  5. 제1항에 있어서, 상기 제1 제어 게이트는 상기 소거 게이트 및 상기 제1 워드 라인을 향해 돌출하는 제2 패드 영역을 갖는 것인, 집적 칩.
  6. 제5항에 있어서, 상기 제1 제어 게이트의 폭은 상기 제1 패드 영역으로부터 상기 제2 패드 영역까지 균일한 것인, 집적 칩.
  7. 제5항에 있어서, 상기 제1 제어 게이트 위로 상승되고 상기 제1 행과 평행하게 연장된 금속 라인을 더 포함하고,
    상기 금속 라인은 상기 제1 패드 영역으로부터 상기 제2 패드 영역으로의 도전성 경로를 부분적으로 정의하는 것인, 집적 칩.
  8. 제1항에 있어서, 상기 복수의 행들은 제2 행을 포함하고,
    상기 집적 칩은,
    상기 메모리 어레이의 상기 제2 행을 따라 연장되는 제2 워드 라인; 및
    상기 제2 행을 따라 연장되며, 상기 소거 게이트와 상기 제2 워드 라인 사이에 위치하여 이들의 경계를 이루고, 상기 소거 게이트 및 상기 제2 워드 라인을 향해 돌출하는 제2 패드 영역을 갖는 제2 제어 게이트 - 상기 제1 패드 영역 및 상기 제2 패드 영역은, 상기 소거 게이트의 양 측(opposite sides) 상에 각각 있고 대각선으로 대향함 -
    를 더 포함하는 것인, 집적 칩.
  9. 집적 칩에 있어서,
    제1 제어 게이트 및 제2 제어 게이트 - 상기 제1 제어 게이트 및 상기 제2 제어 게이트는, 평행하게 연장되고 제1 패드 영역 및 제2 패드 영역을 각각 갖고, 상기 제1 제어 게이트는 상기 제1 패드 영역으로부터 상기 제2 패드 영역과 수평인 부분까지의 제1 폭을 가지며, 상기 제1 제어 게이트는 상기 제1 패드 영역에서 상기 제1 폭보다 더 큰 제2 폭을 가짐 -; 및
    상기 제1 제어 게이트와 평행하게 연장되어 상기 제1 제어 게이트와 경계를 이루며, 상기 제1 패드 영역에서 오목하게 되고(indented) 상기 제1 패드 영역에 컨포멀하는 제어 게이트 측부를 갖는 것인 소거 게이트
    를 포함하고,
    상기 제1 패드 영역에 컨포멀한 상기 소거 게이트 부분의 폭은 상기 소거 게이트의 나머지 부분의 폭보다 좁은 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 상에 제1 제어 게이트 스택 및 제2 제어 게이트 스택을 형성하는 단계 - 상기 제1 제어 게이트 스택은, 상기 제2 제어 게이트 스택을 향해 돌출하는 제1 돌출부를 갖고, 상기 제1 돌출부와 수평인 위치에서 상기 제2 제어 게이트 스택으로부터 먼쪽으로 돌출하는 제2 돌출부를 더 포함함 -;
    상기 제1 제어 게이트 스택 및 상기 제2 제어 게이트 스택 위에 게이트 층을 성막(deposit)하는 단계; 및
    제1 소거 게이트 및 제1 워드 라인을 형성하기 위해 상기 게이트 층을 패터닝하는 단계 - 상기 제1 소거 게이트 및 상기 제1 워드 라인은 상기 제1 제어 게이트 스택의 양 측 상에 각각 있고, 상기 제1 워드 라인 및 상기 제1 소거 게이트는 각각 상기 제1 돌출부 및 상기 제2 돌출부에 컨포멀함 -
    를 포함하고,
    상기 제2 돌출부에 컨포멀한 상기 제1 소거 게이트 부분의 폭은 상기 제1 소거 게이트의 나머지 부분의 폭보다 좁은 것인, 집적 칩을 형성하는 방법.
KR1020190045551A 2018-09-26 2019-04-18 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃 KR102258944B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862736593P 2018-09-26 2018-09-26
US62/736,593 2018-09-26
US16/248,881 US11127827B2 (en) 2018-09-26 2019-01-16 Control gate strap layout to improve a word line etch process window
US16/248,881 2019-01-16

Publications (2)

Publication Number Publication Date
KR20200035827A KR20200035827A (ko) 2020-04-06
KR102258944B1 true KR102258944B1 (ko) 2021-06-03

Family

ID=69725656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190045551A KR102258944B1 (ko) 2018-09-26 2019-04-18 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃

Country Status (5)

Country Link
US (3) US11127827B2 (ko)
KR (1) KR102258944B1 (ko)
CN (1) CN110957322B (ko)
DE (1) DE102019101676A1 (ko)
TW (1) TWI717738B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US10861553B2 (en) * 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
US11527543B2 (en) * 2020-06-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilicon removal in word line contact region of memory devices
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN113013255B (zh) * 2021-03-24 2024-05-03 上海华虹宏力半导体制造有限公司 分栅存储器及其制造方法
CN113451319A (zh) * 2021-06-28 2021-09-28 长江存储科技有限责任公司 一种半导体器件的制造方法
CN113611745B (zh) * 2021-07-30 2024-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604875B1 (ko) * 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
KR101496110B1 (ko) * 2011-11-17 2015-02-25 실리콘 스토리지 테크놀로지 인크 커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이
US20160056250A1 (en) 2014-08-25 2016-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed Salicide Structure to Integrate a Flash Memory Device with a High K, Metal Gate Logic Device
KR101650655B1 (ko) 2015-01-14 2016-08-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들
US20180233509A1 (en) 2017-02-16 2018-08-16 Globalfoundries Singapore Pte. Ltd. Strap layout for non-volatile memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180368B1 (en) * 1988-03-23 2001-01-30 University Of Melbourne Ryegrass pollen allergen
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US20050012137A1 (en) * 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4773073B2 (ja) * 2004-08-11 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7352033B2 (en) * 2005-08-30 2008-04-01 Halo Lsi Inc. Twin MONOS array for high speed application
US20090098721A1 (en) * 2007-10-16 2009-04-16 Michael-Y Liu Method of fabricating a flash memory
US20110085348A1 (en) * 2009-10-13 2011-04-14 Dobson Paul J LED light source for fiber optic cable
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
DE102011017332A1 (de) * 2011-04-16 2012-10-18 Volkswagen Aktiengesellschaft Verfahren zur Datenkommunikation in einem Fahrzeug und Datenkommunikationsvorrichtung
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9111796B2 (en) * 2014-01-20 2015-08-18 United Microelectronics Corp. Semiconductor structure and layout structure for memory devices
US9397228B2 (en) * 2014-12-04 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9653302B2 (en) * 2015-07-31 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with multiple spacer and method for manufacturing the same
US10879251B2 (en) * 2017-04-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604875B1 (ko) * 2004-06-29 2006-07-31 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
KR101496110B1 (ko) * 2011-11-17 2015-02-25 실리콘 스토리지 테크놀로지 인크 커플링 게이트의 개선된 스트래핑을 구비한 스플릿 게이트 비-휘발성 플로팅 게이트 메모리 셀의 어레이
US20160056250A1 (en) 2014-08-25 2016-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed Salicide Structure to Integrate a Flash Memory Device with a High K, Metal Gate Logic Device
KR101650655B1 (ko) 2015-01-14 2016-08-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 분할 게이트 플래시 메모리 디바이스들 내에 주입 펀치 쓰루를 방지하거나 제한하기 위한 기법들
US20180233509A1 (en) 2017-02-16 2018-08-16 Globalfoundries Singapore Pte. Ltd. Strap layout for non-volatile memory device

Also Published As

Publication number Publication date
US11127827B2 (en) 2021-09-21
US20240088246A1 (en) 2024-03-14
KR20200035827A (ko) 2020-04-06
DE102019101676A1 (de) 2020-03-26
TWI717738B (zh) 2021-02-01
TW202013520A (zh) 2020-04-01
US20210399103A1 (en) 2021-12-23
CN110957322B (zh) 2022-09-20
US11869951B2 (en) 2024-01-09
US20200098877A1 (en) 2020-03-26
CN110957322A (zh) 2020-04-03

Similar Documents

Publication Publication Date Title
KR102258944B1 (ko) 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃
KR102380820B1 (ko) 수직형 메모리 장치
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US11088040B2 (en) Cell-like floating-gate test structure
CN111326524B (zh) 制造三维非易失性存储器装置的方法
KR20080010900A (ko) 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR102282231B1 (ko) 임베딩된 플래시를 위한 디바이스 영역 레이아웃
TWI549228B (zh) 動態隨機存取記憶體單元及其製作方法
US10147738B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR102661853B1 (ko) 3차원 반도체 메모리 소자
US11937428B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20220044995A1 (en) Memory Arrays And Methods Used In Forming A Memory Array
US11791287B2 (en) Semiconductor device including a cutting region having a height greater than a height of a channel structure
KR20070099962A (ko) 플래쉬 메모리 소자 및 그의 제조방법
US11264292B2 (en) Cell-like floating-gate test structure
US11699488B2 (en) Device-region layout for embedded flash
US20070238240A1 (en) Method of forming a transistor in a non-volatile memory device
US20230061925A1 (en) 3d nor type memory array with wider source/drain conductive lines
KR100946120B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
CN116568024A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant