JPH0389557A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的書きかえ可能不輝発性半導体記憧装
置（以下ｒＥＥＰＲＯＭＪという、）に関するものであ
る。

〔従来の技術〕

第５図は一般に知られている従来の電気的情報の書込み
消去が可能なＥＥＦＲＯＭを示すブロック図である。

第５図を参照して、このＥＥＦＲＯＭは、ＥＥＦＲＯＭ
セルを含むメモリアレイ５０と、外部からロウアドレス
信号を受取るロウアドレスバッファ５１と、コラムアド
レス信号を受取るコラムアドレスバンファ５２と、これ
らのアドレス信号をデコードし特定のメモリセルに接続
されたワード線およびビット線に電圧を与えるロウデコ
ーダ５３およびコラムデコーダ５４と、２つのデコーダ
により指定されたメモリセルにストアされた信号をＹゲ
ート５５を介して読出すセンスアンプ５６と、読出され
た信号を出力するための出力バッファ５７と、外部から
制御信号を受けて各部に与える制御信号入カバンファ５
８とを含む。

動作において、センスアンプ５６はメモリセルにストア
された信号を検出し、それを増幅して出カバソファ５７
に与える。第６図は、第５図に示されているメモリアレ
イ５０およびＹゲート５５の例を示す回路図である。

第６図を参照し、Ｙゲート５５は、Ｉ　１０＆９１５９
とビット＆ｆＩ３１との間に接続されたトランジスタ６
０と、ＣＧｖＡ６１とコントロールゲートｖＡ６２との
間に接続されたトランジスタ６３とを含む。

トランジスタ６０および６３のゲートにＹゲート信号Ｙ
２が与えられる。Ｙゲート信号Ｙ１が与えられるトラン
ジスタも同様に接続されている。

メモリアレイ５０では４ビツトのメモリセルが示されて
いる。１つのメモリセルはフローティングゲートを有す
るメモリトランジスタ６と、ゲートがワード線３２に接
続され、メモリトランジスタ６にストアされた信号をビ
ット線３１に与える選択トランジスタ３とを含む。また
、他の選択トランジスタ３ａはゲートがワード線３２に
接続され、コントロールゲート、４Ｉ６２の信号をメモ
リトランジスタ６のゲートに与えるよう接続される。

動作において、メモリトランジスタ６はそのフローティ
ングゲートに電子が蓄えられているか否かによって２値
の信号を記惚する。電子が蓄えられているとき、メモリ
トランジスタ６のしきい値電圧が高くなる。これにより
メモリトランジスタ６は読出動作においてオフする。電
子が蓄えられていないとき、メモリトランジスタ６のし
きい値電圧は負となる。これにより、メモリトランジス
タ６は読出動作においてオンする。

センスアンプからの読出しのための電圧はトラ、ンジス
タ６０を介してビット線３１に与えられ、この電圧がさ
らに選択トランジスタ３を介してメモリトランジスタ６
に与えられる。これにより、センスアンプにおいてメモ
リトランジスタ６に電流が流れるか否かを検出すること
ができ、したがってメモリトランジスタ６にストアされ
た信号を読出すことができる。

第７Ａ図は従来のフローティ、ングゲートを有するＥＥ
ＦＲＯＭの平面図である。第７図Ｂは第７Ａ図の■Ｂ−
■Ｂ線における断面構造を示す図である。第７Ａ図およ
び第７Ｂ図を参照して、ＥＥＰＲＯＭの構造を説明する
。

ＥＥＦＲＯＭは、Ｐ型シリコン半導体基板２０の主表面
上に形成されたメモリトランジスタ６と選択トランジス
タ３とを含む、メモリトランジスタ６は半導体基Ｆｉ２
０の主表面上に形成されたドレイン領域となるトンネル
不純物拡散層９と、ソース領域２と、トンネル不純物拡
散層９上の所定の領域に形成された薄い膜厚のトンネル
酸化シリコンｌ！１６と、少なくともトンネル酸化シリ
コン１１１６を含む領域で半導体基板２０上に絶縁膜を
介して形成されるポリシリコンからなるフローティング
ゲート１４と、フローティングゲート１４上に層間絶縁
膜１５を介して形成されるコントロールゲート７とを含
む、コントロールゲート７とフローティングゲート１４
とはその間の層間絶縁１１１１５を誘電物質として互い
に重なり合った領域において容量を形成する。またフロ
ーティングゲ−）１４と接続用不純物拡散層５に接続さ
れたトンネル不純物拡散層９は、トンネル酸化シリコン
膜１６の形成領域においてトンネル酸化シリコン膜１６
を誘電物質として容量を形成する。さらにトンネル酸化
シリコン膜１６を除いた領域において、フローティング
ゲー）１４とＰ型シリコン半導体基板２０とが形成する
容量も存在する。フローティングゲート１４は電荷を蓄
積する。コントロールゲート７と接続用不純物拡散層５
との間に印加される電圧に応してトンネル酸化シリコン
膜１６を介してフローティングゲート１４とトンネル不
純物拡散層９との間で電荷の放出／注入が行なわれる０
選択トランジスタ３は、半導体基板２０の主表面上に間
隔を隔てて形成された接続不純物拡散層５およびドレイ
ン領域ｌと、その間に形成されたワードラインとなる選
択ゲート電極４とを含む０選択ゲート電極４と半導体基
板２０の主表面との間には選択ゲート酸化シリコン１１
１３が形成されている。ドレイン領域１はコンタクト孔
を介してビットｗＡ３１に接続される。

遺灰トランジスタ３は選択ゲート電極４を介して与えら
れる信号に応答してオン、オフする。それによって、選
択トランジスタ３に接続されるメモリトランジスタ６が
有する情報をビットライン３１に読出す。

次にＥＥＦＲＯＭの動作を説明する。ＥＥＦＲＯＭは読
出し、消去、書込みの３つの基本的動作モードを有する
。

以下の表はフローティングゲート１４に情報電荷を書込
んだり消去したり読出したりするときに各要素に印加さ
れる電圧を示したものである。

要　　素　　　　読出し　　消去　　書込み−）１ ここでＶＰＦはプログラム電圧であり、■、はフローテ
ィング時の電位であり、ｖｗ、ｖｔは各動作時のフロー
ティングゲート１４の電位を示す。

上記表に示したように続出時には５Ｖが選択ゲート電極
４に印加され、！■がピントライン３１に印加され、コ
ントロールゲート７とソース＆１１１２が接地される。

メモリセルの消去時には、ＶＰＦが選択ゲート電極４に
印加され、ビットライン３１およびソース＆！！１２が
接地される。この消去サイクルにおいてフローティング
ゲート１４上に正の電荷が印加される。書込時にはＶＦ
Ｐが選択ゲート電極４とビットライン３１に印加され、
コントロールゲート７が接地されソース＆ｉ１２はフロ
ーティング状態にされる。これによってフローティング
ゲート１４上に負の電荷が注入される。

第８Ａ図、第８Ｂ図は第７Ａ図、第７Ｂ図に示すＥＥＦ
ＲＯＭの等化回路図である。ここで０１はトンネル領域
に形成されるトンネルキャパシタンスである。Ｃ２はフ
ローティングゲート１４と、コントロールゲート７とそ
の間に挾まれた眉間酸化絶縁［１５とで形成された容量
である１、Ｃ１は寄生容量でトンネル領域以外のフロー
ティングゲート１４とその下部に形成されたトンネル不
純物拡散層９とその間に挾まれたトンネル酸化シリコン
Ｈ１６とから形成される。たとえば消去モード時の等価
回路が第８Ｂ図に示される。このとき、Ｆの電位ｖＦは
次式で表わされる。

ＣＩ　　＋〇□＋Ｃ３ い、通常はぼ０．７である。またトンネル絶縁膜の電場
の大きさおよびトンネル絶縁膜を流れる電流の大きさは
次式で表わされる。

Ｔｏｘ Ｊ　＝　Ａ　ＥＯＸ　　　６　　Ｘ　ｐ（Ｂ／　ＥｏＩ
Ｉ）　　　　　−−−−−−−−（３）ここで、Ｒｏｌ
ｌは電場の大きさ、 Ｔｏｘはトンネル絶縁膜の厚さ、 Ｊは電流値 Ａ、Ｂは定数を表わす。

容量結合比を０．６５、ＥＯＩ＋を１０ｎｍとして、式
（２）を（１）に代入すると、 Ｅｏｘ−１３ＭＶ／ｃｍとなる。この値を（３）ニ代入
してＪは充分大きな値となる。この電界値を用いて、電
子がトンネル絶縁膜を介してフローティングゲートと基
板上の不純物領域との間で放出／注入される。

以上が従来のＥＥＦＲＯＭの概要である。

〔発明が解決しようとする課題〕

従来のＥＥＦＲＯＭは以上のように構威されていたため （Ｉ）トンネル領域にかかる電位はビットラインに与え
られる電位より選択トランジスタの閾値分だけ下がった
ものしか与えられず電子の引抜き効率が下がりデプレフ
シッン時の電流駆動力が下がるとともに、リードトラン
ジスタ部のゲート長を自己整合型ドレイン・ソース構造
にできないため写真製版上のマスク重ね合わせ余裕が必
要となる、（ｎ）選択トランジスタを書き込み消去時お
よびνも 読み出し時共に用いる構造のため、２．０μ締程度のゲ
ート長と二重拡散層ドレイン構造など特殊な構造の選択
トランジスタを構威しなければならず読み出し用として
最適化できず、読み出し高速化を防げているよ （ＩＩＩ）ビットラインとなる選択トランジスタのドレ
イン電極およびワードラインとなる選択トランジスタの
ゲート電極に書き込み消去用の１８Ｖから２０Ｖ程度の
高電圧がかかるため選択トランジスタを高ゲート耐圧化
しなければならず、４００人程０の厚いゲート酸化シリ
コン膜を用いてゲート電界強度±４．５〜５　Ｍ　Ｖ　
／　ｃ　ｍ程度の高ゲートストレスに耐え得る選択トラ
ンジスタを構成しなければならず、書きかえ耐性上のラ
イン不良を起こし易く信頼性に乏しい、 など微細化、高集積化が困難であると同時に、高速化、
高倍・頼度化できないという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので微細化できると共に容易に高集積化でき、か
つ高速化可能で高信頼度の半導体配位装置を得ることを
目的としている。

（！！ＩＩＩを解決するための一手段〕この発明・に係
るＥＥＦＲＯＭは、リードトランジスタ領域とトンネル
領域を素子分離フィールド絶＆！膜で電気的に分離し、
トンネル領、域下部の不純物拡散層をピットライン方向
に電気的に接続することによりトンネル電極線を構成し
たものである。

また、第２の発明は、選択トランジスタはトンネルｗＩ
Ｍｔ−Ｉｉ！択する能力を有せず読み出し専用選択トラ
ンジスタとしてゲート長を最適化できるようにしたもの
である。

また、第３の発明は、選択トランジスタのドレイン電極
およびゲート電極にはＩＯＶ未満の電位のみを与えるよ
うにしたものである。

〔作用〕

この発明におけるＥＥＦＲＯＭは、 （ｌ）トンネル電極線をリードトランジスタと分離して
設は選択トランジスタを介さないようにしたので書き込
み消去用ビット線の電位が直接トンネル領域に与えられ
書き込み効率が向上し、また自己整合型リードトランジ
スタ部の形成により写真製版重ね合わせ余裕が不要とな
り、微細化、高集積化でき、 （２）選択トランジスタを読み出し専用書化しゲート酸
化シリコン側Ｌゲート長を最適化するとともにトンネル
不純物拡散層をリードトランジスタ領域から分離し、ド
レイン・ソース間のチャネル抵抗を下げ選択トランジス
タとリードトランジスタよりなる直列形トランジスタセ
ルの相互コンダクタンス（ｇｍ）を上げ読み出しの高速
動作化を果たし、 （３）選択トランジスタのドレイン電極およびゲート電
極にかかる電位をＩＯＶ未満に、下げ高速読み出し動作
を保ったまま±３　Ｍ　Ｖ　／　ｃ　ｍ程度の低ゲート
電界ストレスの選択トランジスタを構威し、高信頼度化
を可能とする。

〔実施例〕

以下この発明の一実施例を図について説明する第１Ａ図
はこの発明に係るＥＥＰＲＯＭメモリセルを示した平面
図であり、第１Ｂ図は第１Ａ図−のＩＢ−ＩＢ線で示す
部分の断面図であり、第１Ｃ図は第１Ａ図のｒｃ−ｒｃ
ｗＡで示す部分の断面図であり、第１Ｄ図は第１Ａ図の
Ｉ　Ｄ−Ｉ　Ｄ線で示す部分の断面図であり、第１Ｅ図
は第１Ａ図のＩＥ−ＩＥ線で示す部分の断面図である。

第２図は第１Ａ図で示したメモリセルを広げて少なくと
もメモリセル６ビントを含むメモリセルアレイを示した
ものである。第１Ａ図、第１Ｂ図、第１Ｃ図第１０図、
第１Ｅ図および第２図を用いてこの発明に係るＥＥＦＲ
ＯＭの構造を説明する。

本発明に係るＥＥＦＲＯＭは、選択トランジスタ（３）
と、メモリトランジスタ（６）と、トンネル電極（２６
）から構成される１ビツトのメモリセルを有している。

選択トランジスタ（３）は、Ｐ型シリコン半導体基板（
至）の表面領域に形成されたソース領域（２）、ドレイ
ン領域でもある接続不純物拡散Ｎ（５）及びワードライ
ンとなる選択ゲート電極（４）から構成されている。

メモリトランジスタ（６）は、コントロールゲート］７
）と、このコントロールゲート（７）の下部に層間絶縁
膜叩を介して配置されたフローティングゲート（１４１
の一部を含むトンネル領域（８）と、このトンネル領域
（８）と素子分離フィールド酸化シリコンＩｌ！（２３
）を介して相隣接したリードトランジスタ領域Ｑｌ、及
びドレイン領域１１１から構成されている。

トンネル電極（２６）は、ビットライン方向に平行に複
数のトンネル不純物拡散層（９）を接続して構成されて
いる。

前記選択トランジスタ（３）は、例えば、Ｐ型半導基板
（至）上に形成された３００Å以下の膜厚の選択ゲート
酸化シリコン膜（１１と、ワードラインとなる選択ゲー
ト電極（４）により構成され、そのゲート長は１．２μ
ｍ程度である。トンネル領域（８）は、例えば、Ｐ型シ
リコン半導体基板（至）中にＩ　Ｘ　Ｉ　Ｏ”ｃｍ−’
程度の濃度のＮ型不純物を導入して形成されたトンネル
不純物拡散層（９）、このトンネル不純物拡散層（９）
上に形成された１００五程度のトンネル酸化シリコンｌ
ｉ＠、その上に形成されたフローティングゲート圓、こ
のフローティングゲート（２）上に形成された酸化シリ
コン膜換算で２５０五程度の層間絶縁Ｉｌｌ　１１９お
よびコントロールゲート（７）よりなる、リードトラン
ジスタ領域ａ・はＰ型シリコン半導体基板（至）上の３
００五程度の第１ゲート酸化シリコン膜α刀、前記第１
ゲート酸化シリコン１ＩＩＱ？ｌ上のフローティングゲ
ート（ロ）、前記フローティングゲート（２）上の眉間
絶縁膜０５１、前記層間絶縁膜四上のコントロールゲー
ト（７１よりなる。トンネル電極線（２６）はトンネル
領域（８）のＩ　Ｘ　１０”ｃｍ−’程度の濃度のトン
ネル不純物拡散層１９）およびワードライン下の酸化シ
リコン膜換算で４００Å以上のワードライン絶縁膜（２
７）を介したＩ　ＸＩ　Ｏ”ｃｍ−’程度のワードライ
ン不純物拡散層（２８）、およびｌＸｌ０’・Ｃｍ−”
程度の濃度の接続不純物拡散層（５）よりなる。

−本のトンネル電極線（２６）はビットライン平行方向
に延在する複数のトンネル不純物拡散層（９）を電気的
に１Ｄ読する。一つのメモリトランジスタ＋６）は素子
分離フィールド酸化シリコンＭ　（２３）によって電気
的に分離されかつ同一のフローティングゲート（２）と
コントロールゲート（７）を共用し前記トンネル領域（
８）と前記リードトランジスタ領域ミノよりなる。

次に動作について説明する。トンネル領域（８）はフナ
ウラ−・ノルドハイム電流（以下ｒＦ−Ｎｉｌ流」とい
う、）を流す薄いトンネル酸化シリコン膜（至）を通し
てフローティングゲート（２）とトンネル不純物拡散層
（９）との間で電子のやりとりを行なう。

第３図に本発明によるＥＥＦＲＯＭメモリトランジスタ
（６）の等価回路図を示す。

Ｃ１はトンネルキャパシタンス、ｃｔはフローティング
ゲート（２）とコントロールゲートｃ７）との間の容量
、Ｃ４は、トンネルＭ域（８）以外の部分で７０−ティ
ングゲート（２）とシリコン基板（至）が形成する容量
で主にリードトランジスタ領域Ｑ・の第１ゲート酸化シ
リコン膜ａσのキャパシタンスであり、Ｖ＠はコントロ
ールゲート（７）にかかる電圧、ｖ７はトンネル電極＆
！　（２６）にかかる電圧でＶ、≧０゜Ｖ、ａＱとする
。ｖ７をフローティングゲート卸に誘起される電位、ｖ
ｏｌｌをトンネル酸化シリコン膜αＱにかかる電圧とし
、便宜上フローティングゲー）Ｑ４１に予めＭ積された
電荷は無いものとし、Ｐ型シリコン半導体基板（２）は
Ｏｖに接地されているものとすると、 Ｃｒ　　”Ｃｚ　　＋Ｃａ Ｃ，＋Ｃ，＋Ｃ。

となる、但し、Ｖｏｌｌはフローティングゲー）　０４
１から見た電圧である。

Ｅ（Ｉｌｌを同じくフローティングゲートＱ４１から見
たトンネル酸化シリコン膜α・にかかる電界とするとＯ
Ｗ となる、但しＴ。はトンネル酸化シリコンＭ０１の厚さ
。

容量結合比を １ ＋Ｃ。

＋Ｃ。

Ｉ ＋Ｃ。

＋　　Ｃ。

＝ＯＶ時は ＥＯＸ＝１３ＭＶ／ｃｍ Ｖｃ　”　ＯＶ、　Ｖｙ　＝　２０　Ｖ時はＥｏｌＩ＝
　　１５　ＭＶ／　ｃ　ｍ −・・−ｍ−−（７） （８） ＶＧ−ＯＶ、Ｖｔ　＝　１０　Ｖ時！！Ｂ　ｏｘ　＝　
　　７．５　　Ｍ　Ｖ　／　ｃ　ｍ　　　　　　　　　
　−−−−−−−−０１これらの条件のもとてトンネル
酸化シリコン膜ａＩ９に流れる電流は（３）式と同しく
Ｆ−Ｎ電流としてＪ　””ＡＥｏｘ　　ａ　ｘ　ｐ　（
Ｂ／Ｒｏｌｌ）で表わされる。

Ｅｏｗ＝１３．　　１５ＭＶ／ｃｍは、トンネル酸化シ
リコン膜ＯＩ中に電流を流すことのできる程大きな電界
であるが、５゜５、−７．５　ＭＶ／ａｍの電界では殆
ど電流を流すことはない。

高い電界が与えられる条件のもとで効果的な電流が流れ
た場合、ＢＯＸが正の場合、フローティングゲート（２
）に電子が注入され、ＥＩＩＸが負の場合フローティン
グゲート（２）がら平衡状態より過剰に電子が放出され
る。

リードトランジスタ領域ａｌは、トンネル領域（８）で
放出または注入されたフローティングゲート（２）中の
電荷量で決まる電位レベルをコントロールゲート（７）
、フローティングゲート（２）よりなる２層ポリシリコ
ン型リードトランジスタを用いてｖｔｈ量として検出す
る動作を行なう、フローティングゲー）　（７）に電子
が注入されていればリードトランジスタはエンハンスメ
ント型のトランジスタとなり電子が過剰に引き抜かれて
おればデプレッション型のトランジスタとなる。

リード時に用いられる選択トランジスタ（３）は、ドレ
イン電極（Ｉｎ）とソース電極（至）に挾まれたり−Ｆ
したい場合には選択トランジスタ（３）のコントロール
ゲート（７１に例えば５ｖの電位を与え選択トランジス
タ（３）をオンさせ、ドレイン電極側の電位をリードト
ランジスタ領域０１に伝える。また非選択の場合には、
選択トランジスタ（３）のコントロールゲ−）（７）を
Ｏｖに接地し選択トランジスタ（３）をオフすると、ド
レイン電極αＤの電位をリードトランジスタ領域０１に
伝えない、これらの動作は非選択のリードトランジスタ
がデプレッション状態にあるときドレイン電極側につな
がるビットライン方向の選択されているリードトランジ
スタとの動作を分離することを目的とする。

第４Ａ図は本発明におけるＥＥＦＲＯＭの複数のメモリ
セルを配置したものの等価回路図であり、第４Ｂ図は第
４Ａ図で示された等価回路の動作を説明するためのタイ
ミングチャートである。ここでＷ＋　、Ｗｗ　、Ｗｓ　
はワードライン、Ｃｒ　、　　Ｃｔ　。

Ｃ１はコントロールゲート線、Ｂ＋　、Ｂｔ　、Ｂｓは
ピントライン、Ｓ＋　、Ｓｔ　、Ｓｓ　はソース線、Ｔ
＋　、Ｔｚ　、Ｔｓ　はトンネル電極線である。５Ｔ１
１＋　　ｓ”ｒ＋ｔ−・−・・・−・−５Ｔｓｘは選択
トランジスタ、Ｍ、。

Ｍ、−・・−・−Ｍ　、　、はメモリトランジスタであ
る。第４Ｂ図において矢印Ｅで示す部分はコントロール
ゲートラインＣ１に接続されるメモリトランジスタＭ　
＋　＋　＋　Ｍ　＋　ｔ　＋　　Ｍ　＋　２を「１」に
するエンハンスメント書込み（消去）モードに対応し、
矢印で示す部分は、メモリトランジスタＭ、のみにｒＯ
Ｊを書き込むデブレソシａン書込み（書込み）モードに
対応し、矢印Ｒで示す部分はコントロールゲートＬ９　
ｃ　＋　に接続されるメモリトランジスタＭｚ、Ｍ４１
Ｍ、を読み出す読出しモードに対応する０図中Ｈは１８
〜２０Ｖの高レベルＬはＯｖの低レベルに、Ｍは例えば
ＩＯＶの中レベルの電位に対応する。

コントロールゲート＆ＩＣ，に接続されるメモリトラン
ジスタＭ　＋　＋　、　Ｍ　＋　＊　＊　Ｍ　＋　ｓに
エンハンスメント書込み即ち消去を行なう時は、コント
ロールゲ−ト４ｉｃ＋　のみに２０ＶのＨレベル、トン
ネル電極線にＬレベルの電位を与える。この時（７）式
よりＢＯＸ＝　１３ＭＶ／ｃｍの電界がメモリトランジ
スタＭ　＋　＋　＋　Ｍ　＋　ｔ　＋　Ｍ　＋　ｓのト
ンネル酸化シリコン膜（２）にかかりフローティングゲ
ート０ωにトンネル不純物拡散層（９）から電子が注入
される。この時、コントロールゲート線Ｃ！、Ｃ２に接
続されたメモリトランジスタＭ　ｚ　＋　＋　Ｍ　ｚ　
１−−−−−−−−　Ｍ　ｓ　２のトンネル酸化シリコ
ン膜ＱｌにはＥ。＝　ＯＭ　Ｖ　／　ｃ　ｍと電界は生
しないため電子の注入、放出は行なわれない。

次にメモリトランジスタＭ、のみにデプレッション書込
みを行なう時は、トンネル電極線Ｔ、に２０ＶのＨレベ
ル、コントロールゲートＩＣ＋　にＬレベルの電位を与
える。メモリトランジスタのＭｌ、のトンネル酸化シリ
コンＩＩ！　Ｑ１９には式（８）で示されるＢｏｘ＝　
　１５ＭＶ／Ｃｍ強界がかかりフローティングゲートα
船からトンネル不純物拡散Ｎ（９）へ向って電子が放出
されデブレンシちン書込みが行なわれる。この時、トン
ネル電極線ＴＩに接続された非選択のメモリトランジス
タＭ、、、Ｍ３．のコントロールゲートにはＩＯＶのＭ
レベルの電位が与えられ、メモリトランジスタＭ１１．
　Ｍｚ＋のトンネル酸化シリコン膜α瞬には弐（９）で
示されたＥ。Ｘ＝５．５ＭＶ／ｃｍの低電界しか与えら
れずフローティングゲート（２）に対する電子の注入・
放出は起こらない、またトンネル電極線Ｔ、以外のトン
ネル電極線Ｔｚ、Ｔｓ　はＬレベルの電位にされるため
、メモリトランジスタＭ＋１．Ｍ１３のトンネル酸化シ
リコン膜α瞬にはＥ。＊　＝　ＯＭ　Ｖ　／　ｅ　ｍ　
、メモリトランジスタＭ。ｒ　Ｍ’ｇ２．　Ｍｓｔｒ　
Ｍｚｓのトンネル酸化シリコン膜Ｑｌには式ａｒｈより
Ｂ　ｏｘ　＝　　７．５　Ｍ　Ｖ　／　ｃｍの何れも低
電界しかかからないため選択されたメモリトランジスタ
Ｍ、以外の全てのメモリトランジスタＭ＋ｚ＋　Ｍ、＋
−・−・−・−Ｍ３３のトンネル酸化シリコンＭａｅに
はメモリトランジスタの閾ｊｌ　ｖ　ｔ　ｂを変化させ
る程のＦ−Ｎ電流は流れず、書込み消去は起こらない。

次にコントロールゲート線ＣＩに接続されたメモリトラ
ンジスタＭ＋＋＋　Ｍ＋ｔ＋　Ｍ、を読み出す時は、ピ
ントラインＢｌ、Ｂ□、ＢｚにＩＶ、選択されたワード
ラインＷ、に２ｖの電位をかけ選択トランジスタＳ　Ｔ
ｚ、　　Ｓ　Ｔ＋ｔ、　　Ｓ　Ｔ、をオンしコントロー
ルゲート線Ｃ１はＬレベルにする。この時メモリトラン
ジスタＭｚ９Ｍ＋□＋Ｍ＋ｉのうちエンハンスメント状
態にあるメモリトランジスタはコントロールゲートＨａ
　ｃ　＋　がＯｖであるためチャネルはオフしておりド
レイン電極ａＤからソース電［（至）へ電流は流れず、
ビットラインに接続されたセンスアンプでｒｌＪ状態が
読まれる。また一方メモリトランジスタＭ　＋　＋　ｒ
　Ｍ　＋　ｔ　＋　Ｍ　＋　ｓのうちデプレンション状
態にあるメモリトランジスタはコントロールゲーｔ［ｃ
＋　がｏＶであってもチャネルはオンし、ドレイン電極
ａυからソース電極（２）へ電流が流れ、ピントライン
に接続されたセンスアンプでｒＯＪが読まれる。この読
出し時には非選択のワードラインはＯｖにされ非選択の
メモリトランジスタがエンハンスメント状態またはデプ
レッション状態であってもビット線から非選択のメモリ
セルを通して電流が流れることはなく１１選択されたメ
モリトランジスタの読出しを妨げることはない。

上記実施例では、消去モードでは選択されたコントロー
ルゲート線に接続されたメモリトランジスタのみを消去
すべく動作させたものを示したが、全コントロールゲー
ト線を一斉にＨレベル、全トンネルゲート線をＬレベル
にし全メモリトランジスタを一括して消去すべく動作さ
せてもよい。また１バイト以上を構威する特定の複数の
メモリランジスタを一括してデプレッション書込みず・
消去モードおよび特定のメモリトランジスタのｉをエン
ハンスメント書込みする書込みモードと１で動作させて
もよい、また上記実施例ではデブ童ッション書込み、エ
ンハンスメント書込みを共番トンネル酸化シリコン膜を
介したＦ−Ｎ電流に。

って行なわせる動作を示したが、選択トランジ；りをオ
ンさせた状態でソース線とコントロールリートに例えば
１２Ｖ程度の中レベル電位を与え］アバランシェ現象で
電子をフローティングゲーｉに注入するエンハンスメン
ト書込みを用いてもＪい。

〔発明の効果） 以上のようにこの発明によれば、トンネル不馴物拡散層
を素子分離フィールド絶縁膜によりリードトランジスタ
領域と電気的に分離して構威し、かつピントラインに平
行方向に延在する複数のトンネル不純物拡散層を一つの
トンネル電極線で１気的に接続するので選択トランジス
タ部のしきし値の書き込みへの影響は起こらず高い書き
込み効率を実現し、またリードトランジスタ部のパター
ン形成においてチャネル長をコントロールゲート輻によ
り一意的に決定できマスク重ね合わせ余裕を必要としな
いため微細化・高集積化可能なものが得られる。

また、第２の発明では、読み出し専用選択トランジスタ
を配置したためゲート長を読み出し用に最適化でき読み
出し高速化が容易なものが得られる。

さらに、第３の発明では、選択トランジスタに高電圧を
かけないためゲート電界ストレストを低減でき高い書き
かえ耐性を可能とする高い信頼性のものが得られるなど
の効果がある。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例による半導体記憶装置
のメモリセルブロックを示した平面図、第１Ｂ図は第１
Ａ図のＩＢ−ＩＢＩで示された部分の断面図であり、第
１Ｃ図は第１Ａ図のＩＣ−ＩＣ線で示された部分の断面
図であり、第１Ｄ図は第１Ａ図のＩ　Ｄ−Ｉ　Ｄ線で示
された部分のＭ面図であり、第１Ｅは第１Ａ図のＩＥ−
ＩＥ線で示された部分の断面図である。第２図は第１Ａ
図で示されたメモリブロックを広げて少なくともメモリ
セル６ビツト分を含むメモリセルアレイを示したもので
ある。第３図は本発明によるＥＥＰＲＯＭのメモリトラ
ンジスタの等価回路図であり、第４Ａ図は本発明の一実
施例によるＥＥＦＲＯＭの？Ｊ［数のメモリセルを配置
したものの等価回路図であり、第４Ｂ図は第４Ａ図で示
された等価回路の動作を説明するためのタイミングチャ
ートである。 第５図は従来のＥＥＦＲＯＭを示すブロック図であり、
第６図は第５図に示したメモリセルアレイの例を示す回
路図であり第７Ａ図は従来のＥＥＦＲＯＭの平面図であ
り、第７Ｂ図は第７Ａ図の■Ｂ−■Ｂ線で示す部分の断
面図であり、第８Ａ図、第８Ｂ図は第７Ａ図、第７Ｂ図
で示されたＥＥＰＲＯＭの等価回路図である。 図においてｌはドレインｓＪＩ域、２はソースＮＪｊｔ
、３は選択トランジスタ、４は選択ゲート電極、５は接
続用不純物拡散層、６はメモリトランジスタ、７はコン
トロールゲート、８はトンネル領域、９はトンネル不純
物拡散層、１０はリードトランジスタ領域、ＩＩはドレ
イン電極、１２はソース電極、１３は選択ゲート酸化シ
リコン膜、１４はフローティングゲート、１５は眉間絶
縁膜、１６はトンネル酸化シリコン膜、１７は第１ゲー
ト酸化シリコン股、２０はＰ型シリコン半導体基板、２
１は領域分離フィールド酸化シリコン膜、２３は素子分
離フィールド酸化膜、２４はメモリセルブロック、２６
はトンネル電極線である。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）コントロールゲートとフローティングゲートを含
   むリードトランジスタ領域、及び上記フローティングゲ
   ートの一部とトンネル絶縁膜とトンネル不純物拡散層と
   を含むトンネル領域からなるメモリトランジスタを有す
   る電気的書きかえ可能不輝発性半導体記憶装置において
   、上記メモリトランジスタのトンネル領域を素子分離フ
   ィールド絶縁膜によって上記リードトランジスタ領域と
   分離して形成すると共に、上記トンネル不純物拡散層を
   ビットライン方向に電気的に接続したことを特徴とする
   半導体記憶装置。
2. （２）読み出し選択トランジスタ、リードトランジスタ
   領域及びトンネル絶縁膜とトンネル不純物拡散層とを含
   むトンネル領域からなるメモリトランジスタを有し、上
   記トンネル絶縁膜を電子が通過するファウラー・ノルド
   ハイムトンネル現象を用いた電気的書きかえ可能不輝発
   性半導体記憶装置において、上記読み出し選択トランジ
   スタをビットライン電極とリードトランジスタ領域の間
   に配置し、読み出し選択時のみに上記読み出し選択トラ
   ンジスタのゲート電極に所定の電位を印加するようにし
   たことを特徴とする半導体記憶装置。
3. （３）選択トランジスタ、リードトランジスタ領域、及
   びトンネル絶縁膜と電子の注入および引抜き電極として
   のトンネル不純物拡散層とを含むトンネル領域からなる
   メモリトランジスタを有し、上記トンネル絶縁膜を電子
   が通過するファウラー・ノルドハイムトンネル現象を用
   いると共に、電子の注入および引抜きを行うために１５
   Ｖ以上の電位を所定の電極に与えるようにした電気的書
   きかえ可能不輝発性半導体記憶装置において、上記選択
   トランジスタのドレイン電極およびゲート電極に１０Ｖ
   未満の電位のみを印加するようにした半導体記憶装置。