DE102009003920B4

DE102009003920B4 - Fin-Feldeffekt-Speicherzellen

Info

Publication number: DE102009003920B4
Application number: DE102009003920A
Authority: DE
Inventors: Dr. Schulz Thomas; Dr. Zanden Koen van der
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-01-14
Filing date: 2009-01-02
Publication date: 2013-09-19
Anticipated expiration: 2029-01-03
Also published as: DE102009003920A1; US20090179250A1; US7851844B2

Abstract

Fin-Feldeffekt-Speicherzelle (100), aufweisend: • zwei sich kreuzende Halbleiter-Finnen (101) mit vier voneinander getrennten Endteilbereichen, wobei jeder Endteilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) einen Source/Drain-Bereich (1021, 1022, 1023, 1024) aufweist; • eine Ladungsspeicherschicht (103), die zumindest einen Teilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) bedeckt; und • eine Gate-Schicht (104), die zumindest einen Teilbereich der Ladungsspeicherschicht (103) bedeckt.

Description

Ausführungsbeispiele betreffen Fin-Feldeffekt-Speicherzellen.
Feldeffekt-Speichervorrichtungen sind in der Technik bekannt. Beispiele hierfür schließen Vorrichtungen (Devices) ein, die Floating-Gate-Vorrichtungen (Floating-Gate-Devices) sind, als auch Vorrichtungen, die Ladungsfänger-Vorrichtungen (Charge-Trapping-Devices) sind.
In US 2006/0 292 781 A1 , US 7 091 551 B1 , US 2008/0 001 176 A1 und US 2006/0 001 058 A1 sind Fin-Feldeffekt-Speichervorrichtungen beschrieben.
In US 2006/0170031 A1 ist eine Flash-Speichervorrichtung mit Floating Gate beschrieben.
In US 2005/0199912 A1 ist ein Halbleiterspeicher mit einer Vielzahl von Speicherzellen beschrieben, wobei jede Speicherzelle N (z. B. vier) vertikale Speichertransistoren mit Ladungsfängerschichten aufweist.
Angesichts der rasanten Entwicklung in der Computertechnologie besteht ein Bedarf an einer Feldeffekt-Speichervorrichtung mit einer gesteigerten Bit-Dichte.
Die vorgenannte Aufgabe wird gelöst durch eine Fin-Feldeffekt-Speicherzelle mit den Merkmalen gemäß dem Patentanspruch 1 und eine Fin-Feldeffekt-Speicherzelle mit den Merkmalen gemäß dem nebengeordneten Patentanspruch 12. Beispielhafte Ausgestaltungen der Erfindung sind in den abhängigen Patentansprüchen beschrieben.
Es wird eine Fin-Feldeffekt-Speicherzelle bereitgestellt, welche aufweist: zwei sich kreuzende Halbleiter-Finnen mit vier voneinander getrennten Endteilbereichen, wobei jeder Endteilbereich der zwei sich kreuzenden Halbleiter-Finnen einen Source/Drain-Bereich aufweist; eine Ladungsspeicherschicht, die zumindest einen Teilbereich der zwei sich kreuzenden Halbleiter-Finnen bedeckt; sowie eine Gate-Schicht, welche zumindest einen Teilbereich der Ladungsspeicherschicht bedeckt.
Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen mindestens einen Ladungsspeicherbereich aufweisen. Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen nur einen Ladungsspeicherbereich aufweisen. Gemäß einer Ausgestaltung können elektrische Ladungen in den mindestens einen Ladungsspeicherbereich injiziert werden oder daraus entfernt werden mittels Anlegens entsprechender Potenziale an die Source/Drain-Bereiche und an die Gate-Schicht.
Gemäß einer Ausgestaltung kann die Fin-Feldeffekt-Speicherzelle eine Ladungsfänger-Speicherzelle (anders ausgedrückt, eine Charge-Trapping-Speicherzelle) sein, wobei die Ladungsspeicherschicht eine Ladungsfängerschicht (anders ausgedrückt, eine Charge-Trapping-Schicht) ist. Gemäß einer Ausgestaltung können die Speicherzelle und die Ladungsfängerschicht derart ausgebildet sein, dass sich mindestens zwei verschiedene Ladungsspeicherbereiche zwischen zwei benachbarten Source/Drain-Bereichen befinden. Gemäß einer Ausgestaltung können die Speicherzelle und die Ladungsfängerschicht so ausgebildet sein, dass sich nur zwei verschiedene Ladungsspeicherbereiche zwischen zwei benachbarten Source/Drain-Bereichen befinden. Jeder Ladungsspeicherbereich kann in einem Abstand zu einem jeweiligen anderen Ladungsspeicherbereich angeordnet sein. Ebenfalls kann gemäß einer Ausgestaltung jeder Ladungsspeicherbereich einzeln beziehungsweise unabhängig voneinander gesteuert werden.
Anschaulich bilden die zwei sich kreuzenden Halbleiter-Finnen zusammen eine kreuzförmige Halbleiter-Fin-Struktur. Gemäß einer Ausgestaltung kann die kreuzförmige Halbleiter-Fin-Struktur Fin-Elemente aufweisen, die im Wesentlichen senkrecht (90°) zueinander angeordnet sind. Gemäß einer anderen Ausgestaltung kann die kreuzförmige Halbleiter-Fin-Struktur Fin-Elemente aufweisen, die derart angeordnet sind, dass sich die Fin-Elemente kreuzen beziehungsweise schneiden, jedoch nicht senkrecht zueinander sind. Zum Beispiel kann die kreuzförmige Halbleiter-Fin-Struktur eine X-förmige Struktur sein, mit anderen Worten eine Struktur mit einer X-Form.
Gemäß einer Ausgestaltung kann die Halbleiter-Fin-Struktur im Wesentlichen aus einem einzigen Fin-Element bestehen. Die Source/Drain-Bereiche können sich an entgegengesetzten Enden des Fin-Elementes befinden. Gemäß einer Ausgestaltung kann ein senkrechter Querschnitt des Fin-Elementes (Schneiden der Finne in einer Richtung, die senkrecht ist zu ihrer Länge) omega-förmig sein. Mit anderen Worten kann dieser Querschnitt die Form eines Omegas haben.
Gemäß einer Ausgestaltung kann eine Ladungsspeicherschicht zumindest einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur bedecken. Gemäß einer Ausgestaltung kann eine Ladungsspeicherschicht einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur bedecken. Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht zumindest einen Teilbereich der Oberfläche der Seitenwände der Halbleiter-Fin-Struktur bedecken. Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht die Seitenwände berühren, mit anderen Worten kontaktieren. Gemäß einer anderen Ausgestaltung ist es nicht nötig, dass die Ladungsspeicherschicht die Seitenwände berührt bzw. kontaktiert, so dass sich eine oder mehrere zusätzliche Schichten zwischen den Fin-Seitenwänden und der Ladungsspeicherschicht befinden können.
Gemäß einer Ausgestaltung kann die Gate-Schicht die Ladungsspeicherschicht berühren beziehungsweise kontaktieren. Dies muss jedoch nicht der Fall sein, und es ist möglich, dass eine oder mehrere zusätzliche Schichten zwischen der Gate-Schicht und der Ladungsspeicherschicht angeordnet sind. Gemäß einer Ausgestaltung kann die Gate-Schicht in vier separate beziehungsweise einzelne Teilbereiche aufgeteilt sein, wobei jeder Teilbereich als ein Gate dient, wobei sich jedes Gate zwischen zwei benachbarten Source/Drain-Bereichen befindet.
Gemäß einer Ausgestaltung ist die Speicherzelle eine Ladungsfänger-Speicherzelle (Charge-Trapping-Speicherzelle), und die Ladungsspeicherschicht kann eine Ladungsfängerschicht (Charge-Trapping-Schicht) sein. Gemäß einer Ausgestaltung weist die Ladungsfängerschicht eine Oxidschicht, eine Nitridschicht und eine Oxidschicht auf, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind. Gemäß einer Ausgestaltung besteht die Ladungsfängerschicht im Wesentlichen aus einer Oxidschicht, einer Nitridschicht und einer Oxidschicht, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind. Jede Oxidschicht kann eine Siliziumoxidschicht (wie zum Beispiel eine Siliziumdioxidschicht) sein. Die Nitridschicht kann eine Siliziumnitridschicht sein.
Gemäß einer anderen Ausgestaltung kann die Ladungsfängerschicht eine Nanokristall-Schicht aufweisen.
Gemäß einer Ausgestaltung kann die Länge von jedem der Strompfade, welche benachbarte Source/Drain-Bereiche miteinander verbinden, größer als F sein. Gemäß einer Ausgestaltung kann die Länge von jedem der Strompfade, welche benachbarte Source/Drain-Bereiche miteinander verbinden, kleiner als ungefähr 2F sein. Gemäß einer Ausgestaltung kann „F” eine Kleinstes-Merkmal-Größe (minimum feature size) der Speicherzelle sein. Gemäß einer Ausgestaltung kann „F” die photolithographische Grenze (anders ausgedrückt, das photolithographische Limit) des verwendeten Herstellungsprozesses sein.
Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, mindestens 80 nm. Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, mindestens 100 nm. Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, ungefähr 110 nm.
Gemäß einer Ausgestaltung kann die Fin-Feldeffekt-Speicherzelle eine Floating-Gate-Speicherzelle sein, und die Ladungsspeicherschicht ist eine Floating-Gate-Schicht. Die Speicherzelle und die Floating-Gate-Schicht können derart eingerichtet sein, dass die Floating-Gate-Schicht zwischen zwei benachbarten Source/Drain-Bereichen nur einen Ladungsspeicherbereich aufweist. Folglich kann die Floating-Gate-Schicht einen einzelnen Ladungsspeicherbereich zwischen jeweils zwei benachbarten Source/Drain-Bereichen haben. Die Floating-Gate-Schicht kann zum Beispiel mittels einer dielektrischen Schicht wie zum Beispiel einer Oxidschicht von der Halbleiter-Fin-Struktur isoliert sein. Demzufolge kann eine dielektrische Schicht (wie zum Beispiel eine Oxidschicht) zwischen der Floating-Gate-Schicht und der Halbleiter-Fin-Struktur angeordnet sein. Die Floating-Gate-Schicht kann zum Beispiel eine Polysiliziumschicht wie zum Beispiel eine Polysiliziumschicht sein.
Es wird ferner eine Fin-Feldeffekt-Speicherzelle bereitgestellt, welche eine Vielzahl von sich kreuzenden Halbleiter-Finnen aufweist. Jede Halbleiter-Finne weist zwei Endteilbereiche auf, wobei jeder Endteilbereich einen Source/Drain-Bereich bildet. Die Vielzahl von sich kreuzenden Halbleiter-Finnen weisen einen gemeinsamen Fin-Teilbereich auf, welcher Fin-Mittenteilbereich jeder Halbleiter-Finne ist. Der Fin-Mittenteilbereich jeder Halbleiter-Finne befindet sich zwischen den Source/Drain-Bereichen der Halbleiter-Finne. In diesem Zusammenhang ist anzumerken, dass der Mittenteilbereich nicht in der Mitte beziehungsweise im Zentrum der Halbleiter-Finne sein muss. Alle Halbleiter-Finnen zusammen bilden anschaulich eine Halbleiter-Fin-Struktur, die einen gemeinsamen Fin-Teilbereich aufweist, welcher den Fin-Mittenteilbereich jeder Halbleiter-Finne bildet. Eine Ladungsspeicherschicht ist bereitgestellt, die zumindest einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur bedeckt. Die Ladungsspeicherschicht kann zumindest einen Teilbereich der Oberfläche der Seitenwände der Halbleiter-Fin-Struktur bedecken. Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht die Halbleiter-Fin-Struktur berühren beziehungsweise kontaktieren. Dies muss jedoch nicht der Fall sein, so dass eine oder mehrere zusätzliche Schichten zwischen der Ladungsspeicherschicht und der Halbleiter-Fin-Struktur angeordnet sein können. Es kann eine Gate-Schicht bereitgestellt sein, die zumindest einen Teilbereich der Ladungsspeicherschicht bedeckt. Gemäß einer Ausgestaltung kann die Gate-Schicht die Ladungsspeicherschicht berühren beziehungsweise kontaktieren. Dies muss jedoch nicht der Fall sein, so dass eine oder mehrere zusätzliche Schichten zwischen der Gate-Schicht und der Ladungsspeicherschicht sein können.
Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht derart eingerichtet sein, dass die Ladungsspeicherschicht mindestens einen Ladungsspeicherbereich zwischen zwei benachbarten Source/Drain-Bereichen aufweist. Elektrische Ladungen können in den mindestens einen Ladungsspeicherbereich injiziert werden oder daraus entfernt werden mittels Anlegens entsprechender Potenziale an die Source/Drain-Bereiche und an die Gate-Schicht.
Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen nur einen Ladungsspeicherbereich aufweisen. Gemäß einer anderen Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen nur zwei Ladungsspeicherbereiche aufweisen. Gemäß einer anderen Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen mehr als zwei Ladungsspeicherbereiche aufweisen.
Gemäß einer Ausgestaltung ist die Fin-Feldeffekt-Speicherzelle eine Ladungsfänger-Speicherzelle, wobei die Ladungsspeicherschicht eine Ladungsfängerschicht ist. Die Ladungsfängerschicht kann derart eingerichtet sein, dass sich zwei verschiedene (zum Beispiel mit einem Abstand zueinander angeordnete) Ladungsspeicherbereiche zwischen zwei benachbarten Source/Drain-Bereichen befinden. Die Ladungsfängerschicht kann derart eingerichtet sein, dass sich zwei oder mehr verschiedene Ladungsspeicherbereiche zwischen zwei benachbarten Source/Drain-Bereichen befinden. Es können zwei oder mehr verschiedene Ladungsspeicherbereiche zwischen jedem einzelnen Paar von zwei benachbarten Source/Drain-Bereichen sein.
Gemäß einer Ausgestaltung weist die Ladungsspeicherschicht eine Oxidschicht, eine Nitridschicht und eine Oxidschicht auf, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind. Gemäß einer Ausgestaltung besteht die Ladungsspeicherschicht im Wesentlichen aus einer Oxidschicht, einer Nitridschicht und einer Oxidschicht, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind. Jede der Oxidschichten kann eine Siliziumoxidschicht (wie zum Beispiel eine Siliziumdioxidschicht) sein. Die Nitridschicht kann eine Siliziumnitridschicht sein. Gemäß einer Ausgestaltung kann die Ladungsfängerschicht eine Nanokristall-Schicht aufweisen.
Gemäß einer Ausgestaltung bedeckt die Ladungsspeicherschicht zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur.
Gemäß einer Ausgestaltung ist die Gate-Schicht in eine Vielzahl von einzelnen beziehungsweise getrennten Teilbereichen aufgeteilt, wobei jeder Teilbereich als ein Gate dient, wobei sich jedes Gate zwischen zwei benachbarten Source/Drain-Bereichen befindet.
Gemäß einer Ausgestaltung ist die Länge der Strompfade, welche benachbarte Source/Drain-Bereiche miteinander verbinden, größer als F. In einer oder mehreren Ausgestaltungen ist die Länge der Strompfade, welche benachbarte Source/Drain-Bereiche miteinander verbinden, geringer als ungefähr 2F. „F” kann eine Kleinstes-Merkmal-Größe (minimum feature size) der Zelle sein. Gemäß einer Ausgestaltung kann „F” eine photolithographische Grenze des zum Herstellen der Zelle verwendeten Prozesses sein.
Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, mindestens 80 nm. Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, mindestens 100 nm. Gemäß einer Ausgestaltung beträgt die Länge des kürzesten Strompfades, der benachbarte Source/Drain-Bereiche miteinander verbindet, ungefähr 110 nm.
Gemäß einer Ausgestaltung ist zwischen zwei benachbarten Source/Drain-Bereichen mindestens ein Ladungsspeicherbereich vorhanden. Gemäß einer Ausgestaltung ist zwischen zwei benachbarten Source/Drain-Bereichen nur ein Ladungsspeicherbereich vorhanden.
Gemäß einer Ausgestaltung sind zwischen zwei benachbarten Source/Drain-Bereichen mindestens zwei Ladungsspeicherbereiche vorhanden. Gemäß einer Ausgestaltung sind zwischen zwei benachbarten Source/Drain-Bereichen nur zwei Ladungsspeicherbereiche vorhanden, wobei jeder Ladungsspeicherbereich nahe (proximal zu) einem jeweils anderen Source/Drain-Bereich angeordnet ist.
Gemäß einer Ausgestaltung ist die Fin-Feldeffekt-Speicherzelle eine Floating-Gate-Speicherzelle, und die Ladungsspeicherschicht ist eine Floating-Gate-Schicht, welche derart eingerichtet ist, dass die Floating-Gate-Schicht nur einen Ladungsspeicherbereich aufweist, der sich zwischen zwei benachbarten Source/Drain-Bereichen befindet. Die Floating-Gate-Schicht kann zum Beispiel mittels einer Oxidschicht gegen die Halbleiter-Fin-Struktur isoliert sein. Gemäß einer anderen Ausgestaltung ist es möglich, dass die Floating-Gate-Schicht mehr als einen Ladungsspeicherbereich zwischen zwei benachbarten Source/Drain-Bereichen aufweist. Gemäß einer Ausgestaltung kann jeder Ladungsspeicherbereich in einem Abstand zu einem jeweiligen anderen angeordnet sein. Gemäß einer Ausgestaltung kann jeder Ladungsspeicherbereich einzeln beziehungsweise unabhängig voneinander gesteuert werden.
Gemäß einer Ausgestaltung wird ein Fin-Feldeffekt-Speicherzellen-Array mit einer Vielzahl von erfindungsgemäßen Fin-Feldeffekt-Speicherzellen bereitgestellt. Gemäß einer Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen nur einen Ladungsspeicherbereich aufweisen. Gemäß einer anderen Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen nur zwei Ladungsspeicherbereiche aufweisen. Gemäß einer anderen Ausgestaltung kann die Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen mehr als zwei Ladungsspeicherbereiche aufweisen. Gemäß einer Ausgestaltung können elektrische Ladungen in die Ladungsspeicherbereiche injiziert werden oder daraus entfernt werden durch Anlegen entsprechender Potenziale an die Source/Drain-Bereiche und an die Gate-Schicht.
Gemäß einer Ausgestaltung bedeckt die Ladungsspeicherschicht zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur.
Gemäß einer Ausgestaltung ist die Gate-Schicht in vier separate Teilbereiche aufgeteilt, wobei jeder Teilbereich als ein Gate dient, wobei sich jedes Gate zwischen zwei benachbarten Source/Drain-Bereichen befindet.
Gemäß einer Ausgestaltung sind eine Vielzahl von Source/Drain-Leitungen und eine Vielzahl von Gate-Leitungen bereitgestellt, wobei jeder Source/Drain-Bereich mit einer Source/Drain-Leitung verbunden ist, und wobei jedes Gate mit einer Gate-Leitung verbunden ist.
Gemäß einer Ausgestaltung sind die Source/Drain-Leitungen und die Gate-Leitungen senkrecht zueinander angeordnet.
Gemäß einer Ausgestaltung werden innerhalb einer Speicherzelle drei Source/Drain-Leitungen dazu verwendet, die Source/Drain-Bereiche zu kontaktieren, und es werden zwei Gate-Leitungen dazu verwendet, die Gates zu kontaktieren.
Ein Verfahren zum Betreiben einer erfindungsgemäßen Fin-Feldeffekt-Speicherzelle mit vier Gates, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist, kann aufweisen: Anlegen einer Spannung zwischen zwei benachbarte Source/Drain-Bereiche; Einstellen des Gates, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung, dass eine elektrische Ladung in einen Ladungsspeicherbereich der Ladungsspeicherschicht, welcher sich nahe einem der Source/Drain-Bereiche befindet, injiziert wird.
Die Spannung zwischen den beiden benachbarten Source/Drain-Bereichen kann ungefähr 5 V betragen, wobei das Gate auf ungefähr 8 V eingestellt wird.
Ein weiteres Verfahren zum Betreiben einer erfindungsgemäßen Fin-Feldeffekt-Speicherzelle mit vier Gates, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist, kann aufweisen: Anlegen einer Spannung zwischen zwei benachbarte Source/Drain-Bereiche; Einstellen des Gates, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung, dass eine elektrische Ladung aus einem Ladungsspeicherbereich der Ladungsspeicherschicht, welcher sich nahe einem der Source/Drain-Bereiche befindet, entfernt wird.
Die Spannung zwischen den beiden Source/Drain-Bereichen kann ungefähr 5 V betragen, wobei das Gate auf –7 V eingestellt wird.
Noch ein weiteres Verfahren zum Betreiben einer erfindungsgemäßen Fin-Feldeffekt-Speicherzelle mit vier Gates, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist, kann aufweisen: Anlegen einer Spannung zwischen zwei benachbarte Source/Drain-Bereiche; Einstellen des Gates, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung, dass ein Erfass-Strom zwischen die benachbarten Source/Drain-Bereiche geleitet (mit anderen Worten, geführt) wird.
Die Spannung zwischen den beiden benachbarten Source/Drain-Bereichen kann ungefähr 1.6 V betragen, wobei das Gate auf ungefähr 4 V eingestellt wird.
In der nachfolgenden Beschreibung werden verschiedene Ausführungsbeispiele beschrieben unter Bezug auf die nachfolgenden Zeichnungen, in denen:
1 eine perspektivische Ansicht einer Fin-Feldeffekt-Speicherzelle gemäß einem Ausführungsbeispiel zeigt;
2 eine Draufsicht eines Fin-Feldeffekt-Speicherzellen-Arrays gemäß einem Ausführungsbeispiel zeigt;
3 eine perspektivische Ansicht einer Fin-Feldeffekt-Speicherzelle gemäß einem Ausführungsbeispiel zeigt;
4 mögliche Spannungen zeigt, die in Verbindung mit in
1 und 2 gezeigten Speicherzellen und Speicherzellen-Arrays verwendet werden können.
In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, der Schwerpunkt liegt stattdessen im Allgemeinen darauf, die Prinzipien der Ausführungsbeispiele zu veranschaulichen.
Im Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
1 zeigt eine Fin-Feldeffekt-Speicherzelle 100 gemäß einem Ausführungsbeispiel. Die Fin-Feldeffekt-Speicherzelle 100 weist zwei sich kreuzende Halbleiter-Finnen, die anschaulich eine kreuzförmige Halbleiter-Fin-Struktur 101 bilden, auf, wobei jeder Endteilbereich der Halbleiter-Fin-Struktur 101 einen Source/Drain-Bereich 102 bildet. Ferner weist die Fin-Feldeffekt-Speicherzelle 100 eine Ladungsspeicherschicht 103 auf, welche einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur 101 bedeckt. Ferner weist die Fin-Feldeffekt-Speicherzelle 100 eine Gate-Schicht 104 auf, welche zumindest einen Teilbereich der Ladungsspeicherschicht 103 bedeckt, wobei die Ladungsspeicherschicht 103 derart eingerichtet ist, dass sich mindestens zwei verschiedene Ladungsspeicherbereiche 105 zwischen zwei benachbarten Source/Drain-Bereichen 102 befinden, wobei elektrische Ladungen in die Ladungsspeicherbereiche 105 injiziert werden können oder daraus entfernt werden können mittels Anlegens entsprechender Potenziale an die Source/Drain-Bereiche 102 und an die Gate-Schicht 104.
Aufgrund der kreuzförmigen Halbleiter-Fin-Struktur 101 ist es möglich, mindestens acht Bits an Information in einer einzigen Fin-Feldeffekt-Speicherzelle 100 zu speichern. Als Folge daraus kann die Bit-Dichte der Fin-Feldeffekt-Speicherzelle 100 erhöht werden.
In diesem Ausführungsbeispiel bedeckt die Ladungsspeicherschicht 103 nur einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur 101. Die Ladungsspeicherschicht 103 kann jedoch auch andere Teilbereiche der Halbleiter-Fin-Struktur 101 bedecken.
In diesem Ausführungsbeispiel ist die Gate-Schicht 104 in vier separate Teilbereiche aufgeteilt, wobei jeder Teilbereich als ein Gate dient, wobei sich jedes Gate zwischen zwei benachbarten Source/Drain-Bereichen 102 befindet. Dies muss jedoch nicht so sein; jedes in diesem Ausführungsbeispiel gezeigte Gate kann auch in mehrere Teil-Gates unterteilt sein. Auf diese Weise kann die Anzahl der Ladungsspeicherbereiche (i. e. die Bit-Dichte) zwischen zwei benachbarten Source/Drain-Bereichen, zum Beispiel zwischen den benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂, weiter erhöht werden.
Gemäß einer Ausgestaltung weist die Ladungsspeicherschicht 103 auf oder besteht aus einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxidschicht, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind.
Gemäß einer Ausgestaltung ist die Länge der Strompfade (zum Beispiel Strompfad 106), welche benachbarte Source/Drain-Bereiche 102 miteinander verbinden, größer als F aber kleiner als 2F, wobei ”F” die Kleinstes-Merkmal-Größe (minimum feature size) der Vorrichtung (des Devices) ist.
Gemäß einer Ausgestaltung beträgt die Länge der kürzesten Strompfade 106, welche benachbarte Source/Drain-Bereiche miteinander verbinden, mindestens 80 nm. Gemäß einer Ausgestaltung beträgt die Länge der kürzesten Strompfade 106, welche benachbarte Source/Drain-Bereiche 102 miteinander verbinden, mindestens 100 nm. Gemäß einer Ausgestaltung beträgt die Länge der kürzesten Strompfade 106, welche benachbarte Source/Drain-Bereiche 102 miteinander verbinden, ungefähr 110 nm.
Bei dem in 1 gezeigten Ausführungsbeispiel sind zwei Ladungsspeicherbereiche 105 zwischen zwei benachbarten Source/Drain-Bereichen 102 vorhanden, wobei jeder Ladungsspeicherbereich 105 nahe (proximal zu) einem jeweils anderen Source/Drain-Bereich angeordnet ist.
Bislang wurde angenommen, dass die Fin-Feldeffekt-Speicherzelle 100 eine Ladungsfängerspeicherzelle ist, wobei die Ladungsspeicherschicht 103 eine Ladungsfängerschicht ist, welche derart eingerichtet ist, dass sich mindestens zwei verschiedene Ladungsspeicherbereiche 105 zwischen zwei benachbarten Source/Drain-Bereichen 102 befinden. Alternativ ist gemäß einer Ausgestaltung die Fin-Feldeffekt-Speicherzelle 100 eine Floating-Gate-Speicherzelle, und die Ladungsspeicherschicht 103 ist eine Floating-Gate-Schicht, welche derart eingerichtet ist, dass sich zwischen zwei benachbarten Source/Drain-Bereichen 102 ein Ladungsspeicherbereich 105 befindet. Die Floating-Gate-Schicht kann zum Beispiel gegen die Halbleiter-Fin-Struktur 101 mittels einer Oxidschicht isoliert sein. Da die Floating-Gate-Schicht typischerweise eine leitfähige Schicht ist, kann nur ein Ladungsspeicherbereich 105 in einer zusammenhängenden Floating-Gate-Schicht gebildet werden. Die Floating-Gate-Schicht kann jedoch in eine Mehrzahl oder eine Vielzahl von Floating-Gate-Teilschichten aufgeteilt (gesplittet) werden, welche gegeneinander isoliert sind, wobei jede Floating-Gate-Teilschicht von einer separaten Gate-Schicht 104 bedeckt wird. Auf diese Weise kann die Speicherdichte der Fin-Feldeffekt-Speicherzelle 100 weiter erhöht werden.
2 zeigt ein Fin-Feldeffekt-Speicherzellen-Array 200 gemäß einem Ausführungsbeispiel. Das Fin-Feldeffekt-Speicherzellen-Array 200 weist eine Vielzahl von Speicherzellen gemäß einer Ausgestaltung auf. In der nachfolgenden Beschreibung wird angenommen, dass die Speicherzellen Speicherzellen 100 sind, wie in 1 gezeigt. Das heißt, jede Speicherzelle weist auf: eine kreuzförmige Halbleiter-Fin-Struktur 101, wobei jeder Endteilbereich der Halbleiter-Fin-Struktur 101 einen Source/Drain-Bereich 102 bildet; eine Ladungsspeicherschicht 103, welche einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur 101 bedeckt; eine Gate-Schicht 104, welche zumindest einen Teilbereich der Ladungsspeicherschicht 103 bedeckt, wobei die Ladungsspeicherschicht 103 derart eingerichtet ist, dass sich mindestens zwei verschiedene Ladungsspeicherbereiche 105 zwischen zwei benachbarten Source/Drain-Bereichen 102 befinden, wobei elektrische Ladungen in die Ladungsspeicherbereiche 105 injiziert werden können oder daraus entfernt werden können mittels Anlegens entsprechender Potentiale an die Source/Drain-Bereiche 102 und an die Gate-Schicht 104. Die Ladungsspeicherschicht 103 bedeckt zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur 101. Die Gate-Schicht 104 ist in vier separate Teilbereiche aufgeteilt, wobei jeder Teilbereich als ein Gate dient, wobei jedes Gate sich zwischen zwei benachbarten Source/Drain-Bereichen 102 befindet. Das Speicherzellen-Array 200 weist ferner eine Vielzahl von Source/Drain-Leitungen 201 und eine Vielzahl von Gate-Leitungen 202 auf, wobei jeder Source/Drain-Bereich 102 mit einer Source/Drain-Leitung 201 über einen Source/Drain-Kontakt 203 verbunden ist, und wobei jedes Gate 104 über einen Gate-Kontakt 204 mit einer Gate-Leitung 202 verbunden ist. Die Source/Drain-Leitungen 201 und die Gate-Leitungen 202 sind senkrecht zueinander angeordnet. Wie aus 2 entnommen werden kann, werden in einer Speicherzelle drei benachbarte Source/Drain-Leitungen 201 dazu verwendet, die Source/Drain-Bereiche zu kontaktieren, und zwei benachbarte Gate-Leitungen 202 werden dazu verwendet, die Gates zu kontaktieren.
Da die Höhe der Halbleiter-Fin-Struktur 101 beliebig eingestellt beziehungsweise angepasst werden kann, kann die Stromdichte zwischen zwei benachbarten Source/Drain-Bereichen 102 beliebig eingestellt beziehungsweise angepasst werden.
3 zeigt eine Fin-Feldeffekt-Speicherzelle 300 gemäß einem Ausführungsbeispiel. Die Speicherzelle 300 weist auf: eine Vielzahl von Halbleiter-Finnen 301, wobei jede Halbleiter-Finne 301 zwei Endteilbereiche aufweist, wobei jeder Endteilbereich einen Source/Drain-Bereich 302 bildet, wobei jede Halbleiter-Finne 301 einen Fin-Mittenteilbereich aufweist, welcher sich zwischen den Source/Drain-Bereichen 302 der Halbleiter-Finne 301 befindet, und wobei alle Halbleiter-Finnen 301 zusammen eine Halbleiter-Fin-Struktur bilden, die einen gemeinsamen Fin-Teilbereich 303 aufweist, welcher den Fin-Mittenteilbereich jeder Halbleiter-Finne 301 bildet; eine Ladungsspeicherschicht 304, welche einen Teilbereich der Oberfläche der Halbleiter-Fin-Struktur bedeckt; und eine Gate-Schicht 305, welche zumindest einen Teilbereich der Ladungsspeicherschicht 304 bedeckt, wobei die Ladungsspeicherschicht 304 derart eingerichtet ist, dass sich mindestens zwei verschiedene Ladungsspeicherbereiche 306 zwischen zwei benachbarten Source/Drain-Bereichen 302 befinden, wobei elektrische Ladungen in die Ladungsspeicherbereiche 306 injiziert werden können oder daraus entfernt werden können, durch Anlegen entsprechender Potentiale an die Source/Drain-Bereiche 302 und an die Gate-Schicht 305.
Die Anzahl an Halbleiter-Finnen 301 ist beliebig. Auf diese Weise kann eine beliebige Anzahl von Ladungsspeicherbereichen 306 in eine Fin-Feldeffekt-Speicherzelle integriert werden. Die einzige Sache, die gewährleistet werden muss, besteht darin, dass die Halbleiter-Finnen 301 dadurch elektrisch miteinander verbunden sind, dass sie einen gemeinsamen Fin-Teilbereich 303 haben bzw. aufweisen.
Alle im Zusammenhang mit der in 1 gezeigten Fin-Feldeffekt-Speicherzelle 100 erläuterten Ausgestaltungen können auch bei der in 3 gezeigten Fin-Feldeffekt-Speicherzelle 300 angewendet werden.
Nachfolgend wird ein Verfahren beschrieben zum Betreiben einer Fin-Feldeffekt-Speicherzelle gemäß einem Ausführungsbeispiel. Die Speicherzelle weist eine kreuzförmige Halbleiter-Fin-Struktur auf, wobei jeder Endteilbereich der Halbleiter-Fin-Struktur einen Source/Drain-Bereich bildet. Ferner weist die Speicherzelle eine Ladungsspeicherschicht auf, welche zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur, welcher sich zwischen den Source/Drain-Bereichen befindet, bedeckt. Ferner weist die Speicherzelle vier Gates auf, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist. Es wird eine Spannung zwischen zwei benachbarte Source/Drain-Bereiche angelegt. Ferner wird das Gate, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung eingestellt, dass eine elektrische Ladung in einen Ladungsspeicherbereich der Ladungsspeicherschicht, welcher sich nahe einem der Source/Drain-Bereiche befindet, injiziert wird.
Zum Beispiel kann, bezugnehmend auf 1, eine Spannung zwischen die beiden benachbarten Source/Drain-Bereiche 102 ₁ und 102 ₂ angelegt werden. Sodann wird das Gate 104 ₁, welches sich zwischen den benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ befindet, auf eine solche Spannung eingestellt, dass eine elektrische Ladung in den Ladungsspeicherbereich 105 ₁ der Ladungsspeicherschicht 103 injiziert wird. Um eine elektrische Ladung in den Ladungsspeicherbereich 105 ₂ der Ladungsspeicherschicht 103 zu injizieren, muss die zwischen die zwei benachbarten Source/Drain-Bereiche 102 ₁ und 102 ₂ angelegte Spannung umgekehrt (mit anderen Worten, invertiert) werden.
Gemäß einer Ausgestaltung beträgt die Spannung zwischen den beiden benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ ungefähr 5 V, wobei das Gate 104 ₁ auf ungefähr 8 V eingestellt wird.
Nachfolgend wird ein weiteres Verfahren beschrieben zum Betreiben einer Fin-Feldeffekt-Speicherzelle gemäß einem Ausführungsbeispiel. Die Fin-Feldeffekt-Speicherzelle weist eine kreuzförmige Halbleiter-Fin-Struktur auf, wobei jeder Endteilbereich der Halbleiter-Fin-Struktur einen Source/Drain-Bereich bildet. Ferner weist die Speicherzelle eine Ladungsspeicherschicht auf, welche zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur, welcher sich zwischen den Source/Drain-Bereichen befindet, bedeckt. Ferner weist die Speicherzelle vier Gates auf, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist. Es wird eine Spannung zwischen zwei benachbarte Source/Drain-Bereiche angelegt. Ferner wird das Gate, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung eingestellt, dass eine elektrische Ladung aus einem Ladungsspeicherbereich der Ladungsspeicherschicht, welcher sich nahe einem der Source/Drain-Bereiche befindet, entfernt wird.
Zum Beispiel kann, bezugnehmend auf 1, eine Spannung zwischen die beiden benachbarten Source/Drain-Bereiche 102 ₁ und 102 ₂ angelegt werden. Sodann wird das Gate 104 ₁, welches sich zwischen den benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ befindet, auf eine solche Spannung eingestellt, dass eine elektrische Ladung aus dem Ladungsspeicherbereich 105 ₁ der Ladungsspeicherschicht 103 entfernt wird. Um eine elektrische Ladung aus dem Ladungsspeicherbereich 105 ₂ der Ladungsspeicherschicht 103 zu entfernen, muss die zwischen die beiden benachbarten Source/Drain-Bereiche 102 ₁ und 102 ₂ angelegte Spannung umgekehrt (mit anderen Worten, invertiert) werden.
Gemäß einer Ausgestaltung beträgt die Spannung zwischen den beiden benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ ungefähr 5 V, wobei das Gate 104 ₁ auf ungefähr –7 V eingestellt wird.
Nachfolgend wird ein weiteres Verfahren beschrieben zum Betreiben einer Fin-Feldeffekt-Speicherzelle gemäß einem Ausführungsbeispiel. Die Speicherzelle weist eine kreuzförmige Halbleiter-Fin-Struktur auf, wobei jeder Endteilbereich der Halbleiter-Fin-Struktur einen Source/Drain-Bereich bildet. Ferner weist die Speicherzelle eine Ladungsspeicherschicht auf, welche zumindest einen Teilbereich der Seitenwände der Halbleiter-Fin-Struktur, welcher sich zwischen den Source/Drain-Bereichen befindet, bedeckt. Ferner weist die Speicherzelle vier Gates auf, wobei jedes Gate auf der Ladungsspeicherschicht zwischen zwei benachbarten Source/Drain-Bereichen bereitgestellt ist. Es wird eine Spannung zwischen zwei benachbarte Source/Drain-Bereiche angelegt. Ferner wird das Gate, welches sich zwischen den benachbarten Source/Drain-Bereichen befindet, auf eine solche Spannung eingestellt, dass ein Erfass-Strom zwischen die benachbarten Source/Drain-Bereiche geleitet (mit anderen Worten, geführt) wird.
Zum Beispiel kann, bezugnehmend auf 1, eine Spannung zwischen die beiden benachbarten Source/Drain-Bereiche 102 ₁ und 102 ₂ angelegt werden. Sodann wird das Gate 104 ₁, welches sich zwischen den benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ befindet, auf eine solche Spannung eingestellt, dass ein Erfass-Strom über den Strompfad 106 von dem Source/Drain-Bereich 102 ₁ zu dem Source/Drain-Bereich 102 ₂ geleitet wird. Die Stärke des Stroms, der über den Strompfad 106 von dem Source/Drain-Bereich 102 ₁ zu dem Source/Drain-Bereich 102 ₂ geleitet wird, hängt von den in den Ladungsspeicherbereichen 105 ₁ und 105 ₂ gespeicherten Ladungen ab. Auf diese Weise können die Zustände der Bits (Bit 5, dargestellt durch die in dem Ladungsspeicherbereich 105 ₂ gespeicherte Ladung, und Bit 6, dargestellt durch die in dem Ladungsspeicherbereich 105 ₁ gespeicherte Ladung) erfasst werden.
Gemäß einer Ausgestaltung beträgt die Spannung zwischen den beiden benachbarten Source/Drain-Bereichen 102 ₁ und 102 ₂ ungefähr 1.6 V, wobei das Gate 104 ₁ auf ungefähr 4 V eingestellt wird.
Aufgrund der kreuzförmigen Halbleiter-Fin-Struktur ist es möglich, mindestens acht Bits an Information in einer einzigen Fin-Feldeffekt-Speicherzelle zu speichern. Als Folge kann die Bit-Dichte der Fin-Feldeffekt-Speicherzelle erhöht werden.
Gemäß einer Ausgestaltung sind die Fin-Feldeffekt-Speicherzelle und das Fin-Feldeffekt-Speicherzellen-Array auf SOI (Silicon an Insulator: Silizium-auf-Isolator) basierende Speicherzellen/Speicherzellen-Arrays.
In der nachfolgenden Beschreibung werden weitere Aspekte von beispielhaften Ausgestaltungen erläutert.
Die steigende Nachfrage nach nicht-flüchtiger (nicht-volatiler) Datenspeicherkapazität treibt die Industrie dazu, ihre Speichervorrichtungen (Speicher-Devices) herunterzuskalieren (i. e., die Anzahl an gespeicherten Bits pro Speichervorrichtung (Speicher-Device) muss erhöht werden). Ein zu erreichendes Ziel besteht darin, die Gesamt-Bitdichte zu erhöhen und die Kosten pro Bit zu verringern.
Eine Floating-Gate-Vorrichtung (Floating-Gate-Device) kann nur ein physikalisches Bit speichern. Dies kann mittels Verwenden von Multi-Level-Kodieren (multi level encoding) kompensiert werden. Das Herunterskalieren einer Multi-Level-Vorrichtung macht es immer schwieriger, das Multi-Level-Kodieren beizubehalten aufgrund der strengen Haltezeit-(Retension)-Spezifikationen. Planare Ladungsfänger-Vorrichtungen (Charge-Trapping-Devices) wie zum Beispiel NROM-Vorrichtungen können zwei physikalische Bits pro Vorrichtung (Device) speichern. Die zukünftige Skalierung ist jedoch zweifelhaft aufgrund von möglichem Übersprechen (Cross-talk). Die zwei Bits, welche jeweils an einem Ende des Device-Kanals gespeichert werden, beginnen zu interferieren, wenn die Gate-Länge verringert wird. Anstelle der Verwendung einer planaren NROM-Vorrichtung kann eine vertikale Fin-NROM-Vorrichtung (NROM: Nitrided Read Only Memory, nitridierter Nur-Lese-Speicher) verwendet werden, welche in der Lage ist, bis zu vier Bits zu speichern. Jedoch ist die Skalierbarkeit nach wie vor durch das Problem des Übersprechens begrenzt.
Gemäß einer Ausgestaltung wird eine Fin-Feldeffekt-Speichervorrichtung bereitgestellt, welche sowohl die Skalierbarkeit als auch die Anzahl von Bits pro Vorrichtung (Device) verbessert. Indem das Konzept von auf Finnen basierenden Ladungsfänger-Vorrichtungen hin zu einer gekreuzten bzw. kreuzförmigen (cross-shaped) Finne erweitert wird, kann die Anzahl von gespeicherten Bits verdoppelt werden hin zu acht Bits pro Vorrichtung (Device). Dies ergibt eine Dichte von 2F²/Bit.
Neben dieser hohen Dichte wird die Skalierbarkeit verbessert verglichen mit planarem NROM und FinFLASH. Die Kanäle sind nicht gerade (mit anderen Worten, nicht geradlinig), was zu einer Kanallänge führt, die größer als F ist. Im Idealfall können 2F erreicht werden, aber durch Lithographie-Verrundungen ergibt sich ein Wert von ungefähr 1.5F. Dies ist eine erhebliche Verbesserung verglichen mit der maximalen Gate-Länge F bei Vorrichtungen (Devices) mit geraden Kanälen.
1 zeigt eine perspektivische Ansicht der gekreuzten Vorrichtung. Die vier Enden des Kreuzes sind mit Source/Drain-Anschlüssen kontaktiert, und die Seitenwände dazwischen können zum Beispiel von einem Oxid/Nitrid/Oxid-Stapel überdeckt sein, welcher von vier Gate-Kontakten bedeckt ist. Aufgrund dieses Layouts weist das Kreuz vier einzelne Devices auf, wobei jedes davon in der Lage ist, zwei Bits zu speichern wie ein normales planares NROM-Device. Jedes einzelne Bit kann ausgelesen werden, indem das zugehörige Paar von S/D-Anschlüssen in richtiger Richtung vorgespannt wird (das Bit an dem Source-Anschluss bestimmt, ob der Kanal an oder aus ist).
2 zeigt ein Beispiel des Array-Layouts, das die Kreuz-Fin-Vorrichtung auf einer 16F²-Fläche (schwarzes Quadrat) unterbringt. Geteilt durch acht physikalische Bits ergibt dies eine Fläche von 2F² pro Bit. Um auf das Vorwärts-Bit (forward bit) an der n-ten S/D-Leitung und der m-ten Gate-Leitung zuzugreifen, können die folgenden typischen Spannungen angelegt werden, wie in 4 gezeigt.
Programmieren und Löschen weisen die entgegengesetzte S/D-Vorspannung (S/D-Bias) bezüglich des Auslesens auf, was planaren NROM-Vorrichtungen entspricht. Die Gate-Spannung während des Programmierens ist stark positiv, um zu ermöglichen, dass heiße Elektronen, welche durch die hohe Source/Drain-Vorspannung erzeugt werden, in das Nitrid (Ladungsspeicherschicht) injiziert werden. Die Loch-Injektion zum Löschen weist ähnliche Vorspannungen auf, jedoch mit stark negativer Gate-Vorspannung (Gate-Bias). Die nicht ausgewählten S/D-Leitungen können auf einem potentialfreien (anders ausgedrückt, schwebenden oder floatenden) Pegel (Level) gehalten werden, um unbeabsichtigte Ladungsinjektion auf nicht ausgewählte Vorrichtungen (Devices) entlang der ausgewählten Gate-Leitung zu vermeiden. Hinsichtlich der nicht ausgewählten Gate-Leitungen ist es ausreichend, diese auf Masse oder leicht negativ zu halten. Bei einer solchen Gate-Vorspannung wird kein Programmier-/Lösch-Vorgang stattfinden, und kein Strom wird durch die Vorrichtung beziehungsweise das Device fließen.
Um auf das entgegengesetzte Bit (reverse bit) zuzugreifen, kann wiederum das Schema wie in 4 gezeigt, verwendet werden, wobei lediglich die Vorspannung der S/D-Leitung n und n + 1 vertauscht werden. Mit diesen typischen Betriebsvorspannungsbedingungen ist es möglich, jedes Bit einzeln zu programmieren, löschen und lesen.
Gemäß einer Ausgestaltung kann mittels Einsetzens der kreuzförmigen lokalisierten Ladungsfänger-Vorrichtung eine hohe Dichte erreicht werden, sowohl vom F²-Standpunkt aus gesehen als auch vom Skalierbarkeits-Standpunkt aus gesehen. Die Kombination von F² pro Bit und einer Kanallänge, die erheblich größer als F ist, macht den oben genannten Ansatz sehr attraktiv und kosteneffektiv für zukünftige Generationen von Flash-Speicher.
2 zeigt, wie die vorgeschlagene kreuzförmige Vorrichtung (Device) erfolgreich in ein Direktzugriffsspeicher-Array mit hoher Dichte (High-density Random Access Memory Array) integriert werden kann. Dies schließt nicht die Implementierung in anderen Arten von Speicherarrays wie zum Beispiel NAND aus, i. e. Ausgestaltungen sind auch bei anderen Arten von Speicherarrays anwendbar.

Claims

Fin-Feldeffekt-Speicherzelle (100), aufweisend: • zwei sich kreuzende Halbleiter-Finnen (101) mit vier voneinander getrennten Endteilbereichen, wobei jeder Endteilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) einen Source/Drain-Bereich (102 ₁, 102 ₂, 102 ₃, 102 ₄) aufweist; • eine Ladungsspeicherschicht (103), die zumindest einen Teilbereich der zwei sich kreuzenden Halbleiter-Finnen (101) bedeckt; und • eine Gate-Schicht (104), die zumindest einen Teilbereich der Ladungsspeicherschicht (103) bedeckt.
Speicherzelle (100) gemäß Anspruch 1, wobei die Ladungsspeicherschicht (103) zumindest einen Teilbereich von Seitenwänden der Halbleiter-Finnen (101) bedeckt.
Speicherzelle (100) gemäß Anspruch 1 oder 2, wobei die Speicherzelle (100) derart eingerichtet ist, dass elektrische Ladung in die Ladungsspeicherschicht (103) injiziert oder daraus entfernt werden kann mittels Anlegens entsprechender Potentiale an die Source/Drain-Bereiche (102 ₁, 102 ₂, 102 ₃, 102 ₄) und an die Gate-Schicht (104).
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 3, wobei die Gate-Schicht (104) in vier separate Teilbereiche aufgeteilt ist, wobei jeder Teilbereich als ein Gate dient, wobei jedes Gate zwischen zwei benachbarten Source/Drain-Bereichen (102 ₁, 102 ₂, 102 ₃, 102 ₄) angeordnet ist.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 4, wobei die Ladungsspeicherschicht (103) eine Ladungsfängerschicht aufweist.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 5, wobei die Ladungsspeicherschicht (103) eine Oxidschicht, eine Nitridschicht und eine Oxidschicht aufweist, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 5, wobei die Ladungsspeicherschicht (103) eine Nanokristall-Schicht aufweist.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 7, wobei die Ladungsspeicherschicht (103) zwischen zwei benachbarten Source/Drain-Bereichen (102 ₁, 102 ₂, 102 ₃, 102 ₄) mindestens zwei Ladungsspeicherbereiche aufweist.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 4, wobei die Ladungsspeicherschicht (103) eine Floating-Gate-Schicht aufweist.
Speicherzelle (100) gemäß einem der Ansprüche 1 bis 9, wobei die Ladungsspeicherschicht (103) zwischen zwei benachbarten Source/Drain-Bereichen (102 ₁, 102 ₂, 102 ₃, 102 ₄) nur einen einzelnen Ladungsspeicherbereich aufweist.
Speicherzelle (100) gemäß Anspruch 9 oder 10, wobei die Ladungsspeicherschicht (103) eine Polysilizium-Schicht aufweist.
Fin-Feldeffekt-Speicherzelle (300), aufweisend: • eine Vielzahl von sich kreuzenden Halbleiter-Finnen (301), wobei jede Halbleiter-Finne (301) zwei Endteilbereiche aufweist, wobei jeder Endteilbereich einen Source/Drain-Bereich (302) aufweist; • wobei die Vielzahl von sich kreuzenden Halbleiter-Finnen (301) einen gemeinsamen Fin-Teilbereich (303) aufweist, welcher Fin-Mittenteilbereich jeder Halbleiter-Finne (301) ist; • wobei der Fin-Mittenteilbereich jeder Halbleiter-Finne (301) sich zwischen den Source/Drain-Bereichen (302) der Halbleiter-Finne (301) befindet; • eine Ladungsspeicherschicht (304), welche zumindest einen Teilbereich der Halbleiter-Finnen (301) bedeckt; und • eine Gate-Schicht (305), welche zumindest einen Teilbereich der Ladungsspeicherschicht (304) bedeckt.
Speicherzelle (300) gemäß Anspruch 12, wobei elektrische Ladung in die Ladungsspeicherschicht (304) injiziert oder daraus entfernt werden kann mittels Anlegens entsprechender Potentiale an die Source/Drain-Bereiche (302) und an die Gate-Schicht (305).
Speicherzelle (300) gemäß Anspruch 12 oder 13, wobei die Gate-Schicht (305) in eine Mehrzahl von separaten Teilbereichen aufgeteilt ist, wobei jeder Teilbereich als ein Gate dient, wobei jedes Gate sich zwischen zwei benachbarten Source/Drain-Bereichen (302) befindet.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 14, wobei die Ladungsspeicherschicht (304) eine Ladungsfängerschicht aufweist.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 15, wobei die Ladungsspeicherschicht (304) eine Oxidschicht, eine Nitridschicht und eine Oxidschicht aufweist, welche in dieser Reihenfolge aufeinander oder übereinander gestapelt sind.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 15, wobei die Ladungsspeicherschicht (304) eine Nanokristall-Schicht aufweist.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 17, wobei die Ladungsspeicherschicht (304) zwischen zwei benachbarten Source/Drain-Bereichen (302) mindestens zwei Ladungsspeicherbereiche (306) aufweist.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 14, wobei die Ladungsspeicherschicht (304) eine Floating-Gate-Schicht aufweist.
Speicherzelle (300) gemäß einem der Ansprüche 12 bis 19, wobei die Ladungsspeicherschicht (304) zwischen zwei benachbarten Source/Drain-Bereichen (302) nur einen einzelnen Ladungsspeicherbereich (306) aufweist.