JP2009016863A - Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル - Google Patents

Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル Download PDF

Info

Publication number
JP2009016863A
JP2009016863A JP2008226043A JP2008226043A JP2009016863A JP 2009016863 A JP2009016863 A JP 2009016863A JP 2008226043 A JP2008226043 A JP 2008226043A JP 2008226043 A JP2008226043 A JP 2008226043A JP 2009016863 A JP2009016863 A JP 2009016863A
Authority
JP
Japan
Prior art keywords
column
voltage
row
cell
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008226043A
Other languages
English (en)
Inventor
M Salter Robert Iii
エム ソルター ザ サード ロバート
Kyung Joon Han
ヨーン ハン キュン
Jack Zezhong Peng
ゼーゾング ペン ジャック
Victor Levchenko
レヴチェンコ ヴィクター
Robert U Broze
ユー ブローズ ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
GateField Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GateField Corp filed Critical GateField Corp
Publication of JP2009016863A publication Critical patent/JP2009016863A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。
【選択図】図１

Description

本発明は、現場でプログラムできる集積回路、特に現場でプログラムできるゲートアレー（ＦＰＧＡ）に係り、より詳細には、ＦＰＧＡのスイッチング素子として使用されるフローティングゲートＭＯＳトランジスタに係る。
一般に、ＦＰＧＡは、論理素子と、数千又は数万のプログラム可能な相互接続部を伴う配線相互接続部とのアレーを有し、ユーザはＦＰＧＡを定められた機能をもつ集積回路へと構成することができる。各々のプログラム可能な相互接続部即ちスイッチは、集積回路の２つの回路ノードを接続して、配線相互接続をメーク（又はブレーク）したり、或いは論理素子の機能（１つ又は複数）をセットしたりすることができる。
ＦＰＧＡは、プログラム可能な相互接続部としてメモリセル又はアンチフューズのいずれかを使用する。メモリセルは再プログラム可能であり、そしてアンチフューズは１回しかプログラムできない。新規な不揮発性メモリ型のプログラム可能な相互接続部が、本発明の譲受人に譲渡されたロバートＪ．リップ、リチャードＤ．フリーマン、ロバートＵ．ブローズ、ジョンＭ．ケイウッド及びジョセフＧ．ノーラン三世の１９９６年１１月２１日出願の「汎用の不揮発性の再プログラム可能なスイッチ(A GENERAL PURPOSE, NON-VOLATILE REPROGRAMMABLE SWITCH) 」と題する米国特許出願第０８／７５４，１１６号に開示されている。この特許出願に開示されたＦＰＧＡでは、不揮発性の再プログラム可能なトランジスタメモリ（ＮＶＭ）セルを使用し、ＦＰＧＡの配線及び回路素子をランダムに相互接続するための汎用のスイッチング素子が形成される。基本的に、ＮＶＭセルは、充電及び／又は放電できるフローティングゲートをもつＭＯＳトランジスタを有している。フローティングゲートの充電及び／又は放電は、ＮＶＭ技術の不揮発性プログラミング特徴を与える。
ＦＰＧＡ、実際には、いかなる集積回路においても、ＦＰＧＡの素子は、回路を効率的にレイアウトするためにできるだけコンパクトであると共に、できるだけ容易に製造できることが重要である。本発明の譲受人に譲渡されたロバートＵ．ブローズ氏の「ＦＮトンネリング及びプログラミング式の不揮発性の再プログラム可能な相互接続セル(Non-Volatile Reprogrammable Interconnect Cell With FN Tunneling and Programming) 」と題する１９９５年７月２８日出願の米国特許出願第０８／５０８，９１４号は、上記米国特許出願第０８／７５４，１１６号に開示されたプログラム可能な相互接続部の１つの非常にコンパクトなセルに向けられる。各々選択的にプログラムできるこのような相互接続部の効率的なアレーが達成される。各プログラム可能な相互接続セルは、第１のＭＯＳトランジスタを有し、このＭＯＳトランジスタは、第１及び第２の回路ノードに各々接続された第１及び第２のソース／ドレインと、第１のＭＯＳトランジスタをゲートの電荷量に応じてオフ及びオンに切り換えるためのフローティングゲートとを有する。又、セルは、第１のＭＯＳトランジスタのフローティングゲートに接続されると共に、トンネル酸化物層を経てプログラミング／消去ラインに接続されたトンネルデバイスと、上記フローティングゲートに容量性結合された制御ゲートと、上記酸化物層のトンネル作用を制御可能に禁止するための少なくとも１つのトンネル制御ラインとを有する。このトンネル制御ライン及びプログラミング／消去ラインは、トンネル酸化物層の下の領域に接近しているがそこから横方向に変位されたＰＮ接合を形成する。逆バイアスのもとでは、接合の電荷空乏領域がトンネル酸化物の下の領域を経て延び、トンネル作用を阻止する。これは、各プログラム可能な相互接続部を選択的にプログラムできるようにする。
本発明は、製造収率、信頼性、プログラミング速度、スレッシュホールド限界及びコストを改善したＦＰＧＡセル及びアレー構造体の改良に向けられる。セルは、共通のフローティングゲートを有するゲートスイッチトランジスタ及びゲート感知トランジスタを備え、感知トランジスタは、トランジスタのドレイン及びフローティングゲートへの及びそこからのファウラー・ノルトハイム電子トンネル作用によりスイッチトランジスタのプログラミング及び消去も与える。セル又はＦＰＧＡタイルのアレーにおいては、２本の列ラインが各列における感知トランジスタのソース及びドレイン領域に各々接続され、これは、感知トランジスタ及びスイッチトランジスタのスレッシュホールド電圧を感知し、ひいては、スイッチトランジスタのプログラム状態又は消去状態を測定するのに使用される。
本発明の特徴によれば、セルのプログラム障害は、行選択／非選択電圧ウインドウを列選択／非選択電圧ウインドウと電圧ＶUUD だけ重畳することにより減少される。この電圧は、行及び列が両方とも非選択であるプログラムビットのストレスを増加するが、行又は列のみ（両方ではない）が非選択である消去ビットのストレスを減少する。ここで使用する「ストレス」とは、時間と共に障害を生じる可能性を有する電界を意味する。又、ここで使用する「障害」とは、特定の時間中に外部から付与される１組のバイアス状態によりフローティングゲートから電荷が除去（又は追加）されるために生じるＦＰＧＡセルのスレッシュホールド電圧の不所望な変化を意味する。
本発明並びにその目的及び特徴は、添付図面を参照した以下の詳細な説明及び特許請求の範囲から容易に明らかとなろう。
図１は、スイッチトランジスタ１０と、ファウラー・ノルトハイムトンネルデバイス及び感知トランジスタ１２とを含む本発明によるＦＰＧＡセルを示す回路図である。スイッチトランジスタは、そのトランジスタのドレイン及びソース領域に各々接続された接点１４及び１６を有し、そして感知トランジスタ１２は、そのトランジスタのドレイン及びソース領域に各々接続された接点１８及び２０を有する。感知トランジスタのドレインは、ドレインの列（メタル）ライン２２にも接続され、そしてそのソースは、ソースの列（メタル）ライン２４にも接続される。これら列ライン２２、２４は、１つの列における感知トランジスタの全てのソース及びドレイン領域に接続される。スイッチトランジスタ１０及び感知増幅器１２は、共通のフローティングゲート２６を共用し、このフローティングゲートは、スイッチトランジスタ１０の制御ゲート２８と、感知トランジスタ１２の制御ゲート３０との間に配置される。これら制御ゲートは、行（ポリ２）ライン３２に接続される。
図２の感知トランジスタの断面図に明確に示されたように、感知トランジスタのフローティングゲート２６は、感知トランジスタのＮ＋ドープされたドレイン３４及び／又はソース３５に密接当接又は重畳して配置され、厚みが８０Åないし１２０Å程度の特殊なトンネル酸化物３６がフローティングゲート２６とＮ＋ドレイン３４とを分離し、矢印３８で示すように、フローティングゲートとドレイン領域との間に電子のトンネル作用が容易に生じるようにしている。従って、ＦＰＧＡセルの消去は、ドレインソース及びチャンネル領域からフローティングゲートへの電子のトンネル作用によって生じる。ＦＰＧＡセルのプログラミングは、フローティングゲートからドレイン及び／又はソースへの電子のトンネル作用によって生じる。
図３は、図１のＦＰＧＡセルのレイアウトの平面図である。スイッチトランジスタ１０及び感知トランジスタ１２は、半導体ウェハにおいて離間水平整列状態にあり、フローティングゲート２６は、トランジスタ１０のソース及びドレインと感知トランジスタ１２のソース及びドレインとの間のチャンネル領域に重畳する第１のポリシリコンライン（ポリ１）を含む。ポリ１ラインは、セルの各側で終り、隣接セルへ続かない。２つのトランジスタの制御ゲート２８、３０は、第２のポリシリコンライン（ポリ２）３２によって形成され、これは、ポリ１ラインの上に延び、そしてそれと自己整列される。ポリ２ラインは、その行に配列されたセルの全てのトランジスタへと続く。ドレイン列ライン２２は、ドレインへの接点１８に接続され、そしてその列の全ての感知トランジスタのドレイン端子に接触するように垂直方向に続く。同様に、ソース列メタルライン２４は、ソース接点２０に係合し、そしてその列の感知トランジスタの全てのソース領域に接触するように垂直方向に延びる。従って、ＦＰＧＡセルのある列において、全ての感知トランジスタのソースは、ソース列と称する１つの列ラインに接続され、そして全てのドレインは、ドレイン列と称する第２の列ラインに接続される。図３に示すセルは、これも又プログラム及び消去機能を遂行する隣接感知デバイスに対し共用ソース接点の半分と共用ドレイン接点の半分とを含む。上記したように、感知デバイスは、スイッチトランジスタがＦＰＧＡアレーに配線されアクセスできないので、各ＦＰＧＡセルのプログラムされた状態又は消去された状態をテストするために必要とされる。
ＦＰＧＡタイルは、例えば、コアタイルの場合に３２行ｘ５列のＦＰＧＡセルのアレーより成る。図４及び５は、各々、このようなアレーにおける２列及び４行の回路図及び平面図である。図１ないし３の参照番号が、図４及び５において全てのポリ１フローティングゲート２６、ポリ２行ライン３２、ドレイン列ライン２２及びソースメタル列ライン２４と共に使用される。４つの行は、Ｒｏｗi ないしＲｏｗi+3 で示され、ドレイン列は、ＤＣＯＬj 及びＤＣＯＬj+1 で示され、そしてソース列は、ＳＣＯＬj 及びＳＣＯＬj+1 で指示されている。感知トランジスタのアレーにおいて各ビットのプログラム及び消去された感知トランジスタのスレッシュホールドの測定は、列の各非選択ビットの感知トランジスタを「オフ」にバイアスしそして選択ビットを限界処理(margining) することによりＮＯＲ ＲＯＭがアクセスされるのと同様に実行される。この測定「限界処理」は、選択されたセルの制御ゲート（行）電圧を変えながら、ドレイン電流がある基準レベルの上となるか下となるかを検出することにより行われる。行バイアスは、多数の動作モードをもつ列ドライバにより駆動される。それらは、「消去」中にはアレーに対して高い正の電圧を供給しなければならず、「プログラム」及び「読み取り」中には正及び負の電圧を行に供給しなければならず、そして「動作」モード中には一定の正のバイアスを供給しなければならない。列バイアスは列ドライバにより付与される。プログラムするためには、列が正の電圧に対して対として駆動されねばならない。対の一方は、その他方が接地レベルに保持される間に「読み取り」中の電流を感知しながら低い正の電圧レベルに強制される。他の全ての時間には、それらが両方とも接地又は開路される。
テーブル１は、全ての動作モードに対しおおよその行及び列並びにピーク電圧レベルを示す。プログラムの障害は、行選択／非選択ウインドウ電圧を列選択／非選択ウインドウ電圧とＶUUD だけ重畳することによって許容レベルに減少される。この電圧は、行及び列の両方が非選択であるプログラムビットにはストレスを及ぼすが、行又は列のみ（両方ではない）が非選択である消去ビットのプログラミングストレスを減少する。これらの方式は、理想的な例であり、周辺回路のブレークダウン電圧や、行対列のプログラミング時間要素を考慮して、電圧レベルを調整することができる。
テーブル１
消去 プログラム 読み取り／限界 動作
選択行 V ERASE -VP /(2*ＲR ) -V R から+VR 0VからVCC
へ傾斜 へ傾斜
選択列対 両方=0V +VP /(2*(1-Rc )) ドレイン列≒1V 両方=0V
へ両方傾斜 ソース列＝0V
非選択行 - V UUP -(V R ＋Δ) -
非選択列 - 0V 0V -
図６は、「消去」中に行に印加される電圧の波形を示す。これはバルク動作であるから、障害は生じない。消去中に、感知トランジスタのドレイン／ソース、及び表面を逆に有するチャンネルから、フローティングポリシリコンゲートへと電子のトンネル作用が生じる。これは、スイッチ及び感知トランジスタのフローティングゲートに負の電荷を残し、行（制御ゲート）からフローティングゲートに相補的な電圧が接続されない限りそれらを「オフ」にする。
書き込み又は「プログラミング」動作は、選択、消去されたスイッチ及び感知トランジスタを「オン」状態に戻すのに使用される。これは、行に負の電圧をそして列対に正の電圧を強制することにより行われる。フローティングゲートは、感知トランジスタのドレイン及びソースに対して負に駆動され、そしてフローティングゲートからドレイン接合へ電子のトンネル作用が生じ、ドレイン接合は、図２に示すように、片側又は両側においてフローティングゲート及びポリシリコンゲート積層体の下に述べるように処理される。この動作は、フローティングゲートに正の正味電荷を残し、これは、スイッチ及び感知トランジスタを「オン」状態にする。
図７は、「プログラム」動作中の選択された行及び列に対する波形を示す。行（制御ゲート）は、負に傾斜され、一方、列ラインは、正に傾斜されて、フローティングゲートから電子を除去し、これは、プログラミング後にフローティングゲートに正の正味電荷を残す。
図８は、「プログラム」動作中に選択された行及び非選択の列に適用される波形を示す。
図９は、「プログラム」動作中に非選択の行及び選択された列に対する電圧波形を示す。
図１０は、「プログラム」動作中に行及び列の両方が非選択の場合の電圧波形を示す。
読み取り限界処理動作中に、選択されたタイル（図４）の感知トランジスタは「オン」にされ、そしてアレーの残り部分における全ての非選択の行は負の電圧にされて、それらを「オフ」にする。選択された行の電圧は、「消去」ビットに対して高い傾斜にされる。バイアスが低い電圧にセットされた状態で列がスレッシュホールド電流に達すると、行電圧がそのビットの「消去限界」として記録される。同様に、行電圧は、プログラムされたビットに対して負に傾斜され、そしてスレッシュホールド電流の電圧が「プログラム限界」となる。
ＦＰＧＡの動作モードでは、全ての行に正のＤＣバイアスが印加される。これは、スイッチの動作の電圧ウインドウを、消去されたセルに対する弱い「オフ」から、プログラムされたセルに対する強い「オン」へシフトし、そして「オフ」のスイッチの電流を妨げずに全振幅信号を「オン」のスイッチに通過できるようにする。
プログラミング中に行及び列に印加される電圧の選択／非選択ウインドウを重畳することにより書き込み障害が最小にされる。これは、行又は列のいずれかが選択された非選択のセルにおける障害領域を減少するが、行も列も選択されないセルの障害バイアスを増加させる。行及び列の電圧ウインドウは、全ての場合のプログラミング障害を最小にするように重畳される。
逆極性の時間的にリニアな電圧傾斜を選択された行及び列に印加することにより、他の波形の作用に対しその選択された行又は列における非選択のセルからの電荷除去が最小にされる。
従来の行プログラミングに代わって列プログラミングを使用して全体的な障害を減少することができる。この解決策の効果は、行及び列の結合比の相違により非選択の行の障害が非選択の列よりも大きくなることである。しかしながら、この解決策の欠点は、回路の面積、テストの複雑さ及びテスト時間に関して、列のプログラミングの実施にコストがかかることである。
上記したＦＰＧＡセル及びアレーは、若干のマスクと共に従来のＥＥＰＲＯＭ−ＣＭＯＳ処理を用いて容易に製造される。プログラミング及び消去にトンネル酸化物を使用することにより、非自己整列のＥＰＲＯＭセル構造体及びそれに関連したマスキング処理段階の使用が回避される。２デバイスのセル構造は、面積が小さく、消去及びプログラミングの両方の状態に対して各ビットの完全な限界処理が達成される。
特定の実施形態を参照して本発明を説明したが、これは、単に本発明を例示するものに過ぎず、本発明をこれに限定するものではない。請求の範囲に規定された本発明の真の精神及び範囲から逸脱せずに種々の変更や応用がなされることが当業者に明らかであろう。
本発明によるＦＰＧＡセルの回路図である。 図１の感知トランジスタの断面図である。 図１のＦＰＧＡセルのレイアウトを示す平面図である。 ２列及び４行のＦＰＧＡタイルの一部分を示す回路図である。 図４のＦＰＧＡセルの平面図である。 本発明によるＦＰＧＡセルアレーの行に付与される消去電圧波形を示す図である。 選択されたセルに対するプログラミング電圧波形を示す図である。 非選択のプログラミング波形（行選択、列非選択）に対する電圧波形を示す図である。 非選択のプログラミング波形（行非選択、列選択）を示す図である。 非選択のプログラミング波形（行非選択、列非選択）を示す図である。
符号の説明
１０ スイッチトランジスタ
１２ 感知トランジスタ
１４、１６、１８、２０ 接点
２６ 共通のフローティングゲート
２８、３０ 制御ゲート
３４ ドレイン
３５ ソース
３６ トンネル酸化物

Claims (2)

  1. 集積回路の回路ノードを選択的に接続するためのプログラム可能な相互接続部のアレーであって、かつ行と列に配列され、それぞれが回路ノードを接続し及び切断するようにプログラム可能である複数の相互接続セルを含むアレーにおいて、
    それぞれのセルが同じ行にあるセルの第１の電界効果トランジスタと整列した第１のフローティングゲート電界効果トランジスタ、及び同じ行にあるセルの第２の電界効果トランジスタと整列した第２のフローティングゲート電界効果トランジスタを有しており、セルの前記第１及び第２の電界効果トランジスタが同じ列にあるセルの第１及び第２のフローティングゲート電界効果トランジスタと整列しているものにおいて、
    非選択の相互接続部について少ない障害で相互接続部を選択的にプログラムする方法であって、
    ａ）第１の２つの電圧レベルの間の電圧を列選択ラインに印加し、これによって１つの列を選択する段階と、
    ｂ）第２の２つの電圧レベルの間の電圧を行選択ラインを印加し、これによって１つの行を選択する段階とを備え、
    前記第１の２つの電界レベルと前記第２の２つの電圧レベルとを電圧のオフセットを有するように重畳させ、これによって、ただ１つの列と行が選択された場合の列と行にあるセルが減少したプログラム電圧ストレスを有するようにする方法。
  2. 前記段階ａ）が電圧を列のトランジスタのすべての制御ゲートに接続されたライン及び行のすべてのトランジスタのソース／ドレインに相互接続された導電性ラインに印加することを含む請求項１に記載の方法。
JP2008226043A 1997-03-31 2008-09-03 Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル Pending JP2009016863A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/829,374 US5838040A (en) 1997-03-31 1997-03-31 Nonvolatile reprogrammable interconnect cell with FN tunneling in sense

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP08132798A Division JP4347922B2 (ja) 1997-03-31 1998-03-27 Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル

Publications (1)

Publication Number Publication Date
JP2009016863A true JP2009016863A (ja) 2009-01-22

Family

ID=25254365

Family Applications (2)

Application Number Title Priority Date Filing Date
JP08132798A Expired - Lifetime JP4347922B2 (ja) 1997-03-31 1998-03-27 Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル
JP2008226043A Pending JP2009016863A (ja) 1997-03-31 2008-09-03 Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP08132798A Expired - Lifetime JP4347922B2 (ja) 1997-03-31 1998-03-27 Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル

Country Status (3)

Country Link
US (1) US5838040A (ja)
JP (2) JP4347922B2 (ja)
DE (1) DE19813653B4 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11121722A (ja) * 1997-10-17 1999-04-30 Mitsubishi Electric Corp ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
US6072720A (en) * 1998-12-04 2000-06-06 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried bitline
US6137728A (en) * 1998-12-04 2000-10-24 Gatefield Corporation Nonvolatile reprogrammable interconnect cell with programmable buried source/drain in sense transistor
US6125059A (en) * 1999-05-14 2000-09-26 Gatefield Corporation Method for erasing nonvolatile memory cells in a field programmable gate array
ATE347750T1 (de) * 1999-10-20 2006-12-15 Infineon Technologies Ag Programmierbare fpga-zelle
DE60104303T2 (de) * 2000-04-14 2005-07-21 Koninklijke Philips Electronics N.V. Halbleiteranordnung
US6327178B1 (en) * 2000-07-18 2001-12-04 Micron Technology, Inc. Programmable circuit and its method of operation
US6597609B2 (en) * 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
DE10146216A1 (de) * 2001-09-19 2003-04-10 Infineon Technologies Ag Halbleiterstruktur, Speicheranordnung sowie Verfahren zum Herstellen einer Halbleiterstruktur
WO2004006264A2 (en) * 2002-07-08 2004-01-15 Koninklijke Philips Electronics N.V. Erasable and programmable non-volatile cell
US6970383B1 (en) 2003-06-10 2005-11-29 Actel Corporation Methods of redundancy in a floating trap memory element based field programmable gate array
US7430137B2 (en) * 2004-09-09 2008-09-30 Actel Corporation Non-volatile memory cells in a field programmable gate array
US7161841B1 (en) * 2005-06-29 2007-01-09 Actel Corporation Method for erasing programmable interconnect cells for field programmable gate arrays using reverse bias voltage
US7245535B2 (en) * 2005-09-21 2007-07-17 Actel Corporation Non-volatile programmable memory cell for programmable logic array
FR2904464A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
FR2904463A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Programmation d'un circuit de retention de charges pour mesure temporelle
CN101601097B (zh) * 2006-07-27 2012-10-17 意法半导体有限公司 用于进行时间测量的电荷保持电路
JP4512752B2 (ja) 2008-10-30 2010-07-28 独立行政法人産業技術総合研究所 再構成可能集積回路
US8410815B2 (en) 2010-12-02 2013-04-02 Infineon Technologies Ag Transistor arrangement and integrated circuit
KR101788997B1 (ko) 2013-11-15 2017-10-20 아사히 가세이 일렉트로닉스 가부시끼가이샤 전압 검출기, 기준 전압 설정 방법 및 프로그램
CN107180833B (zh) * 2017-06-22 2021-05-25 中国电子科技集团公司第五十八研究所 一种抗辐射Sense-Switch型pFLASH开关单元结构及其制备方法
CN107302003A (zh) * 2017-06-22 2017-10-27 中国电子科技集团公司第五十八研究所 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法
CN111668223A (zh) * 2020-06-16 2020-09-15 中国电子科技集团公司第五十八研究所 一种高功率、低漏电的Sense-Switch型pFLASH单元结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
WO1997005662A1 (en) * 1995-07-28 1997-02-13 Zycad Corporation Nonvolatile reprogrammable interconnect cell with fn tunneling and programming method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3136517C2 (de) * 1980-09-26 1985-02-07 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Nichtflüchtige Halbleiter-Speichervorrichtung
US4695979A (en) * 1985-09-09 1987-09-22 Texas Instruments Incorporated Modified four transistor EEPROM cell
US5016217A (en) * 1988-05-17 1991-05-14 Ict International Cmos Technology, Inc. Logic cell array using CMOS EPROM cells having reduced chip surface area
US5101378A (en) * 1988-06-15 1992-03-31 Advanced Micro Devices, Inc. Optimized electrically erasable cell for minimum read disturb and associated method of sensing
JPH02199698A (ja) * 1989-01-30 1990-08-08 Kawasaki Steel Corp 半導体集積回路
JP2829156B2 (ja) * 1991-07-25 1998-11-25 株式会社東芝 不揮発性半導体記憶装置の冗長回路
US5247478A (en) * 1992-03-06 1993-09-21 Altera Corporation Programmable transfer-devices
US5329487A (en) * 1993-03-08 1994-07-12 Altera Corporation Two transistor flash EPROM cell
WO1996001499A1 (en) * 1994-07-05 1996-01-18 Zycad Corporation A general purpose, non-volatile reprogrammable switch
US5488586A (en) * 1994-10-24 1996-01-30 Altera Corporation Method and apparatus for erasing an array of electrically erasable programmable read only memory cells
US5594363A (en) * 1995-04-07 1997-01-14 Zycad Corporation Logic cell and routing architecture in a field programmable gate array
US5640344A (en) * 1995-07-25 1997-06-17 Btr, Inc. Programmable non-volatile bidirectional switch for programmable logic

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
WO1997005662A1 (en) * 1995-07-28 1997-02-13 Zycad Corporation Nonvolatile reprogrammable interconnect cell with fn tunneling and programming method thereof

Also Published As

Publication number Publication date
JP4347922B2 (ja) 2009-10-21
US5838040A (en) 1998-11-17
DE19813653A1 (de) 1998-10-29
JPH10294381A (ja) 1998-11-04
DE19813653B4 (de) 2005-09-15

Similar Documents

Publication Publication Date Title
JP2009016863A (ja) Ｆｎトンネル及び感知デバイスをもつ不揮発性の再プログラム可能な相互接続セル
JP2847322B2 (ja) 電気的にプログラム可能でかつ消去可能な複数のメモリセルを有するメモリアレイ
US6191980B1 (en) Single-poly non-volatile memory cell having low-capacitance erase gate
JP4223073B2 (ja) Ｆｎトンネルを有する不揮発性プログラマブル相互接続セル及びそのプログラミング方法
EP0925586B1 (en) Fowler-nordheim (f-n) tunneling for pre-programming in a floating gate memory device
KR100475119B1 (ko) Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법
US5313427A (en) EEPROM array with narrow margin of voltage thresholds after erase
USRE37311E1 (en) Parallel type nonvolatile semiconductor memory device and method of using the same
US5371028A (en) Method for making single transistor non-volatile electrically alterable semiconductor memory device
JPS61265869A (ja) 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス
US20090310409A1 (en) Nonvolatile Semiconductor Memory
US6252273B1 (en) Nonvolatile reprogrammable interconnect cell with FN tunneling device for programming and erase
US7164606B1 (en) Reverse fowler-nordheim tunneling programming for non-volatile memory cell
KR100655279B1 (ko) 불휘발성 반도체 메모리 장치
JPH09213094A (ja) 半導体記憶装置および半導体記憶装置の情報読出方法
US7397699B2 (en) Channel discharging after erasing flash memory devices
US6125059A (en) Method for erasing nonvolatile memory cells in a field programmable gate array
US4845538A (en) E2 prom cell including isolated control diffusion
US20040120188A1 (en) Novel two-transistor flash cell for large endurance application
US6914819B2 (en) Non-volatile flash memory
JPH07122091A (ja) 不揮発性半導体記憶装置とその書き込み特性回復方法
KR100639827B1 (ko) Ｅｅｐｒｏｍ 응용을 위한 1 트랜지스터 셀
US6819594B2 (en) Electrically erasable programmable logic device
US5390146A (en) Reference switching circuit for flash EPROM
US20050007824A1 (en) Novel two-transistor flash cell for large endurance application

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110602

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120112