CN107302003A - 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 238000012546 transfer Methods 0.000 claims abstract description 164
- 238000007667 floating Methods 0.000 claims abstract description 112
- 230000003647 oxidation Effects 0.000 claims abstract description 50
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 27
- 239000010703 silicon Substances 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims description 83
- 229910052751 metal Inorganic materials 0.000 claims description 83
- 239000004065 semiconductor Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 29
- 150000002739 metals Chemical class 0.000 claims description 27
- 230000007797 corrosion Effects 0.000 claims description 20
- 238000005260 corrosion Methods 0.000 claims description 20
- 230000008054 signal transmission Effects 0.000 claims description 17
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 claims description 16
- 238000003780 insertion Methods 0.000 claims description 16
- 230000037431 insertion Effects 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 210000004907 gland Anatomy 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims description 2
- 230000001413 cellular effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 22
- 230000008569 process Effects 0.000 abstract description 12
- 239000002245 particle Substances 0.000 abstract description 8
- 230000009977 dual effect Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 238000013459 approach Methods 0.000 abstract 1
- 230000003014 reinforcing effect Effects 0.000 abstract 1
- 238000010561 standard procedure Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 12
- 230000005855 radiation Effects 0.000 description 9
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005510 radiation hardening Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910019213 POCl3 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000000338 in vitro Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl chloride Substances ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000005619 thermoelectricity Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 239000002351 wastewater Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
Abstract
本发明涉及一种抗辐射Sence‑Swtich型nFLASH开关单元结构及其制备方法。按照本发明提供的技术方案，所述Sence‑Switch型nFLASH开关单元是制作在SOI顶层硅P阱中，并被STI隔离槽全介质隔离；所述的Sence‑Switch型FLASH开关单元是通过浮栅多晶硅实现了编程/擦除管与信号传输管电荷共享；所述的编程/擦除管的隧道氧化层和信号传输管的栅氧化层是采用掺N工艺与HTO结合的加固双栅氧工艺实现，其余均采用业界标准工艺制作完成。本发明抗辐射Sence‑Switch型nFLASH开关单元工艺简单，兼容于CMOS工艺，不仅具有良好的电荷保持特性、耐久性、阈值窗口宽，而且具有抗总剂量和单粒子能力等优点。同时，本发明抗辐射Sence‑Switch型nFLASH开关单元SOI工艺集成方法也适用于体硅CMOS工艺。
Description
技术领域
本发明涉及一种开关单元结构及其制备方法，尤其是一种抗辐射Sence-Swtich型nFLASH开关单元结构及其制备方法，具体地说是适用于抗辐射逻辑器件(FPGA/CPLD)以及SOC集成电路的nFLASH开关单元结构及其制备方法，属于微电子集成电路的技术领域。
背景技术
抗辐射FLASH开关单元是实现抗辐射可重构的FLASH型可编程逻辑器件的内核基本组成单元，与SRAM和反熔丝相比，其性能介于二者之间，而且其抗辐射FLASH型FPGA工艺技术是继反熔丝FPGA工艺技术的下一代主流技术，其军事应用领域主要是航天和航空领域，包括基于海、陆、空的军用系统、雷达、指挥与控制，以及导航系统，这主要得益于FLASH型FPGA电路的诸多优势，如非易失、可重构性、低功耗、高密度、上电即运行、高安全性、固件错误(Firm-error)免疫性等。基于Flash技术的FPGA不仅唯一具有ASIC的特征，而且其高安全性、高可靠性、低功耗等特点正是满足我们对于未来FPGA的需求，在计算机、通信、汽车、卫星以及航空航天等领域显示出产品强大的应用前景。
浮栅型nFLASH基本单元抗辐射加固技术难点在于总剂量加固，其受总剂量辐射损伤主要表现为擦/写阈值窗口变窄、场边缘漏电引起源漏漏电及器件之间漏电，前者因总剂量电离效应引起编程态电子发射、擦除态空穴注入导致浮栅电荷损失，后者因总剂量电离效应引起场区SiO2介质层俘获陷阱电荷导致p衬底场边缘的反型阈值电压降低。
Sence-Switch型FLASH开关单元结构由两个共浮栅型FLASH基本单元构成，依赖于编程/擦除管控制共享电荷量来实现信号管传输的“开”、“关”态。目前，该结构主要基于体硅CMOS工艺集成，具有工艺简单、集成度高等优点，但因该结构中信号传输管的栅氧与编程/擦除管的隧道氧化层共用同一膜层，其厚度约在信号传输过程中易对共浮栅上存储的电荷产生干扰，即“开”态:热电子注入效应引起浮栅电荷增加，而产生弱编程状态，使得“开”态驱动能力下降或者“开”态变为“关”态，逻辑单元的状态失效。同时，其结构单元的抗总剂量辐射能力、抗单粒子闩锁能力方面依然存在其局限性，难以满足深空环境条件下的应用需求，其结构上易受到总剂量电离效应影响引起浮栅电荷损失薄弱区是STI边缘处浮栅多晶尖角区，该STI边缘的浮栅尖角效应易引起局部区越的电场加强，易产生浮栅电荷流失的通道，进而影响其总剂量抗辐射能力和可靠性。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种抗辐射Sence-Switch型nFLASH开关单元结构及其制备方法，其结构紧凑，能有效降低应力条件下电荷隧穿效应，增强抗总剂量辐射能力，有效提高抗单粒子闩锁能力，与现有工艺兼容，工艺简单，安全可靠。
按照本发明提供的技术方案，所述抗辐射Sence-Switch型nFLASH开关单元结构，nFLASH开关单元包括制备于同一SOI衬底上的编程/擦除MOS管T1以及信号传输MOS管T2，所述SOI衬底的顶层硅膜内设有P阱；所述编程/擦除MOS管T1的编程/擦除管有源区、信号传输MOS管T2的信号传输管有源区均位于P阱内，并通过P阱内的有源区隔离体隔离；
在编程/擦除管有源区内设有编程/擦除管N+漏区以及编程/擦除管N+源区，在信号传输管有源区内设有信号传输管N+漏区以及信号传输管N+源区；
在信号传输管有源区、编程/擦除管有源区上设置HTO介质层，所述HTO介质层还覆盖于有源区隔离体以及编程/擦除管有源区上，编程/擦除管有源区上的HTO层内具有贯通所述HOT层的隧道孔，在所述隧道孔内填充隧道氧化层，所述隧道氧化层直接支撑于编程/擦除管有源区上；信号传输管N+漏区、信号传输管N+源区分别位于HTO介质层的两侧，编程/擦除管N+漏区、编程/擦除管N+源区分别位于HTO介质层的两侧；
在信号传输管有源区、编程/擦除管有源区的上方设置浮栅多晶层，所述浮栅多晶层覆盖于上述HTO介质层以及隧道氧化层上，在浮栅多晶层上覆盖有ONO介质层，在所述ONO介质层上覆盖有控制栅多晶层；在信号传输管有源区、编程/擦除管有源区上还设有侧墙，所述侧墙覆盖HOT介质层、浮栅多晶层、ONO介质层以及控制栅多晶层对应的外侧壁，且侧墙分别与信号传输管N+漏区、信号传输管N+源区、编程/擦除管N+漏区以及编程/擦除管N+源区相应的区域交叠；
在P阱上还压盖有ILD介质层，在所述ILD介质层上设有金属层，所述金属层包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区欧姆接触的编程/擦除管漏极金属以及与编程/擦除管N+源区欧姆接触的编程/擦除管源极金属，所述信号传输管金属体包括与信号传输管N+漏区欧姆接触的信号传输管漏极金属以及与信号传输管N+源区欧姆接触的信号传输管源极金属。
所述编程/擦除管金属体还包括编程/擦除管P+金属，所述编程/擦除管P+金属与编程/擦除管有源区内的编程/擦除管P+区域欧姆接触；
所述信号传输管金属体还包括信号传输管P+金属，所述信号传输管P+金属与信号传输管有源区内的信号传输管P+区域欧姆接触。
当同一SOI衬底上具有多个nFLASH开关单元结构时，对同一行内相邻的两nFLASH开关单元结构间，通过开关单元隔离体隔离；
在信号传输管有源区、编程/擦除管有源区的上方设置浮栅多晶层后，对浮栅多晶层刻蚀得到贯通浮栅多晶层的浮栅腐蚀窗口，所述浮栅腐蚀窗口位于开关单元隔离体的正上方，ONO介质层覆盖在浮栅多晶层上并填充浮栅腐蚀窗口。
所述开关单元隔离体与有源区隔离体为同一工艺制造层，所述HTO介质层的厚度为
一种抗辐射Sence-Switch型nFLASH开关单元结构的制备方法，所述开关单元结构的制备方法包括如下步骤：
a、提供所需的SOI衬底，并在所述SOI衬底的顶层硅膜内设置所需的P阱，并在P阱形成若干nFLASH开关单元结构所需的有源区，所述有源区包括同一nFLASH开关单元结构的编程/擦除管有源区与信号传输管有源区，同一nFLASH开关单元结构内编程/擦除管有源区与信号传输管有源区通过P阱内的有源区隔离体隔离；同一行两相邻nFLASH开关单元结构内，一nFLASH开关单元结构内的信号传输管有源区通过P阱内的开关单元隔离体与另一nFLASH开关单元结构内的编程/擦除管有源区隔离；
b、在上述SOI衬底的顶层硅膜上淀积HTO介质层，并在淀积HTO介质层后对所述HTO介质层进行选择性地掩蔽和刻蚀，以得到贯通所述HTO介质层的隧道孔，所述隧道孔位于编程/擦除管有源区的正上方，且隧道孔贯通HTO介质层；
c、在上述HTO介质层上设置所需的隧道氧化层，所述隧道氧化层填充在隧道孔内；在得到隧道氧化层后，在HTO介质层上设置浮栅多晶层，所述浮栅多晶层覆盖在HTO介质层以及隧道氧化层上，对所述浮栅多晶层进行选择性地掩蔽和刻蚀，以得到贯通浮栅多晶层的浮栅腐蚀窗口，所述浮栅腐蚀窗口位于开关单元隔离体的正上方；
d、在上述浮栅多晶层上设置ONO阻挡层，所述ONO阻挡层覆盖在浮栅多晶层上并填充浮栅腐蚀窗口；
e、在上述ONO阻挡层上设置所需的控制栅多晶层，所述控制栅多晶层覆盖在ONO阻挡层上；
f、在上述P阱内设置NLDD区，并在所述NLDD区上方设置侧墙，所述侧墙覆盖HOT介质层、浮栅多晶层、ONO介质层以及控制栅多晶层对应的外侧壁，且侧墙的下端部支撑在NLDD区上；
g、在上述P阱内设置所需的信号传输管N+漏区、信号传输管N+源区、编程/擦除管N+漏区以及编程/擦除管N+源区，并在控制栅多晶层上方设置金属层；
所述金属层包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区欧姆接触的编程/擦除管漏极金属以及与编程/擦除管N+源区欧姆接触的编程/擦除管源极金属，所述信号传输管金属体包括与信号传输管N+漏区欧姆接触的信号传输管漏极金属以及与信号传输管N+源区欧姆接触的信号传输管源极金属。
所述编程/擦除管金属体还包括编程/擦除管P+金属，所述编程/擦除管P+金属与编程/擦除管有源区内的编程/擦除管P+区域欧姆接触；
所述信号传输管金属体还包括信号传输管P+金属，所述信号传输管P+金属与信号传输管有源区内的信号传输管P+区域欧姆接触。
所述控制栅多晶层的厚度为
所述顶层硅膜的厚度为1.5μm～3μm，开关单元隔离体与有源区隔离体为同一工艺制造层，开关单元隔离体、有源区隔离体的深度与顶层硅膜的厚度相一致。
本发明的优点：利用隧道氧化层06以及HTO介质层05形成双栅氧结构，能有效预防信号传输MOS管T2处于“开”态时，热电子注入效应引起的浮栅多晶层07的电荷增加，长时间工作会引起弱编程状态，使得“开”态驱动能力下降或者“开”态变为“关”态，进而影响到FPGA电路配置逻辑单元的状态失效，增强其可靠性。而且，双栅氧结构采用了掺N氧化工艺与HTO结合的方式，可以有效抑制常规工艺表面沟道及场边缘P型杂质浓度再分布，起到增强nFLASH开关单元44的抗总剂量辐射能力和可靠性。同时，采用SOI具有天然的抗单粒子闩锁能力优势提高Sence-Switch型nFLASH开关单元44的抗辐射能力。FLASH开关单元结构简单，与CMOS工艺兼容，面积小，适用于百万门级FPGA规模工艺集成。
附图说明
图1为本发明的等效结构图。
图2为本发明多个nFLASH开关单元结构形成阵列结构的平面图。
图3～图10为本发明具体工艺步骤剖视图，其中：
图3为本发明得到P阱后的剖视图(沿AA'方向剖视)。
图4为本发明得到HTO介质层的剖视图(沿AA'方向剖视)。
图5为本发明得到隧道氧化层后的剖视图(沿AA'方向剖视)。
图6为本发明得到浮栅腐蚀窗口后的剖视图(沿AA'方向剖视)。
图7为本发明得到ONO阻挡层后的剖视图(沿AA'方向剖视)。
图8为本发明得到控制栅多晶层后的剖视图(沿AA'方向剖视)。
图9为本发明得到金属层后的剖视图(沿AA'方向剖视)。
图10为本发明图2中沿BB'方向的剖视图。
附图标记说明：CG-控制栅、FG-浮栅、T1-编程/擦除MOS管、T2-信号传输MOS管、00-衬底硅、01-埋氧层、02A-顶层硅膜、02B-P阱、03A-开关单元隔离体、03B-有源区隔离体、04A-编程/擦写管有源区、04B-信号传输管有源区、05-HTO介质层、06-隧道氧化层、07-浮栅多晶层、08-ONO介质层、09-控制栅多晶层、10-NLDD区、11-侧墙、12A-编程/擦除管N+漏区、12B-编程/擦除管N+源区、12C-信号传输管N+漏区、12D-信号传输管N+源区、13A-编程/擦除管P+区域、13B-信号传输管P+区域、14A-编程/擦除管N+漏区接触孔、14B-编程/擦除管N+源区接触孔、14C-编程/擦除管P+区域接触孔、15-ILD介质层、16-金属层、16A-编程/擦除管漏极金属、16B-编程/擦除管源极金属、16C编程/擦除管P+金属、22-隧道孔、33-浮栅腐蚀窗口、44-nFLASH开关单元、AA’-与控制栅沟道平行方向以及BB’-与控制栅沟道垂直方向。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2、图9和图10所示：为了能有效降低应力条件下电荷隧穿效应，增强抗总剂量辐射能力，有效提高抗单粒子闩锁能力，本发明nFLASH开关单元44包括制备于同一SOI衬底上的编程/擦除MOS管T1以及信号传输MOS管T2，所述SOI衬底的顶层硅膜02A内设有P阱02B；所述编程/擦除MOS管T1的编程/擦除管有源区04A、信号传输MOS管T2的信号传输管有源区04B均位于P阱02B内，并通过P阱02B内的有源区隔离体03B隔离；
在编程/擦除管有源区04A内设有编程/擦除管N+漏区12A以及编程/擦除管N+源区12B，在信号传输管有源区04B内设有信号传输管N+漏区12C以及信号传输管N+源区12D；
在信号传输管有源区04B、编程/擦除管有源区04A上设置HTO介质层05，所述HTO介质层05还覆盖于有源区隔离体03B以及编程/擦除管有源区04A上，编程/擦除管有源区04A上的HTO层05内具有贯通所述HOT层05的隧道孔22，在所述隧道孔22内填充隧道氧化层06，所述隧道氧化层06直接支撑于编程/擦除管有源区04A上；信号传输管N+漏区12C、信号传输管N+源区12D分别位于HTO介质层05的两侧，编程/擦除管N+漏区12A、编程/擦除管N+源区12B分别位于HTO介质层05的两侧；
在信号传输管有源区04B、编程/擦除管有源区04A的上方设置浮栅多晶层07，所述浮栅多晶层07覆盖于上述HTO介质层05以及隧道氧化层06上，在浮栅多晶层07上覆盖有ONO介质层08，在所述ONO介质层08上覆盖有控制栅多晶层09；在信号传输管有源区04B、编程/擦除管有源区04A上还设有侧墙11，所述侧墙11覆盖HOT介质层05、浮栅多晶层07、ONO介质层08以及控制栅多晶层09对应的外侧壁，且侧墙11分别与信号传输管N+漏区12C、信号传输管N+源区12D、编程/擦除管N+漏区12A以及编程/擦除管N+源区12B相应的区域交叠；
在P阱02B上还压盖有ILD(Interlayerdielectrics)介质层15，在所述ILD介质层15上设有金属层16，所述金属层16包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区12A欧姆接触的编程/擦除管漏极金属16A以及与编程/擦除管N+源区2B欧姆接触的编程/擦除管源极金属16B，所述信号传输管金属体包括与信号传输管N+漏区12C欧姆接触的信号传输管漏极金属以及与信号传输管N+源区12D欧姆接触的信号传输管源极金属。
具体地，采用SOI衬底时，能利用SOI衬底的全衬底隔离工艺，可以有效地提高抗单粒子闩锁能力，SOI衬底包括衬底硅00、位于所述衬底硅00上的埋氧层01以及位于所述埋氧层01上的顶层硅膜02A，所述nFLASH开关单元44制备于SOI衬底的顶层硅膜02A上。一个nFLASH开关单元44同时包括编程/擦除MOS管T1以及信号传输管T2，即编程/擦除MOS管T1以及信号传输管T2制备于同一SOI衬底的顶层硅膜02A。
对于编程/擦除MOS管T1，包括编程/擦除管有源区04A、位于编程/擦除管有源区04A内的编程/擦除管N+漏区12A、编程/擦除管N+源区12B，且在编程/擦除管有源区04A的上方设置HTO介质层05、填充在HTO(Hightemperatureoxide)介质层05内的隧道氧化层06、覆盖在HTO介质层05以及隧道氧化层06上的浮栅多晶层07，覆盖于所述浮栅多晶层07上ONO介质层08以及控制栅多晶层09。在沿控制栅多晶层09的平行方向上，浮栅多晶层07、ONO介质层08以及控制栅多晶层09均沿编程/擦除管有源区04A的长度方向分布。
为了能将编程/擦除管N+漏区12A、编程/擦除管N+源区12B引出，所述编程/擦除管金属体包括与编程/擦除管N+漏区12A欧姆接触的编程/擦除管漏极金属16A以及与编程/擦除管N+源区2B欧姆接触的编程/擦除管源极金属16B，编程/擦除管漏极金属16A、编程/擦除管源极金属16B为同一工艺制造层，并都支撑于ILD介质层15上，编程/擦除管漏极金属16A、编程/擦除管源极金属16B通过ILD介质层15与控制栅多晶层09、浮栅多晶层07绝缘隔离。通过编程/擦除管漏极金属16A能形成编程/擦除MOS管T1的漏极端，通过编程/擦除管源极金属16B能形成编程/擦除MOS管T1的源极端，通过控制栅多晶层09能形成编程/擦除MOS管T1的栅极端。
对于信号传输MOS管T2，包括信号传输管有源区04B、位于信号传输管有源区04B内的信号传输管N+漏区12C、信号传输管N+源区12D，且在信号传输管有源区04B的上方设置HTO介质层05、覆盖在HTO介质层05上的浮栅多晶层07，覆盖于所述浮栅多晶层07上ONO介质层08以及控制栅多晶层09。在沿控制栅多晶层09的平行方向上，浮栅多晶层07、ONO介质层08以及控制栅多晶层09均沿信号传输管有源区04B的长度方向分布。
为了能将信号传输管N+漏区12C、信号传输管N+源区12D引出，所述信号传输管金属体包括与信号传输管N+漏区12C欧姆接触的信号传输管漏极金属以及与信号传输管N+源区12D欧姆接触的信号传输管源极金属，信号传输管漏极金属、信号传输管源极金属为同一工艺制造层，并都支撑于ILD介质层15上，信号传输管漏极金属、信号传输管源极金属通过ILD介质层15与控制栅多晶层09、浮栅多晶层07绝缘隔离。通过信号传输管管漏极金属能形成信号传输MOS管T2的漏极端，通过信号传输管极金属能形成信号传输MOS管T2的源极端，通过控制栅多晶层09能形成信号传输MOS管T2的栅极端。
综上可知，对nFLASH开关单元44内的编程/擦除MOS管T1与信号传输MOS管T2，共用浮栅多晶层07以及控制栅多晶层09，nFLASH开关单元44的原理如图1所示，采用浮栅多晶层07来保存开关的状态，即将编程/擦除MOS管T1与信号传输管T2的栅极连接在一起，编程/擦除MOS管T1管通过位选择信号来控制浮栅多晶层07上电子，从而实现编程、擦除、校验等功能，另外，信号传输MOS管T2作为信号控制开关管。采用漏端的热电子注入方式对浮栅多晶层07充入电荷(CHE)，移去浮栅电荷主要采用源端FN隧穿方式或全沟道均匀FN隧穿方式，通过对编程/擦除MOS管T1的浮栅多晶层07进行MOS管编程和擦除两种方式来改变共有浮栅多晶层07中的电荷，进而控制信号传输MOS管T2对应作为浮栅MOS管的开关两种工作状态，即当浮栅多晶层07上被充电时信号传输MOS管T2关闭，当浮栅多晶层07的电子被移除时信号传输MOS管T2导通。本发明实施例中，信号传输MOS管T2是采用厚栅氧的浮栅MOS管，在信号传输MOS管T2信号传输过程中可以有效地避免其对浮栅上的电荷损失，增强其可靠性。
本发明实施例中，隧道氧化层06外部利用HTO介质层05保护，以能在浮栅多晶层07的边缘增加隧道氧化层06厚度，有效降低应力条件下电荷隧穿效应(即可以有效降低STI边缘尖角效应)，增强其抗总剂量辐射能力；利用隧道氧化层06的生长，通过HTO介质层05能形成双栅氧加固工艺，分别实现编程/擦除管隧道氧化层和信号传输管栅介质层，有效增强其可靠性和抗总剂量辐射能力，同时，采隧道氧化层06与HTO介质层05结合的双栅氧工艺也可以兼容于编程通路、电荷泵电路等模块的高压管工艺。
如图2所示，为多个Sence-Switch型nFLASH开关单元44构成阵列结构的示意图，图2中，阵列的大小为4行×3列，其中，当同一SOI衬底上设置多个nFLASH开关单元44时，对同一行内相邻的两nFLASH开关单元44间，通过开关单元隔离体03A隔离；
在信号传输管有源区04B、编程/擦除管有源区04A的上方设置浮栅多晶层07后，对浮栅多晶层07刻蚀得到贯通浮栅多晶层07的浮栅腐蚀窗口33，所述浮栅腐蚀窗口33位于开关单元隔离体03A的正上方，ONO介质层08覆盖在浮栅多晶层07上并填充浮栅腐蚀窗口33。
本发明实施例中，所述开关单元隔离体03A与有源区隔离体03B为同一工艺制造层；对于两相邻的编程/擦除MOS管T1，一编程/擦除MOS管T1的编程/擦除管N+源区12B通过编程/擦除管P+区域13A与另一编程/擦除MOS管T1的编程/擦除管N+漏区12A连接，所述两相邻编程/擦除MOS管T1具体是指沿垂直控制栅多晶层09方向两个相邻的编程/擦除MOS管T1。
同理，对于两相邻的信号传输MOS管T2，一信号传输MOS管T2的信号传输管N+源区通过信号传输管P+区域与另一信号传输MOS管T2的信号传输管N+漏区连接，信号传输管N+源区、信号传输管N+漏区以及信号传输管P+区域间的具体配合关系，图中未示出。
本发明实施例中，所述编程/擦除管金属体还包括编程/擦除管P+金属16C，所述编程/擦除管P+金属16C与编程/擦除管有源区04A内的编程/擦除管P+区域13A欧姆接触；
所述信号传输管金属体还包括信号传输管P+金属，所述信号传输管P+金属与信号传输管有源区04B内的信号传输管P+区域13B欧姆接触。
具体实施时，编程/擦除管金属体、信号传输管金属体为同一工艺制造层，为了能实现信号传输管金属体、编程/擦除管金属体与对应N+漏区、N+源区的连接，需要ILD介质层15内设置接触孔；所述接触孔包括编程/擦除管N+漏区接触孔14A、编程/擦除管N+源区接触孔14B、编程/擦除管P+区域接触孔14C、编程/擦除管漏极金属16A通过填充编程/擦除管N+漏区接触孔14A后与编程/擦除管N+漏区12A欧姆接触，编程/擦除管源极金属16B通过填充编程/擦除管N+源区接触孔14B后与编程/擦除管N+源区12B欧姆接触，编程/擦除管P+金属16C通过填充编程/擦除管P+区域接触孔14C后与编程/擦除管P+区域13A欧姆接触。
同理，信号传输管P+金属通过填充信号传输管P+区域接触孔与信号传输管P+区域13B欧姆接触，信号传输管漏极金属、信号传输管源极金属的具体连接情况可以参考上述说明，此处不再一一说明。
如图3～图10所示，上述结构的nFLASH开关单元44可以通过下述工艺步骤制备得到，所述开关单元结构的制备方法包括如下步骤：
a、提供所需的SOI衬底，并在所述SOI衬底的顶层硅膜02A内设置所需的P阱02B，并在P阱02B形成若干nFLASH开关单元结构所需的有源区，所述有源区包括同一nFLASH开关单元结构的编程/擦除管有源区04A与信号传输管有源区04B，同一nFLASH开关单元结构内编程/擦除管有源区04A与信号传输管有源区04B通过P阱02B内的有源区隔离体03B隔离；同一行两相邻nFLASH开关单元结构内，一nFLASH开关单元结构内的信号传输管有源区04B通过P阱02B内的开关单元隔离体03A与另一nFLASH开关单元结构内的编程/擦除管有源区04A隔离；
如图3和图4所示，所述顶层硅膜02A的厚度为1.5μm～3μm，开关单元隔离体03A与有源区隔离体03B为同一工艺制造层，开关单元隔离体03A、有源区隔离体03B的深度与顶层硅膜02A的厚度相一致。当同一行需要制备多个nFLASH开关单元44时，需要在P阱02B内制备多个编程/擦除管有源区04A与信号传输管有源区04B，编程/擦除管有源区04A的数量与信号传输管有源区04B的数量相一致，且呈交替分布，通过开关单元隔离体03A以及有源区隔离体03B进行隔离。开关单元隔离体03A、有源区隔离体03B可以采用STI技术制备得到，并在STI技术制备的沟槽内填充所需的介质层，介质层的类型以及具体制备过程均为本技术领域人员所熟知，此处不再赘述。
此外，按照业界标准CMOS工艺，在上述顶层硅膜02A上制作牺牲氧化层，并对编程/擦除管有源区04A和信号传输管有源区04B进行沟调光刻与注入，实现nFLASH开关单元44的编程/擦除MOS管T1和信号传输MOS管T2的不同本征阈值电压，具体过程为本技术领域人员所熟知，此处不再赘述。
b、在上述SOI衬底的顶层硅膜02A上淀积HTO介质层05，并在淀积HTO介质层05后对所述HTO介质层05进行选择性地掩蔽和刻蚀，以得到贯通所述HTO介质层05的隧道孔22，所述隧道孔22位于编程/擦除管有源区04A的正上方，且隧道孔22贯通HTO介质层05；
具体地，在上述工艺步骤后，需要先采用湿法工艺去除牺牲氧化层，去除牺牲氧化层的具体工艺过程为本技术领域人员所熟知，此处不再赘述。在去除牺牲氧化层后，淀积HTO介质层05，淀积得到的HTO介质层05覆盖上述的编程/擦除管有源区04A以及信号传输管有源区04B上。在淀积HTO介质层05后，利用本技术领域常用的光刻、腐蚀工艺，在编程/擦除管有源区04A的正上方得到隧道孔22，隧道孔22贯通HTO介质层05。HTO介质层05的厚度为采用LPCVD淀积得到，主工艺反应气体为N2O或NO和CH4，工艺温度为：700℃～820℃。
c、在上述HTO介质层05上设置所需的隧道氧化层06，所述隧道氧化层06填充在隧道孔22内；在得到隧道氧化层06后，在HTO介质层05上设置浮栅多晶层07，所述浮栅多晶层07覆盖在HTO介质层05以及隧道氧化层06上，对所述浮栅多晶层07进行选择性地掩蔽和刻蚀，以得到贯通浮栅多晶层07的浮栅腐蚀窗口33，所述浮栅腐蚀窗口33位于开关单元隔离体03A的正上方；
如图5所示，在得到隧道孔22后，利用掺N热氧化工艺制备隧道氧化层06，所述隧道氧化层06填充在隧道孔22内，隧道氧化层06填充在隧道孔22内时，隧道氧化层06直接支撑于编程/擦除管有源区04A上，隧道氧化层06的厚度为惨N的量为0.01％～0.1％atm/cm2，利用隧道氧化层06与HTO介质层05形成双栅氧结构，所述的双栅氧结构是指隧道孔22区域以外的由HTO介质层05覆盖编程/擦除管有源区04A和信号传输管有源区04B区域，HTO介质层05因受到隧道氧化层06生长工艺的影响，也会在HTO介质层05与所覆盖有源区的界面处生长一定厚度的界面氧化层，即双栅氧结构是HTO介质层05与所述的界面氧化层二者的叠层。具体制备隧道氧化层06的工艺过程为本技术领域人员所熟知，此处不再赘述。
在得到隧道氧化层06后，在上述HTO介质层05以及隧道氧化层06上覆盖N型多晶硅，并利用光刻、腐蚀工艺得到浮栅多晶层07；对于同一个nFLASH开关单元44，浮栅多晶层07同时覆盖编程/擦除管有源区04A以及信号传输管有源区04B上，即同一个nFLASH开关单元44中，编程/擦除MOS管T1与信号传输MOS管T2间共用浮栅多晶层07；而对于同一行存在多个nFLASH开关单元44时，对浮栅多晶层07进行选择性地掩蔽和刻蚀，得到浮栅腐蚀窗口33，即不同nFLASH开关单元44的浮栅多晶层07间互不接触，从而不同nFLASH开关单元44间的工作状态互不影响如图6所示。浮栅多晶层07由POCl3原位掺杂多晶工艺制备得到，工艺温度为900℃～970℃，浮栅多晶层07的厚度为
当然，对处于不同行的nFLASH开关单元44，浮栅多晶层07也互不接触，不同nFLASH开关单元44所在的行由后续的控制栅多晶层09确定，沿与控制栅多晶层09平行方向且与同一控制栅多晶层09具有对应关系的nFLASH开关单元44为处于同一行，具体为本技术领域人员所熟知，此处不再赘述。
d、在上述浮栅多晶层07上设置ONO阻挡层08，所述ONO阻挡层08覆盖在浮栅多晶层07上并填充浮栅腐蚀窗口33；
如图7所示，所述的ONO介质层08由下至上依次为底层氧化层、氮化硅层、顶层氧化层；所述底层氧化层的厚度为氮化硅层的厚度为顶层氧化层的厚度为其中，底层氧化层和顶层氧化层均采用掺N的HTO工艺完成，其含N量为20％-40％，具体制备得到ONO阻挡层08的工艺过程为本技术领域人员所熟知，此处不再赘述。
e、在上述ONO阻挡层08上设置所需的控制栅多晶层09，所述控制栅多晶层09覆盖在ONO阻挡层08上；
如图8所示，所述控制栅多晶层09为非掺杂多晶硅，控制栅多晶层09的厚度为由图2所示的阵列可知，利用控制栅多晶层09能形成编程/擦除MOS管T1以及信号传输MOS管T2的栅极，对于同一行的nFLASH开关单元44，所有的控制栅多晶层09相互连接，即控制栅多晶层09的长度贯穿同一行的nFLASH开关单元44上，不同行的nFLASH开关单元44由不同的控制栅多晶层09进行连接与控制，图3～图8均为沿图2中AA’方向的剖视图，AA’方向即为沿控制栅多晶层09平行的方向或沿控制栅多晶层09长度的方向，具体为本技术领域人员所熟知，此处不再赘述。
f、在上述P阱02B内设置NLDD区10，并在所述NLDD区10上方设置侧墙11，所述侧墙11覆盖HOT介质层05、浮栅多晶层07、ONO介质层08以及控制栅多晶层09对应的外侧壁，且侧墙11的下端部支撑在NLDD区10上；
本发明实施例中，在P阱02B内注入形成NLDD区10，所述NLDD区10分布于控制栅多晶层09的两侧，在编程/擦除管有源区04A、信号传输管有源区04B内均设置NLDD区10，NLDD区10分布在控制栅多晶层09的两侧具体是指NLDD区10分布在控制栅多晶层09长度方向的两侧，具体与控制栅多晶层09间的关系为本技术领域人员所熟知，此处不再赘述。
侧墙11的材料为二氧化硅，通过淀积二氧化硅层，并利用干法腐蚀能得到侧墙11，所述侧墙11覆盖HOT介质层05、浮栅多晶层07、ONO介质层08以及控制栅多晶层09对应的侧壁，侧墙11的长度方向与控制栅多晶层09的长度方向一致，侧墙11的高度能覆盖控制栅多晶层09的侧壁，侧墙11的下部与NLDD区10交叠连接。
g、在上述P阱02B内设置所需的信号传输管N+漏区12C、信号传输管N+源区12D、编程/擦除管N+漏区12A以及编程/擦除管N+源区12B，并在控制栅多晶层09上方设置金属层16；
所述金属层16包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区12A欧姆接触的编程/擦除管漏极金属16A以及与编程/擦除管N+源区12B欧姆接触的编程/擦除管源极金属16B，所述信号传输管金属体包括与信号传输管N+漏区12C欧姆接触的信号传输管漏极金属以及与信号传输管N+源区12D欧姆接触的信号传输管源极金属。
如图9和图10，为了形成MOS管的结构，还需要制备信号传输管N+漏区12C、信号传输管N+源区12D、编程/擦除管N+漏区12A以及编程/擦除管N+源区12B，并在控制栅多晶层09上方设置金属层16；
对同一nFLASH开关单元44，信号传输管N+漏区12C、信号传输管N+源区12D分别位于控制栅多晶层09的两侧，同理，编程/擦除管N+漏区12A、编程/擦除管N+源区12B也分别位于控制栅多晶层09的两侧，一般地，信号传输管N+漏区12C与编程/擦除管N+漏区12A位于控制栅多晶层09的同一侧。
信号传输管N+漏区12C、信号传输管N+源区12D、编程/擦除管N+漏区12A以及编程/擦除管N+源区12B分别与上述的NLDD区10接触，具体制备所需的信号传输管N+漏区12C、信号传输管N+源区12D、编程/擦除管N+漏区12A以及编程/擦除管N+源区12B，并在控制栅多晶层09上方设置金属层16的工艺过程均可采用本技术领域常用的工艺，具体为本技术领域人员所熟知，此处不再赘述。
具体制备工艺，以及具体的连接关系均可以参考上述的说明，此处不再说明。
本发明利用隧道氧化层06以及HTO介质层05的配合，实现了T1管STI边缘的有效保护，可以有效预防引起的STI边缘尖角效应引起的浮栅电荷损失(即，浮栅多晶在STI槽边缘会有突出的尖角，此会引起该区越电场强度不均匀，从而引起电子势垒降低，浮栅电荷更容易通过隧道氧化层发生隧穿，导致浮栅电荷的流失)，尤其在总剂量辐照电离的环境中，同时也作为信号传输MOS管T2的栅氧化层，能有效预防信号传输MOS管T2处于“开”态时，热电子注入效应引起的浮栅多晶层07的电荷增加，长时间工作会引起弱编程状态，使得“开”态驱动能力下降或者“开”态变为“关”态，进而影响到FPGA电路配置逻辑单元的状态失效，增强其可靠性。而且，双栅氧结构采用了掺N氧化工艺与HTO介质层05结合的方式，可以有效抑制常规工艺表面沟道及场边缘P型杂质浓度再分布，起到增强nFLASH开关单元44的抗总剂量辐射能力和可靠性。同时，采用SOI具有天然的抗单粒子闩锁能力优势提高Sence-Switch型nFLASH开关单元44的抗辐射能力。FLASH开关单元结构简单，与CMOS工艺兼容，面积小，适用于百万门级FPGA规模工艺集成。
本发明采用业界常用的嵌入式FLASH制作工艺流程，工艺简单、安全、可控。与常规的Sence-Switch型FLASH开关单元结构比较，本发明FLASH开关单元具有良好的电荷保持特性、耐久性、阈值窗口宽等优点，利用结合掺N氧化和HTO工艺技术及SOI工艺技术，可以进一步地提升了其抗辐总剂量和单粒子辐射能力；同时，本发明的方法不仅适用于SOI衬底的CMOS工艺，而且也适用于体硅和外延片衬底工艺。
Claims (8)
1.一种抗辐射Sence-Switch型nFLASH开关单元结构，其特征是：nFLASH开关单元(44)包括制备于同一SOI衬底上的编程/擦除MOS管T1以及信号传输MOS管T2，所述SOI衬底的顶层硅膜(02A)内设有P阱(02B)；所述编程/擦除MOS管T1的编程/擦除管有源区(04A)、信号传输MOS管T2的信号传输管有源区(04B)均位于P阱(02B)内，并通过P阱(02B)内的有源区隔离体(03B)隔离；
在编程/擦除管有源区(04A)内设有编程/擦除管N+漏区(12A)以及编程/擦除管N+源区(12B)，在信号传输管有源区(04B)内设有信号传输管N+漏区(12C)以及信号传输管N+源区(12D)；
在信号传输管有源区(04B)、编程/擦除管有源区(04A)上设置HTO介质层(05)，所述HTO介质层(05)还覆盖于有源区隔离体(03B)以及编程/擦除管有源区(04A)上，编程/擦除管有源区(04A)上的HTO层(05)内具有贯通所述HOT层(05)的隧道孔(22)，在所述隧道孔(22)内填充隧道氧化层(06)，所述隧道氧化层(06)直接支撑于编程/擦除管有源区(04A)上；信号传输管N+漏区(12C)、信号传输管N+源区(12D)分别位于HTO介质层(05)的两侧，编程/擦除管N+漏区(12A)、编程/擦除管N+源区(12B)分别位于HTO介质层(05)的两侧；
在信号传输管有源区(04B)、编程/擦除管有源区(04A)的上方设置浮栅多晶层(07)，所述浮栅多晶层(07)覆盖于上述HTO介质层(05)以及隧道氧化层(06)上，在浮栅多晶层(07)上覆盖有ONO介质层(08)，在所述ONO介质层(08)上覆盖有控制栅多晶层(09)；在信号传输管有源区(04B)、编程/擦除管有源区(04A)上还设有侧墙(11)，所述侧墙(11)覆盖HOT介质层(05)、浮栅多晶层(07)、ONO介质层(08)以及控制栅多晶层(09)对应的外侧壁，且侧墙(11)分别与信号传输管N+漏区(12C)、信号传输管N+源区(12D)、编程/擦除管N+漏区(12A)以及编程/擦除管N+源区(12B)相应的区域交叠；
在P阱(02B)上还压盖有ILD介质层(15)，在所述ILD介质层(15)上设有金属层(16)，所述金属层(16)包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区(12A)欧姆接触的编程/擦除管漏极金属(16A)以及与编程/擦除管N+源区(12B)欧姆接触的编程/擦除管源极金属(16B)，所述信号传输管金属体包括与信号传输管N+漏区(12C)欧姆接触的信号传输管漏极金属以及与信号传输管N+源区(12D)欧姆接触的信号传输管源极金属。
2.根据权利要求1所述的抗辐射Sence-Switch型nFLASH开关单元结构，其特征是：所述编程/擦除管金属体还包括编程/擦除管P+金属(16C)，所述编程/擦除管P+金属(16C)与编程/擦除管有源区(04A)内的编程/擦除管P+区域(13A)欧姆接触；
所述信号传输管金属体还包括信号传输管P+金属，所述信号传输管P+金属与信号传输管有源区(04B)内的信号传输管P+区域欧姆接触。
3.根据权利要求1所述的抗辐射Sence-Switch型nFLASH开关单元结构，其特征是：当同一SOI衬底上具有多个nFLASH开关单元(44)时，对同一行内相邻的两nFLASH开关单元(44)间，通过开关单元隔离体(03A)隔离；
在信号传输管有源区(04B)、编程/擦除管有源区(04A)的上方设置浮栅多晶层(07)后，对浮栅多晶层(07)刻蚀得到贯通浮栅多晶层(07)的浮栅腐蚀窗口(33)，所述浮栅腐蚀窗口(33)位于开关单元隔离体(03A)的正上方，ONO介质层(08)覆盖在浮栅多晶层(07)上并填充浮栅腐蚀窗口(33)。
4.根据权利要求3所述的抗辐射Sence-Switch型nFLASH开关单元结构，其特征是：所述开关单元隔离体(03A)与有源区隔离体(03B)为同一工艺制造层，所述HTO介质层(05)的厚度为
5.一种抗辐射Sence-Switch型nFLASH开关单元结构的制备方法，其特征是，所述开关单元结构的制备方法包括如下步骤：
(a)、提供所需的SOI衬底，并在所述SOI衬底的顶层硅膜(02A)内设置所需的P阱(02B)，并在P阱(02B)形成若干nFLASH开关单元(44)所需的有源区，所述有源区包括同一nFLASH开关单元(44)的编程/擦除管有源区(04A)与信号传输管有源区(04B)，同一nFLASH开关单元(44)内编程/擦除管有源区(04A)与信号传输管有源区(04B)通过P阱(02B)内的有源区隔离体(03B)隔离；同一行两相邻nFLASH开关单元(44)内，一nFLASH开关单元(44)内的信号传输管有源区(04B)通过P阱(02B)内的开关单元隔离体(03A)与另一nFLASH开关单元(44)内的编程/擦除管有源区(04A)隔离；
(b)、在上述SOI衬底的顶层硅膜(02A)上淀积HTO介质层(05)，并在淀积HTO介质层(05)后对所述HTO介质层(05)进行选择性地掩蔽和刻蚀，以得到贯通所述HTO介质层(05)的隧道孔(22)，所述隧道孔(22)位于编程/擦除管有源区(04A)的正上方，且隧道孔(22)贯通HTO介质层(05)；
(c)、在上述HTO介质层(05)上设置所需的隧道氧化层(06)，所述隧道氧化层(06)填充在隧道孔(22)内；在得到隧道氧化层(06)后，在HTO介质层(05)上设置浮栅多晶层(07)，所述浮栅多晶层(07)覆盖在HTO介质层(05)以及隧道氧化层(06)上，对所述浮栅多晶层(07)进行选择性地掩蔽和刻蚀，以得到贯通浮栅多晶层(07)的浮栅腐蚀窗口(33)，所述浮栅腐蚀窗口(33)位于开关单元隔离体(03A)的正上方；
(d)、在上述浮栅多晶层(07)上设置ONO阻挡层(08)，所述ONO阻挡层(08)覆盖在浮栅多晶层(07)上并填充浮栅腐蚀窗口(33)；
(e)、在上述ONO阻挡层(08)上设置所需的控制栅多晶层(09)，所述控制栅多晶层(09)覆盖在ONO阻挡层(08)上；
(f)、在上述P阱(02B)内设置NLDD区(10)，并在所述NLDD区(10)上方设置侧墙(11)，所述侧墙(11)覆盖HOT介质层(05)、浮栅多晶层(07)、ONO介质层(08)以及控制栅多晶层(09)对应的外侧壁，且侧墙(11)的下端部支撑在NLDD区(10)上；
(g)、在上述P阱(02B)内设置所需的信号传输管N+漏区(12C)、信号传输管N+源区(12D)、编程/擦除管N+漏区(12A)以及编程/擦除管N+源区(12B)，并在控制栅多晶层(09)上方设置金属层(16)；
所述金属层(16)包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管N+漏区(12A)欧姆接触的编程/擦除管漏极金属(16A)以及与编程/擦除管N+源区(12B)欧姆接触的编程/擦除管源极金属(16B)，所述信号传输管金属体包括与信号传输管N+漏区(12C)欧姆接触的信号传输管漏极金属以及与信号传输管N+源区(12D)欧姆接触的信号传输管源极金属。
6.根据权利要求5所述抗辐射Sence-Switch型nFLASH开关单元结构的制备方法，其特征是：所述编程/擦除管金属体还包括编程/擦除管P+金属(16C)，所述编程/擦除管P+金属(16C)与编程/擦除管有源区(04A)内的编程/擦除管P+区域(13A)欧姆接触；
所述信号传输管金属体还包括信号传输管P+金属，所述信号传输管P+金属与信号传输管有源区(04B)内的信号传输管P+区域欧姆接触。
7.根据权利要求5所述抗辐射Sence-Switch型nFLASH开关单元结构的制备方法，其特征是：所述控制栅多晶层(09)的厚度为
8.根据权利要求5所述抗辐射Sence-Switch型nFLASH开关单元结构的制备方法，其特征是：所述顶层硅膜(02A)的厚度为1.5μm～3μm，开关单元隔离体(03A)与有源区隔离体(03B)为同一工艺制造层，开关单元隔离体(03A)、有源区隔离体(03B)的深度与顶层硅膜(02A)的厚度相一致。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710478341.3A CN107302003A (zh) | 2017-06-22 | 2017-06-22 | 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法 |
Applications Claiming Priority (1)
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| CN201710478341.3A CN107302003A (zh) | 2017-06-22 | 2017-06-22 | 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法 |
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| CN107302003A true CN107302003A (zh) | 2017-10-27 |
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Family Applications (1)
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| CN201710478341.3A Pending CN107302003A (zh) | 2017-06-22 | 2017-06-22 | 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107302003A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047837A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子科技集团公司第五十八研究所 | 一种Sense-Switch型pFLASH阵列结构及其制备方法 |
| CN113054001A (zh) * | 2021-03-16 | 2021-06-29 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
| CN114023753A (zh) * | 2021-11-03 | 2022-02-08 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114068565A (zh) * | 2021-11-18 | 2022-02-18 | 中国电子科技集团公司第五十八研究所 | 基于Sense-Switch型nFLASH开关单元结构的制备以及加固方法 |
| CN114373767A (zh) * | 2021-12-23 | 2022-04-19 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257828A (ja) * | 1990-03-07 | 1991-11-18 | Toshiba Corp | 半導体装置の製造方法 |
| US5648669A (en) * | 1995-05-26 | 1997-07-15 | Cypress Semiconductor | High speed flash memory cell structure and method |
| US5838040A (en) * | 1997-03-31 | 1998-11-17 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| CN1540759A (zh) * | 2003-04-25 | 2004-10-27 | ��ʽ���綫֥ | 包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器 |
| JP2005032811A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20140361358A1 (en) * | 2013-06-07 | 2014-12-11 | Ememory Technology Inc. | Nonvolatile memory structure |
-
2017
- 2017-06-22 CN CN201710478341.3A patent/CN107302003A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257828A (ja) * | 1990-03-07 | 1991-11-18 | Toshiba Corp | 半導体装置の製造方法 |
| US5648669A (en) * | 1995-05-26 | 1997-07-15 | Cypress Semiconductor | High speed flash memory cell structure and method |
| US5838040A (en) * | 1997-03-31 | 1998-11-17 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| CN1540759A (zh) * | 2003-04-25 | 2004-10-27 | ��ʽ���綫֥ | 包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器 |
| JP2005032811A (ja) * | 2003-07-08 | 2005-02-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20140361358A1 (en) * | 2013-06-07 | 2014-12-11 | Ememory Technology Inc. | Nonvolatile memory structure |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047837A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子科技集团公司第五十八研究所 | 一种Sense-Switch型pFLASH阵列结构及其制备方法 |
| CN113054001A (zh) * | 2021-03-16 | 2021-06-29 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
| CN113054001B (zh) * | 2021-03-16 | 2021-11-09 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
| CN114023753A (zh) * | 2021-11-03 | 2022-02-08 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114023753B (zh) * | 2021-11-03 | 2024-03-29 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114068565A (zh) * | 2021-11-18 | 2022-02-18 | 中国电子科技集团公司第五十八研究所 | 基于Sense-Switch型nFLASH开关单元结构的制备以及加固方法 |
| CN114373767A (zh) * | 2021-12-23 | 2022-04-19 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
| CN114373767B (zh) * | 2021-12-23 | 2023-03-07 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
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