CN107180833A - 一种抗辐射Sence‑Switch型pFLASH开关单元结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种抗辐射Sence‑Switch型pFLASH开关单元结构及其制备方法，其通过浮栅电荷共享的方式实现编程/擦除管对信号传输管的开关态，实现电荷共享方式为BTBT编程和FN擦除方式；所述抗辐射FLASH开关单元是制作在硅基的深N阱中，并通过STI实现信号传输管与编程/擦除管的有源区有效隔离；所述信号传输管栅氧层与编程/擦除管隧道氧化层是同膜层、是采用掺N氧化工艺实现；其余均采用业界标准工艺制作完成。本发明抗辐射Sence‑Switch型pFLASH开关单元工艺简单，兼容于CMOS工艺，不仅具有良好的电荷保持特性、耐久性、阈值窗口宽，而且具有抗总剂量能力强、编程效率高等优点。同时，本发明抗辐射Sence‑Switch型pFLASH开关单元体硅CMOS工艺集成方法也适用于SOI CMOS工艺。
Description
技术领域
本发明涉及一种pFLASH开关单元结构及其制备方法，尤其是一种抗辐射Sence-Switch型pFLASH开关单元结构及其制备方法，具体地说是适用于抗辐射可编程逻辑器件(FPGA/CPLD)及SOC集成电路的Sence-Switch型pFLASH开关单元结构及其制备方法，属于微电子集成电路的技术领域。
背景技术
抗辐射FLASH开关单元是实现抗辐射可重构的FLASH型可编程逻辑器件的内核基本组成单元，与SRAM和反熔丝相比，其性能介于二者之间，而且其抗辐射FLASH型FPGA工艺技术是继反熔丝FPGA工艺技术的下一代主流技术，其军事应用领域主要是航天和航空领域，包括基于海、陆、空的军用系统、雷达、指挥与控制，以及导航系统，这主要得益于FLASH型FPGA电路的诸多优势，如非易失、可重构性、低功耗、高密度、上电即运行、高安全性、固件错误(firm-error)免疫性等。基于Flash技术的FPGA不仅唯一具有ASIC的特征，而且其高安全性、高可靠性、低功耗等特点正是满足我们对于未来FPGA的需求，在计算机、通信、汽车、卫星以及航空航天等领域显示出产品强大的应用前景。
目前，应用FLASH型可编程逻辑器件的核心开关单元结构为Sence-Switch型nFLASH，该结构是由两个共浮栅型nFLASH基本单元构成，依赖于编程/擦除管控制共享电荷量来实现信号管传输的“开”、“关”态。该结构主要基于体硅CMOS工艺集成，具有工艺简单、集成度高等优点，但其浮栅型nFLASH基本单元抗辐射加固技术难点在于总剂量加固，其受总剂量辐射损伤主要表现为擦/写阈值窗口变窄、场边缘漏电引起源漏漏电及器件之间漏电，前者因总剂量电离效应引起编程态电子发射、擦除态空穴注入导致浮栅电荷损失，后者因总剂量电离效应引起场区SiO2介质层俘获陷阱电荷导致p衬底场边缘的反型阈值电压降低，目前，该结构的抗总剂量辐射能力约50Krad(Si)，严重限制了其自身了抗固件错误免疫、低功耗、可重构等方面的优势在航空航天领域中应用。而且，该结构目前主要采用的是FN编程与FN擦除方式，其编程方式的选择给器件高可靠性带来挑战，该结构单元可循环擦/写的次数仅有500次左右，同时，编程时间效率也低。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种抗辐射Sence-Switch型pFLASH开关单元结构及其制备方法，其可以应用于抗辐射FPGA、CPLD和SOC电路，其结构工艺兼容于CMOS，步骤简单，安全可靠。
按照本发明提供的技术方案，所述抗辐射Sence-Switch型pFLASH开关单元结构，所述pFLASH开关单元包括制备于同一衬底上的编程/擦除MOS管T1以及信号传输MOS管T2，在所述衬底内的上部设有N阱，编程/擦除MOS管T1的编程/擦除管有源区、信号传输MOS管T2的信号传输管有源区均位于N阱内，并通过N阱内的有源区隔离体隔离；
在编程/擦除管有源区内设有编程/擦除管P+漏区以及编程/擦除管P+源区，在信号传输管有源区内设有信号传输管P+漏区以及信号传输管P+源区；
在编程/擦除管有源区以及信号传输管有源区上均设置隧道氧化层，在所述隧道氧化层上设有浮栅多晶层，浮栅多晶层覆盖在隧道氧化层以及有源区隔离体上，在所述浮栅多晶硅层上设有ONO阻挡层，在所述ONO阻挡层上设有控制栅多晶层；编程/擦除管P+漏区、编程/擦除管P+源区分别位于控制栅多晶层的两侧，信号传输管P+漏区、信号传输管P+源区分别位于控制栅多晶层的两侧；
在所述控制栅多晶层的外侧设有侧墙，所述侧墙支撑于隧道氧化层上，且侧墙覆盖浮栅多晶层、ONO阻挡层以及控制栅多晶层的外侧壁；
在N阱上方设有ILD介质层，所述ILD介质层压盖在控制栅多晶层、侧墙以及N阱上，在所述ILD介质层上设有金属层，所述金属层包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区欧姆接触的编程/擦除管漏极金属以及与编程/擦除管P+源区欧姆接触的编程/擦除管源极金属，所述信号传输管金属体包括与信号传输管P+漏区欧姆接触的信号传输管漏极金属以及与信号传输管P+源区欧姆接触的信号传输管源极金属。
在所述编程/擦除管有源区内设有编程/擦除管漏极PLDD注入区以及编程/擦除管源极PLDD注入区，编程/擦除管P+漏区位于编程/擦除管漏极PLDD注入区内，编程/擦除管P+源区位于编程/擦除管源极PLDD注入区；
在所述信号传输管有源区内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区，信号传输管P+漏区位于信号传输管漏极PLDD注入区内，信号传输管P+源区位于信号传输管PLDD注入区内。
在所述隧道氧化层外圈设有SAB介质层，在所述SAB介质层内填充有编程/擦除管漏极连接金属硅化物以及编程/擦除管源极连接金属硅化物；在所述编程/擦除管漏极连接金属硅化物的正上方设有贯通ILD介质层的编程/擦除管漏极连接填充体，编程/擦除管漏极金属通过编程/擦除管漏极连接填充体、编程/擦除管漏极连接金属硅化物与编程/擦除管P+漏区欧姆接触；在编程/擦除管源极连接金属硅化物的正上方设有贯通ILD介质层的编程/擦除管源极连接填充体，编程/擦除管源极金属通过编程/擦除管源极连接填充体、编程/擦除管源极连接金属硅化物与编程/擦除管P+源区欧姆接触；
在控制栅多晶硅层上设置控制栅连接金属硅化物，所述控制栅连接金属硅化物与编程/擦除管漏极连接金属硅化物、编程/擦除管源极连接金属硅化物为同一工艺制造层。
当同一衬底上具有多个pFLASH开关单元时，相邻的两pFLASH开关单元间通过开关单元隔离体隔离；
对同一行的pFLASH开关单元，在设置浮栅多晶层后，对浮栅多晶层进行刻蚀，以得到贯通浮栅多晶层的浮栅腐蚀窗口，所述浮栅腐蚀窗口位于开关单元隔离体的正上方，ONO阻挡层覆盖在浮栅多晶层上并填充浮栅腐蚀窗口。
所述有源区隔离体、开关单元隔离体采用STI工艺制备得到，有源区隔离体、开关单元隔离体的沟槽深度为N阱的结深为3μm～7μm。
一种抗辐射Sence-Switch型pFLASH开关单元结构的制备方法，所述开关单元结构的制备方法包括如下步骤：
a、提供所需的衬底，并在所述衬底内的上部设置N阱，并在N阱形成若干pFLASH开关单元所需的有源区，所述有源区包括同一pFLASH开关单元结构的编程/擦除管有源区与信号传输管有源区，同一pFLASH开关单元内编程/擦除管有源区与信号传输管有源区通过N阱内的有源区隔离体隔离；相邻nFLASH开关单元间通过N阱内的开关单元隔离体相互隔离；
b、在上述衬底的上表面设置隧道氧化层，所述隧道氧化层覆盖N阱的上表面，并在所述隧道氧化层上设置浮栅多晶层，选择性地掩蔽所述浮栅多晶层，以得到贯通浮栅多晶层的浮栅腐蚀窗口，所述浮栅腐蚀窗口位于开关单元隔离体的正上方；
c、在上述浮栅多晶层上设置ONO阻挡层，所述ONO阻挡层覆盖在浮栅多晶层上并填充浮栅腐蚀窗口，并在ONO阻挡层上设置控制栅多晶层；
d、在上述控制栅多晶层的外侧设置侧墙，所述侧墙支撑于隧道氧化层上，且侧墙覆盖浮栅多晶层、ONO阻挡层以及控制栅多晶层的外侧壁；
e、在上述的编程/擦除管有源区内设有编程/擦除管P+漏区以及编程/擦除管P+源区，在信号传输管有源区内设有信号传输管P+漏区以及信号传输管P+源区；
f、在上述N阱上设置ILD介质层以及金属层，所述ILD介质层压盖在N阱上，侧墙以及控制栅多晶层均位于ILD介质层内，所述金属层包括包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区欧姆接触的编程/擦除管漏极金属以及与编程/擦除管P+源区欧姆接触的编程/擦除管源极金属，所述信号传输管金属体包括与信号传输管P+漏区欧姆接触的信号传输管漏极金属以及与信号传输管P+源区欧姆接触的信号传输管源极金属。
在得到侧墙前，在所述编程/擦除管有源区内设有编程/擦除管漏极PLDD注入区以及编程/擦除管源极PLDD注入区，在所述信号传输管有源区内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区；在得到侧墙后，编程/擦除管P+漏区位于编程/擦除管漏极PLDD注入区内，编程/擦除管P+源区位于编程/擦除管源极PLDD注入区，信号传输管P+漏区位于信号传输管漏极PLDD注入区内，信号传输管P+源区位于信号传输管PLDD注入区内。
在所述隧道氧化层外圈设有SAB介质层，在所述SAB介质层内填充有编程/擦除管漏极连接金属硅化物以及编程/擦除管源极连接金属硅化物；在所述编程/擦除管漏极连接金属硅化物的正上方设有贯通ILD介质层的编程/擦除管漏极连接填充体，编程/擦除管漏极金属通过编程/擦除管漏极连接填充体、编程/擦除管漏极连接金属硅化物与编程/擦除管P+漏区欧姆接触；在编程/擦除管源极连接金属硅化物的正上方设有贯通ILD介质层的编程/擦除管源极连接填充体，编程/擦除管源极金属通过编程/擦除管源极连接填充体、编程/擦除管源极连接金属硅化物与编程/擦除管P+源区欧姆接触；
在控制栅多晶层上设置控制栅连接金属硅化物，所述控制栅连接金属硅化物与编程/擦除管漏极连接金属硅化物、编程/擦除管源极连接金属硅化物为同一工艺制造层。
所述控制栅多晶层的厚度为
本发明的优点：利用p沟道类型的衬底00上的场边缘具有天然的抗总剂量电离效应引起的漏电，同时，pFLASH无window colsure(编程/擦除窗口不存在闭合现象)，可以增加开关单元阈值窗口(即，开关态的可靠性高)，进一步增强其抗总剂量辐射能力；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率，同时，该编程方式与FN相比，可以减小其隧道氧化层质量的影响，进一步地提升了该结构单元的可靠性；采用底压掺N超薄栅氧加固工艺，有效增强其可靠性和抗总剂量辐射能力。本发明得到的开关单元结构简单，与CMOS工艺兼容，面积小，适用于千万门级及以下硅膜的FPGA电路的工艺集成。本发明pFLASH开关单元结构的制备方法不仅适用于体硅和外延片衬底CMOS工艺，而且也适用于SOI衬底CMOS工艺。
附图说明
图1为本发明Sence-Switch型pFLASH开关单元的等效结构原理图。
图2为本发明Sence-Switch型pFLASH开关单元的工作原理图。
图3为本发明Sence-Switch型pFLASH开关单元阵列(4行×3列)结构平面图。
图4～图8为本发明的Sence-Switch型pFLASH开关单元结构具体制备过程的剖视图，其中
图4为本发明完成有源区工艺制作后的剖视图(沿图2中的AA’方向)。
图5为本发明得到浮栅腐蚀窗口后的剖视图(沿图2中的AA’方向)。
图6为本发明得到控制栅多晶层后的剖视图(沿图2中的AA’方向)。
图7为本发明得到金属层后的剖视图(沿图2中的AA’方向)。
图8为本发明沿图2中BB’方向的剖视图。
附图标记说明：CG-控制栅、FG-浮栅、T1-编程/擦除MOS管、T2-信号传输MOS管、D1-编程/擦除MOS管的漏极、S1-编程/擦除MOS管的源极、D2-信号传输MOS管的漏极、S2-信号传输MOS管的源极、B-衬底(N阱)、01-N阱、02A-开关单元隔离体、02B-有源区隔离体、03-隧道氧化层、04-浮栅多晶层、05-ONO阻挡层、06-控制栅多晶层、07A-编程/擦除管漏极PLDD注入区、07B-编程/擦除管源极PLDD注入区、08-侧墙、09A-编程/擦除管P+漏区、09B-编程/擦除管P+源区、09C-信号传输管P+漏区、09D-信号传输管P+源区、11-信号传输管有源区、12-SAB介质层、13-控制栅连接金属硅化物、14-ILD介质层、15A-编程/擦除管漏极连接填充体、15B-编程/擦除管源极连接填充体、15C-信号传输管漏极连接填充体、15D-信号传输管源极连接填充体、16-金属层、16A-编程/擦除管漏极金属、16B-编程/擦除管源极金属、17A-编程/擦除管漏极连接金属硅化物、17B-编程/擦除管源极连接金属硅化物、22-编程/擦除管有源区、33-浮栅腐蚀窗口、44-pFLASH开关单元、AA’-与控制栅沟道平行方向；BB’-与控制栅沟道垂直方向。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图7和图8所示：为了能够提升Sence-Switch型FLASH开关单元的可靠性和抗辐射性能，本发明的pFLASH开关单元44包括制备于同一衬底00上的编程/擦除MOS管T1以及信号传输MOS管T2，在所述衬底00内的上部设有N阱01，编程/擦除MOS管T1的编程/擦除管有源区22、信号传输MOS管T2的信号传输管有源区11均位于N阱01内，并通过N阱01内的有源区隔离体02B隔离；
在编程/擦除管有源区22内设有编程/擦除管P+漏区09A以及编程/擦除管P+源区09B，在信号传输管有源区11内设有信号传输管P+漏区09C以及信号传输管P+源区09D；
在编程/擦除管有源区22以及信号传输管有源区11上均设置隧道氧化层03，在所述隧道氧化层03上设有浮栅多晶层04，浮栅多晶层04覆盖在隧道氧化层03以及有源区隔离体02上，在所述浮栅多晶硅层04上设有ONO阻挡层05，在所述ONO阻挡层05上设有控制栅多晶层06；编程/擦除管P+漏区09A、编程/擦除管P+源区09B分别位于控制栅多晶层06的两侧，信号传输管P+漏区09C、信号传输管P+源区09D分别位于控制栅多晶层06的两侧；
在所述控制栅多晶层06的外侧设有侧墙08，所述侧墙08支撑于隧道氧化层03上，且侧墙08覆盖浮栅多晶层04、ONO阻挡层05以及控制栅多晶层06的外侧壁；
在N阱01上方设有ILD(Interlayer dielectrics)介质层14，所述ILD介质层14压盖在控制栅多晶层06、侧墙08以及N阱01上，在所述ILD介质层14上设有金属层16，所述金属层包括包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区09A欧姆接触的编程/擦除管漏极金属16A以及与编程/擦除管P+源区09B欧姆接触的编程/擦除管源极金属16B，所述信号传输管金属体包括与信号传输管P+漏区09C欧姆接触的信号传输管漏极金属以及与信号传输管P+源区09D欧姆接触的信号传输管源极金属。
具体地，对一个pFLASH开关单元44，包括编程/擦除MOS管T1以及信号传输MOS管T2，其中，编程/擦除MOS管T1以及信号传输MOS管T2均制备于同一衬底00内。编程/擦除MOS管T1的编程/擦除管有源区22与信号传输MOS管T2的信号传输管有源区11通过N阱01内的有源区隔离体02B隔离，有源区隔离体02B采用STI工艺制备得到，即在N阱01内刻蚀得到沟槽并在所述沟槽内填充隔离介质，具体制备有源区隔离体02B的工艺过程为本技术领域人员所熟知，此处不再赘述。
对于编程/擦除MOS管T1，包括编程/擦除管有源区22、位于所述编程/擦除管有源区22内的编程/擦除管P+漏区09A以及编程/擦除管P+源区09B，在编程/擦除管有源区22上覆盖隧道氧化层03，在所述隧道氧化层03上设置浮栅多晶层04，在所述浮栅多晶层04上设置ONO阻挡层05，在所述ONO阻挡层05上设置控制栅多晶层06，通过控制栅多晶层06用于形成编程/擦除MOS管T1的栅极端。在沿控制栅多晶层09沟道的平行方向，隧道氧化层03、浮栅多晶层04、ONO阻挡层05以及控制栅多晶层06均沿编程/擦除管有源区22的长度方向分布。
编程/擦除管漏极金属16A与编程/擦除管P+漏区09A欧姆接触后，利用编程/擦除管漏极金属16A能将编程/擦除MOS管T1的漏极端引出，编程/擦除管源极金属16B与编程/擦除管P+源区09B欧姆接触后，利用编程/擦除管源极金属16B将编程/擦除MOS管T1的源极端引出，编程/擦除管漏极金属16A以及编程/擦除管源极金属16B为同一工艺制造层，均支撑在ILD介质层14上。
对于信号传输MOS管T2，包括信号传输管有源区11、位于所述信号传输管有源区11内的信号传输管P+漏区09C以及信号传输管P+源区09D，在信号传输管有源区11上覆盖隧道氧化层03，在所述隧道氧化层03上设置浮栅多晶层04，在所述浮栅多晶层04上设置ONO阻挡层05，在所述ONO阻挡层05上设置控制栅多晶层06，通过控制栅多晶层06用于形成信号传输MOS管T2的栅极端。
信号传输管漏极金属与信号传输管P+漏区09C欧姆接触后，利用信号传输管漏极金属能将信号传输MOS管T2的漏极端引出，信号传输管源极金属与信号传输管P+源区09D欧姆接触后，利用信号传输管源极金属将信号传输MOS管T2的源极端引出，信号传输管漏极金属以及信号传输管源极金属为同一工艺制造层，均支撑在ILD介质层14上，且与编程/擦除管漏极金属、编程/擦除管源极金属为同一工艺制造层。
综上可知，对pFLASH开关单元44内的编程/擦除MOS管T1与信号传输MOS管T2，共用浮栅多晶层04以及控制栅多晶层06，pFLASH开关单元44的原理如图1所示，图1中，控制栅CG由控制栅多晶层09形成，浮栅FG由浮栅多晶层04形成，对编程/擦除MOS管T1的漏极端D1由编程/擦除管漏极金属16A形成，编程/擦除MOS管T1的源极端S1由编程/擦除管源极金属16B形成；对信号传输MOS管T2的漏极端D2由信号传输管漏极金属形成，信号传输MOS管T2的源极端S2由信号传输管源极金属形成，图中的B由N阱01形成。
浮栅多晶层04为编程/擦除MOS管T1与信号传输MOS管T2共用，通过浮栅多晶层04存储电荷量来实现信号传输MOS管T2的开关状态，以将编程/擦除MOS管T1、信号传输MOS管T2的栅极端连接在一起，编程/擦除MOS管T1管通过位选择信号来控制浮栅FG上电子，从而实现编程、擦除、校验等功能；而信号传输MOS管T2作为信号控制开关管。
如图2所示，为本发明pFLASH开关单元44的工作原理图，采用漏端的BTBT方式对浮栅多晶层04充入电荷，移去浮栅多晶层04上的电荷主要采用源端FN隧穿方式或全沟道均匀FN隧穿方式，通过编程/擦除MOS管T1的编程和擦除两种方式改变共有浮栅多晶层04中的电荷，进而控制信号传输MOS管T2的浮栅多晶层04开关两种工作状态，即当浮栅多晶层04上被充电时，信号传输MOS管T2导通，当浮栅多晶层04的电子被移除时，信号传输MOS管T2关闭。
综上，利用p沟道类型的衬底00上的场边缘具有天然的抗总剂量电离效应引起的漏电，同时，pFLASH无window colsure(编程/擦除窗口不存在完全闭合现象)，可以增加开关单元阈值窗口(即开关态的可靠性高)，进一步增强其抗总剂量辐射能力；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率，同时，该编程方式与FN相比，可以减小其隧道氧化层质量的影响，进一步地提升了该结构单元的可靠性；采用底压掺N超薄栅氧加固工艺，有效增强其可靠性和抗总剂量辐射能力。
进一步地，在所述编程/擦除管有源区22内设有编程/擦除管漏极PLDD注入区07A以及编程/擦除管源极PLDD注入区07B，编程/擦除管P+漏区09A位于编程/擦除管漏极PLDD注入区07A内，编程/擦除管P+源区09B位于编程/擦除管源极PLDD注入区07B；
在所述信号传输管有源区11内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区，信号传输管P+漏区09C位于信号传输管漏极PLDD注入区内，信号传输管P+源区09D位于信号传输管PLDD注入区内。
本发明实施例中，通过编程/擦除管漏极PLDD注入区07A、编程/擦除管源极PLDD注入区07B能提高导通压降，信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区的作用类似，此处不再赘述。
在所述隧道氧化层03外圈设有SAB(Salicide Block)介质层12，在所述SAB介质层12内填充有编程/擦除管漏极连接金属硅化物17A以及编程/擦除管源极连接金属硅化物17B；在所述编程/擦除管漏极连接金属硅化物17A的正上方设有贯通ILD介质层14的编程/擦除管漏极连接填充体15A，编程/擦除管漏极金属16A通过编程/擦除管漏极连接填充体15A、编程/擦除管漏极连接金属硅化物17A与编程/擦除管P+漏区09A欧姆接触；在编程/擦除管源极连接金属硅化物17B的正上方设有贯通ILD介质层14的编程/擦除管源极连接填充体15B，编程/擦除管源极金属16B通过编程/擦除管源极连接填充体15B、编程/擦除管源极连接金属硅化物17B与编程/擦除管P+源区09B欧姆接触；
在控制栅多晶层06上设置控制栅连接金属硅化物13，所述控制栅连接金属硅化物13与编程/擦除管漏极连接金属硅化物17A、编程/擦除管源极连接金属硅化物17B为同一工艺制造层。
本发明实施例中，所述SAB介质层12为二氧化硅层，SAB介质层12位于隧道氧化层03的外圈，制备得到SAB介质层12后，需要对SAB介质层12进行刻蚀，在刻蚀后填充得到编程/擦除管漏极连接金属硅化物17A以及编程/擦除管源极连接金属硅化物17B。为了能实现编程/擦除管漏极金属16A与编程/擦除管P+漏区09的欧姆接触，需要在ILD介质层14制备若干接触孔，并对接触孔填充后分别得到编程/擦除管漏极连接填充体15A以及编程/擦除管源极连接填充体15B，从而编程/擦除管漏极金属16A通过编程/擦除管漏极连接填充体15A、编程/擦除管漏极连接金属硅化物17A与编程/擦除管P+漏区09A欧姆接触，且编程/擦除管源极金属16B通过编程/擦除管源极连接填充体15B、编程/擦除管源极连接金属硅化物17B与编程/擦除管P+源区09B欧姆接触。控制栅多晶层06上的控制栅连接诶金属硅化物13能提高控制栅多晶层06连接的导电能力。
信号传输管漏极连接填充体、信号传输管源极连接填充体、编程/擦除管漏极连接填充体15A与编程/擦除管源极连接填充体15B为同一工艺制造层，填充的材料可以为钨、铜等。信号传输管漏极连接金属硅化物、信号传输管源极连接金属硅化物、编程/擦除管漏极连接金属硅化物17A、编程/擦除管源极连接金属硅化物17B为同一工艺制造层，材料为TixSiy、CoxSiy等，具体材料的类型为本技术领域人员所熟知，此处不再赘述。
对于信号传输MOS管T2，在信号传输管P+漏区09C上方设置信号传输管漏极连接金属硅化物，在信号传输管P+源区09D上方设置信号传输管源极连接金属硅化物，在信号传输管漏极连接金属硅化物的上方设置信号传输管漏极连接填充体15C，在信号传输管源极连接金属硅化物的上方设置信号传输管源极连接填充体15D，从而信号传输管漏极金属通过信号传输管漏极连接填充体15C、信号传输管漏极连接金属硅化物与信号传输管P+漏区09C欧姆接触，且信号传输管源极金属通过信号传输管源极连接填充体15D、信号传输管源极连接金属硅化物与信号传输管P+源区09D欧姆接触。
当同一衬底00上具有多个pFLASH开关单元44时，相邻的两pFLASH开关单元44间通过开关单元隔离体02A隔离；
对同一行的pFLASH开关单元44，在设置浮栅多晶层07后，对浮栅多晶层07进行刻蚀，以得到贯通浮栅多晶层07的浮栅腐蚀窗口33，所述浮栅腐蚀窗口3位于开关单元隔离体02A的正上方，ONO阻挡层05覆盖在浮栅多晶层04上并填充浮栅腐蚀窗口33。
本发明实施例中，所述有源区隔离体02B、开关单元隔离体02A采用STI工艺制备得到，有源区隔离体02B、开关单元隔离体02A的沟槽深度为N阱01的结深为3μm～7μm。当然，利用开关单元隔离体02A也能实现相邻编程/擦除MOS管T1间、以及相邻信号传输MOS管T2间的隔离。
当衬底00上的多个PFLASH开关单元44呈阵列分布时，由不同的控制栅多晶层09控制得到不同行的pFLASH开关单元44，即同一行的pFLASH开关单元44具有相同的浮栅多晶层09，而同一行的pFLASH开关单元44内不同浮栅多晶层07通过浮栅腐蚀窗口33隔离，以保证不同pFLASH开关单元44间的独立。
如图3所示，为多个pFLASH开关单元44呈阵列分布的示意图(图中的阵列大小为4行×3列)，阵列结构中的行方向(即AA’方向)上的控制栅多晶层06是共用的；所述Sence-Switch型pFLASH开关单元44的编程/擦除管有源区22和信号传输管有源区11之间是通过有源区隔离体02B进行有效隔离；所述Sence-Switch型FLASH开关单元44是通过浮栅多晶硅层04实现了编程/擦除MOS管T1与信号传输MOS管T2的电荷共享，并通过浮栅腐蚀窗口33实现了不同Sence-Switch型FLASH开关单元44共享浮栅的有效分离。
如图4～图8所示，上述结构的pFLASH开关单元结构可以通过下述工艺步骤实现，具体地，所述开关单元结构的制备方法包括如下步骤：
a、提供所需的衬底00，并在所述衬底00内的上部设置N阱01，并在N阱01形成若干pFLASH开关单元44所需的有源区，所述有源区包括同一pFLASH开关单元结构的编程/擦除管有源区22与信号传输管有源区11，同一pFLASH开关单元44内编程/擦除管有源区22与信号传输管有源区11通过N阱01内的有源区隔离体02B隔离；相邻nFLASH开关单元44间通过N阱01内的开关单元隔离体02A相互隔离；
具体地，衬底00的材料包括硅，衬底00的导电类型为P型，通过本技术领域常用的技术手段依次在衬底00内制作得到开关单元隔离体02A、有源区隔离体02B、N阱01、编程/擦除管有源区22以及信号传输管有源区11，如图4所示。
得到的开关单元隔离体02A以及有源区隔离体02B中包括沟槽以及填充在沟槽内的隔离介质，槽深度为填充在沟槽内的隔离介质的类型为SiO2或者SiNxOy。N阱01的结深为3μm～7μm。利用有源区隔离体02B将编程/擦除管有源区22以及信号传输管有源区11进行隔离。
此外，按照业界标准CMOS工艺，在上述衬底00上还制作牺牲氧化层，并对编程/擦除管有源区22和信号传输管有源区11进行表面沟道离子浓度调节的光刻和注入工艺，实现pFLASH开关单元的编程/擦除管T1和信号传输管T2所需的本征阈值电压，具体光刻与注入过程为本技术领域人员所熟知，此处不再赘述。
b、在上述衬底00的上表面设置隧道氧化层03，所述隧道氧化层03覆盖N阱01的上表面，并在所述隧道氧化层03上设置浮栅多晶层04，选择性地掩蔽所述浮栅多晶层04，以得到贯通浮栅多晶层04的浮栅腐蚀窗口33，所述浮栅腐蚀窗口33位于开关单元隔离体02A的正上方；
具体地，当在衬底00上制作牺牲氧化层的工艺时，为了进行后续的工艺，还需要采用湿法工艺去除相应的牺牲氧化层，具体可以采用本技术领域常用的技术手段实现对相应牺牲氧化层的去除，具体为本技术领域人员所熟知，此处不再赘述。
在去除牺牲氧化层后，采用低压掺N热生长工艺生长隧道氧化层03，隧道氧化层03生长在编程/擦除管有源区22以及信号传输管有源区11上，存在开关单元隔离体02A以及有源区隔离体02B的位置无法生长隧道氧化层03。在得到隧道氧化层03的表面上覆盖原位掺杂的N型多晶硅层，以得到浮栅多晶层04；在得到浮栅多晶层04后，利用业界光刻、腐蚀工艺形成编程/擦除管T1与信号传输管T2共享的浮栅多晶层04，即通过对浮栅多晶层04刻蚀后，得到贯通浮栅多晶层04的浮栅腐蚀窗口33，所述浮栅腐蚀窗口33位于开关单元隔离体02A的正上方，具体如图5所示；所述形成隧道氧化层03的隧道氧化工艺的掺N热生长工艺气氛为N2O或者NO，工艺压力<100torr，工艺温度800～900℃，其中，隧道氧化层03的厚度为掺N量为：0.01％～0.1％atm/cm2；所述浮栅多晶层04由原位POCL3掺杂多晶硅工艺制备而成，其中工艺温度为：900℃～970℃，浮栅多晶层04的厚度为
c、在上述浮栅多晶层04上设置ONO阻挡层05，所述ONO阻挡层05覆盖在浮栅多晶层04上并填充浮栅腐蚀窗口33，并在ONO阻挡层05上设置控制栅多晶层06；
本发明实施例中，在上述的表面上形成ONO阻挡层05；所述ONO阻挡层05由下至上依次为底层氧化、氮化硅层、顶层氧化层；所述底层氧化层是厚度为氮化硅层厚度为顶层氧化层为其中，底层氧化层和顶层氧化层均采用掺N的HTO工艺完成，其含N量为20％-40％。ONO阻挡层05的厚度小于窗口33的深度，ONO阻挡层05覆盖在窗口33的侧壁及底壁。
如图6所示，在上述ONO阻挡层05表面淀积控制栅多晶层06，并填充浮栅腐蚀窗口33；所述控制栅多晶层06为非掺杂的多晶硅；所述控制栅多晶层06的厚度为并通过业界多晶硅层/ONO/多晶硅层叠层光刻、腐蚀工艺，以形成控制栅；具体光刻、腐蚀工艺为本技术领域人员所熟知，此处不再赘述。
d、在上述控制栅多晶层06的外侧设置侧墙08，所述侧墙08支撑于隧道氧化层03上，且侧墙08覆盖浮栅多晶层04、ONO阻挡层05以及控制栅多晶层06的外侧壁；
具体实施时，在制备侧墙08前，需要先在编程/擦除管有源区22内设有编程/擦除管漏极PLDD注入区07A以及编程/擦除管源极PLDD注入区07B，并在所述信号传输管有源区11内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区。编程/擦除管漏极PLDD注入区07A、编程/擦除管源极PLDD注入区07B、信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区的具体作用可以参考上述说明，具体制备过程为本技术领域人员所熟知，此处不再赘述。
由于同一pFLASH开关单元44中浮栅多晶层04、ONO阻挡层05以及控制栅多晶层06共用，因此，侧墙08需要沿编程/擦除MOS管T1以及信号传输MOS管T2的连接方向分布，并分布在控制栅多晶层06的两侧，侧墙08的材料可以为二氧化硅、氮化硅、氮氧化硅等，侧墙08可以采用本技术领域常用的技术手段制备，具体为本技术领域人员所熟知，此处不再赘述。
e、在上述的编程/擦除管有源区22内设有编程/擦除管P+漏区09A以及编程/擦除管P+源区09B，在信号传输管有源区11内设有信号传输管P+漏区09C以及信号传输管P+源区09D；
本发明实施例中，具体制备编程/擦除管P+漏区09A、编程/擦除管P+源区09B、信号传输管P+漏区09C以及信号传输管P+源区09D的工艺过程为本技术领域人员所熟知，此处不再赘述。
f、在上述N阱01上设置ILD介质层14以及金属层16，所述ILD介质层14压盖在N阱01上，侧墙08以及控制栅多晶层06均位于ILD介质层14内，所述金属层包括包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区09A欧姆接触的编程/擦除管漏极金属16A以及与编程/擦除管P+源区09B欧姆接触的编程/擦除管源极金属16B，所述信号传输管金属体包括与信号传输管P+漏区09C欧姆接触的信号传输管漏极金属以及与信号传输管P+源区09D欧姆接触的信号传输管源极金属。
本发明实施例中，ILD介质层14可以为二氧化硅层，金属层16的材料可以为铝或铜，制备ILD介质层14以及金属层16的具体工艺过程为本技术领域人员所熟知，此处不再赘述。当然，在制备ILD介质层14前，还可以制备SAB介质层12、接触孔硅化物等工艺过程，具体可以参考上述说明，只要能实现编程/擦除MOS管T1、信号传输MOS管T2相对应的漏极端、源极端的引出与连接即可，具体为本技术领域人员所熟知，此处不再赘述。
本发明利用p沟道类型的衬底00上的场边缘具有天然的抗总剂量电离效应引起的漏电，同时，pFLASH无window colsure(编程/擦除窗口不存在闭合现象)，可以增加开关单元阈值窗口(即，开关态的可靠性高)，进一步增强其抗总剂量辐射能力；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率，同时，该编程方式与FN相比，可以减小其隧道氧化层质量的影响，进一步地提升了该结构单元的可靠性；采用底压掺N超薄栅氧加固工艺，有效增强其可靠性和抗总剂量辐射能力。本发明得到的开关单元结构简单，与CMOS工艺兼容，面积小，适用于千万门级及以下硅膜的FPGA电路的工艺集成。本发明pFLASH开关单元结构的制备方法不仅适用于体硅和外延片衬底CMOS工艺，而且也适用于SOI衬底CMOS工艺。
Claims (9)
1.一种抗辐射Sence-Switch型pFLASH开关单元结构，其特征是：pFLASH开关单元(44)包括制备于同一衬底(00)上的编程/擦除MOS管T1以及信号传输MOS管T2，在所述衬底(00)内的上部设有N阱(01)，编程/擦除MOS管T1的编程/擦除管有源区(22)、信号传输MOS管T2的信号传输管有源区(11)均位于N阱(01)内，并通过N阱(01)内的有源区隔离体(02B)隔离；
在编程/擦除管有源区(22)内设有编程/擦除管P+漏区(09A)以及编程/擦除管P+源区(09B)，在信号传输管有源区(11)内设有信号传输管P+漏区(09C)以及信号传输管P+源区(09D)；
在编程/擦除管有源区(22)以及信号传输管有源区(11)上均设置隧道氧化层(03)，在所述隧道氧化层(03)上设有浮栅多晶层(04)，浮栅多晶层(04)覆盖在隧道氧化层(03)以及有源区隔离体(02B)上，在所述浮栅多晶硅层(04)上设有ONO阻挡层(05)，在所述ONO阻挡层(05)上设有控制栅多晶层(06)；编程/擦除管P+漏区(09A)、编程/擦除管P+源区(09B)分别位于控制栅多晶层(06)的两侧，信号传输管P+漏区(09C)、信号传输管P+源区(09D)分别位于控制栅多晶层(06)的两侧；
在所述控制栅多晶层(06)的外侧设有侧墙(08)，所述侧墙(08)支撑于隧道氧化层(03)上，且侧墙(08)覆盖浮栅多晶层(04)、ONO阻挡层(05)以及控制栅多晶层(06)的外侧壁；
在N阱(01)上方设有ILD介质层(14)，所述ILD介质层(14)覆盖在控制栅多晶层(06)、侧墙(08)以及N阱(01)上，在所述ILD介质层(14)上设有金属层(16)，所述金属层包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区(09A)欧姆接触的编程/擦除管漏极金属(16A)以及与编程/擦除管P+源区(09B)欧姆接触的编程/擦除管源极金属(16B)，所述信号传输管金属体包括与信号传输管P+漏区(09C)欧姆接触的信号传输管漏极金属以及与信号传输管P+源区(09D)欧姆接触的信号传输管源极金属。
2.根据权利要求1所述抗辐射Sence-Switch型pFLASH开关单元结构，其特征是：在所述编程/擦除管有源区(22)内设有编程/擦除管漏极PLDD注入区(07A)以及编程/擦除管源极PLDD注入区(07B)，编程/擦除管P+漏区(09A)位于编程/擦除管漏极PLDD注入区(07A)内，编程/擦除管P+源区(09B)位于编程/擦除管源极PLDD注入区(07B)；
在所述信号传输管有源区(11)内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区，信号传输管P+漏区(09C)位于信号传输管漏极PLDD注入区内，信号传输管P+源区(09D)位于信号传输管PLDD注入区内。
3.根据权利要求1所述抗辐射Sence-Switch型pFLASH开关单元结构，其特征是：在所述隧道氧化层(03)外圈设有SAB介质层(12)，在所述SAB介质层(12)内填充有编程/擦除管漏极连接金属硅化物(17A)以及编程/擦除管源极连接金属硅化物(17B)；在所述编程/擦除管漏极连接金属硅化物(17A)的正上方设有贯通ILD介质层(14)的编程/擦除管漏极连接填充体(15A)，编程/擦除管漏极金属(16A)通过编程/擦除管漏极连接填充体(15A)、编程/擦除管漏极连接金属硅化物(17A)与编程/擦除管P+漏区(09A)欧姆接触；在编程/擦除管源极连接金属硅化物(17B)的正上方设有贯通ILD介质层(14)的编程/擦除管源极连接填充体(15B)，编程/擦除管源极金属(16B)通过编程/擦除管源极连接填充体(15B)、编程/擦除管源极连接金属硅化物(17B)与编程/擦除管P+源区(09B)欧姆接触；
在控制栅多晶层(06)上设置控制栅连接金属硅化物(13)，所述控制栅连接金属硅化物(13)与编程/擦除管漏极连接金属硅化物(17A)、编程/擦除管源极连接金属硅化物(17B)为同一工艺制造层。
4.根据权利要求1所述抗辐射Sence-Switch型pFLASH开关单元结构，其特征是：当同一衬底(00)上具有多个pFLASH开关单元(44)时，相邻的两pFLASH开关单元(44)间通过开关单元隔离体(02A)隔离；
对同一行的pFLASH开关单元(44)，在设置浮栅多晶层(04)后，对浮栅多晶层(04)进行刻蚀，以得到贯通浮栅多晶层(04)的浮栅腐蚀窗口(33)，所述浮栅腐蚀窗口(33)位于开关单元隔离体(02A)的正上方，ONO阻挡层(05)覆盖在浮栅多晶层(04)上并填充浮栅腐蚀窗口(33)。
5.根据权利要求4所述抗辐射Sence-Switch型pFLASH开关单元结构，其特征是：所述有源区隔离体(02B)、开关单元隔离体(02A)采用STI工艺制备得到，有源区隔离体(02B)、开关单元隔离体(02A)的沟槽深度为N阱(01)的结深为3μm～7μm。
6.一种抗辐射Sence-Switch型pFLASH开关单元结构的制备方法，其特征是，所述开关单元结构的制备方法包括如下步骤：
(a)、提供所需的衬底(00)，并在所述衬底(00)内的上部设置N阱(01)，并在N阱(01)形成若干pFLASH开关单元(44)所需的有源区，所述有源区包括同一pFLASH开关单元结构的编程/擦除管有源区(22)与信号传输管有源区(11)，同一pFLASH开关单元(44)内编程/擦除管有源区(22)与信号传输管有源区(11)通过N阱(01)内的有源区隔离体(02B)隔离；相邻nFLASH开关单元(44)间通过N阱(01)内的开关单元隔离体(02A)相互隔离；
(b)、在上述衬底(00)的上表面设置隧道氧化层(03)，所述隧道氧化层(03)覆盖N阱(01)的上表面，并在所述隧道氧化层(03)上设置浮栅多晶层(04)，选择性地掩蔽所述浮栅多晶层(04)，以得到贯通浮栅多晶层(04)的浮栅腐蚀窗口(33)，所述浮栅腐蚀窗口(33)位于开关单元隔离体(02A)的正上方；
(c)、在上述浮栅多晶层(04)上设置ONO阻挡层(05)，所述ONO阻挡层(05)覆盖在浮栅多晶层(04)上并填充浮栅腐蚀窗口(33)，并在ONO阻挡层(05)上设置控制栅多晶层(06)；
(d)、在上述控制栅多晶层(06)的外侧设置侧墙(08)，所述侧墙(08)支撑于隧道氧化层(03)上，且侧墙(08)覆盖浮栅多晶层(04)、ONO阻挡层(05)以及控制栅多晶层(06)的外侧壁；
(e)、在上述的编程/擦除管有源区(22)内设有编程/擦除管P+漏区(09A)以及编程/擦除管P+源区(09B)，在信号传输管有源区(11)内设有信号传输管P+漏区(09C)以及信号传输管P+源区(09D)；
(f)、在上述N阱(01)上设置ILD介质层(14)以及金属层(16)，所述ILD介质层(14)压盖在N阱(01)上，侧墙(08)以及控制栅多晶层(06)均位于ILD介质层(14)内，所述金属层包括包括编程/擦除管金属体以及信号传输管金属体，所述编程/擦除管金属体包括与编程/擦除管P+漏区(09A)欧姆接触的编程/擦除管漏极金属(16A)以及与编程/擦除管P+源区(09B)欧姆接触的编程/擦除管源极金属(16B)，所述信号传输管金属体包括与信号传输管P+漏区(09C)欧姆接触的信号传输管漏极金属以及与信号传输管P+源区(09D)欧姆接触的信号传输管源极金属。
7.根据权利要求6所述抗辐射Sence-Switch型pFLASH开关单元结构的制备方法，其特征是，在得到侧墙(08)前，在所述编程/擦除管有源区(22)内设有编程/擦除管漏极PLDD注入区(07A)以及编程/擦除管源极PLDD注入区(07B)，在所述信号传输管有源区(11)内设有信号传输管漏极PLDD注入区以及信号传输管源极PLDD注入区；在得到侧墙(08)后，在所述编程/擦除管P+漏区(09A)位于编程/擦除管漏极PLDD注入区(07A)内，编程/擦除管P+源区(09B)位于编程/擦除管源极PLDD注入区(07B)，在所述信号传输管P+漏区(09C)位于信号传输管漏极PLDD注入区内，信号传输管P+源区(09D)位于信号传输管PLDD注入区内。
8.根据权利要求6所述抗辐射Sence-Switch型pFLASH开关单元结构的制备方法，其特征是，在所述隧道氧化层(03)外圈设有SAB介质层(12)，在所述SAB介质层(12)内填充有编程/擦除管漏极连接金属硅化物(17A)以及编程/擦除管源极连接金属硅化物(17B)；在所述编程/擦除管漏极连接金属硅化物(17A)的正上方设有贯通ILD介质层(14)的编程/擦除管漏极连接填充体(15A)，编程/擦除管漏极金属(16A)通过编程/擦除管漏极连接填充体(15A)、编程/擦除管漏极连接金属硅化物(17A)与编程/擦除管P+漏区(09A)欧姆接触；在编程/擦除管源极连接金属硅化物(17B)的正上方设有贯通ILD介质层(14)的编程/擦除管源极连接填充体(15B)，编程/擦除管源极金属(16B)通过编程/擦除管源极连接填充体(15B)、编程/擦除管源极连接金属硅化物(17B)与编程/擦除管P+源区(09B)欧姆接触；
在控制栅多晶层(06)上设置控制栅连接金属硅化物(13)，所述控制栅连接金属硅化物(13)与编程/擦除管漏极连接金属硅化物(17A)、编程/擦除管源极连接金属硅化物(17B)为同一工艺制造层。
9.根据权利要求6所述抗辐射Sence-Switch型pFLASH开关单元结构的制备方法，其特征是，所述控制栅多晶层(06)的厚度为
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047837A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子科技集团公司第五十八研究所 | 一种Sense-Switch型pFLASH阵列结构及其制备方法 |
| CN111668223A (zh) * | 2020-06-16 | 2020-09-15 | 中国电子科技集团公司第五十八研究所 | 一种高功率、低漏电的Sense-Switch型pFLASH单元结构 |
| CN113764021A (zh) * | 2021-08-31 | 2021-12-07 | 中国电子科技集团公司第五十八研究所 | 一种fpga开关单元、控制方法及其制备方法 |
| CN113990376A (zh) * | 2021-10-25 | 2022-01-28 | 中国电子科技集团公司第五十八研究所 | 一种高可靠Sense-Switch型pFLASH开关单元及阵列结构 |
| CN114005477A (zh) * | 2021-11-03 | 2022-02-01 | 中国电子科技集团公司第五十八研究所 | 一种高可靠共浮栅型Flash存内计算器件及阵列结构 |
| CN114023753A (zh) * | 2021-11-03 | 2022-02-08 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114068565A (zh) * | 2021-11-18 | 2022-02-18 | 中国电子科技集团公司第五十八研究所 | 基于Sense-Switch型nFLASH开关单元结构的制备以及加固方法 |
| CN114242723A (zh) * | 2021-11-05 | 2022-03-25 | 中国电子科技集团公司第五十八研究所 | 一种高驱动Sense-Switch型pFLASH开关单元结构及其制备方法 |
| CN114373767A (zh) * | 2021-12-23 | 2022-04-19 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
| CN115295049A (zh) * | 2022-08-11 | 2022-11-04 | 中国电子科技集团公司第五十八研究所 | 一种共浮栅型Flash存内计算器件及阵列结构 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648669A (en) * | 1995-05-26 | 1997-07-15 | Cypress Semiconductor | High speed flash memory cell structure and method |
| US5838040A (en) * | 1997-03-31 | 1998-11-17 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| CN1218294A (zh) * | 1997-10-09 | 1999-06-02 | 美商常忆科技股份有限公司 | 非易失p沟道金属氧化物半导体二晶体管存储单元和阵列 |
| EP1094607A1 (de) * | 1999-10-20 | 2001-04-25 | Infineon Technologies AG | Programmierbare FPGA-Zelle |
| CN103745742A (zh) * | 2013-12-25 | 2014-04-23 | 苏州宽温电子科技有限公司 | 一种差分的浮栅型dram存储单元 |
| CN104241292A (zh) * | 2013-06-13 | 2014-12-24 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN105097821A (zh) * | 2015-08-20 | 2015-11-25 | 上海华力微电子有限公司 | 一种n沟道非易失性闪存器件及其编译、擦除和读取方法 |
-
2017
- 2017-06-22 CN CN201710478345.1A patent/CN107180833B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648669A (en) * | 1995-05-26 | 1997-07-15 | Cypress Semiconductor | High speed flash memory cell structure and method |
| US5838040A (en) * | 1997-03-31 | 1998-11-17 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| CN1218294A (zh) * | 1997-10-09 | 1999-06-02 | 美商常忆科技股份有限公司 | 非易失p沟道金属氧化物半导体二晶体管存储单元和阵列 |
| EP1094607A1 (de) * | 1999-10-20 | 2001-04-25 | Infineon Technologies AG | Programmierbare FPGA-Zelle |
| CN104241292A (zh) * | 2013-06-13 | 2014-12-24 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN103745742A (zh) * | 2013-12-25 | 2014-04-23 | 苏州宽温电子科技有限公司 | 一种差分的浮栅型dram存储单元 |
| CN105097821A (zh) * | 2015-08-20 | 2015-11-25 | 上海华力微电子有限公司 | 一种n沟道非易失性闪存器件及其编译、擦除和读取方法 |
Non-Patent Citations (1)
| Title |
|---|
| 沈自才、丁义刚: "《抗辐射设计与辐射效应》", 31 May 2015 * |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047837A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子科技集团公司第五十八研究所 | 一种Sense-Switch型pFLASH阵列结构及其制备方法 |
| CN111668223A (zh) * | 2020-06-16 | 2020-09-15 | 中国电子科技集团公司第五十八研究所 | 一种高功率、低漏电的Sense-Switch型pFLASH单元结构 |
| CN113764021B (zh) * | 2021-08-31 | 2023-08-01 | 中国电子科技集团公司第五十八研究所 | 一种fpga开关单元、控制方法及其制备方法 |
| CN113764021A (zh) * | 2021-08-31 | 2021-12-07 | 中国电子科技集团公司第五十八研究所 | 一种fpga开关单元、控制方法及其制备方法 |
| CN113990376A (zh) * | 2021-10-25 | 2022-01-28 | 中国电子科技集团公司第五十八研究所 | 一种高可靠Sense-Switch型pFLASH开关单元及阵列结构 |
| CN114005477A (zh) * | 2021-11-03 | 2022-02-01 | 中国电子科技集团公司第五十八研究所 | 一种高可靠共浮栅型Flash存内计算器件及阵列结构 |
| CN114023753A (zh) * | 2021-11-03 | 2022-02-08 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114023753B (zh) * | 2021-11-03 | 2024-03-29 | 中国电子科技集团公司第五十八研究所 | 一种Flash开关单元结构及其制备方法 |
| CN114242723A (zh) * | 2021-11-05 | 2022-03-25 | 中国电子科技集团公司第五十八研究所 | 一种高驱动Sense-Switch型pFLASH开关单元结构及其制备方法 |
| CN114068565A (zh) * | 2021-11-18 | 2022-02-18 | 中国电子科技集团公司第五十八研究所 | 基于Sense-Switch型nFLASH开关单元结构的制备以及加固方法 |
| CN114373767B (zh) * | 2021-12-23 | 2023-03-07 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
| CN114373767A (zh) * | 2021-12-23 | 2022-04-19 | 中国电子科技集团公司第五十八研究所 | 一种多位扇出共栅型flash开关单元结构及其制备方法 |
| CN115295049A (zh) * | 2022-08-11 | 2022-11-04 | 中国电子科技集团公司第五十八研究所 | 一种共浮栅型Flash存内计算器件及阵列结构 |
Also Published As
| Publication number | Publication date |
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