CN106847819A

CN106847819A - Nand闪存存储单元、nand闪存及其形成方法

Info

Publication number: CN106847819A
Application number: CN201510882991.5A
Authority: CN
Inventors: 黄新运; 肖磊; 刘红霞; 徐烈伟; 沈磊; 刘崎
Original assignee: Shanghai Fudan Microelectronics Group Co Ltd
Current assignee: Shanghai Fudan Microelectronics Group Co Ltd
Priority date: 2015-12-03
Filing date: 2015-12-03
Publication date: 2017-06-13
Anticipated expiration: 2035-12-03
Also published as: CN106847819B

Abstract

一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。

Description

NAND闪存存储单元、NAND闪存及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种NAND闪存存储单元、NAND闪存及其形成方法。

背景技术

NAND闪存(NAND flash)是一种非易失闪存，主要功能是存储资料，具较高的存储单元密度，写入和擦除速度快，同时NAND闪存的存储单元尺寸几乎是NOR闪存存储单元尺寸的一半，可以在给定的模具尺寸内提供更高的容量，目前主要用在数码相机闪存卡和MP3播放机中。

一种现有NAND闪存的存储单元如图1所示，半导体衬底(未示出)上具有沟道层110，沟道层110上依次具有隧穿介质层120、浮栅130、栅介质层140和控制栅150，沟道层110上的其它区域为介质层160。随着半导体器件尺寸的减小，采用图1所示浮栅结构的NAND闪存，面临着能够隧穿至浮栅的电子不足的问题，并且随着半导体结构尺寸减小，存储单元中浮栅尺寸越来越小，存储单元能保存的电荷(电子)越来越少，因此存储单元对数据的保持特性越来越差。浮栅形成过程中需要采用多次光刻和刻蚀工艺的问题等，随着半导体结构尺寸减小，存储单元的形成区域需要越来越复杂的多次曝光光刻技术，成本越来越高。

图1所示现有NAND闪存存在读取干扰(read disturb)。读取干扰通常指对一个数据单元的读操作导致的对另一个数据单元保存的电荷的影响。如图1显示了两个相邻浮栅130，因此对应有两个相邻的存储单元。在多次对其中一个存储单元进行读取操作后，与之相邻的存储单元的数据会发生例如1至0的翻转。这是因为，在对其中一个存储单元读取数据的时候，此存储单元的漏端会有热载流子形成，这些热载流子在电场的作用下一部分会进入相邻存储单元的浮栅内。如果原先此相邻存储单元的浮栅内没有电子，那么这些热载流子的进入会让此相邻存储单元的数据发生翻转。上述过程即发生了热载流子注入(HCI)。

热载流子注入是固态电子器件中发生一个现象，当电子或空穴获得足够的动能后，它们就能够突破势垒的约束(热载流子中的“热”这个术语是指用来对载流子密度进行建模的有效温度，而非器件本身的温度)。由于载流子被束缚在金属氧化物半导体场效应管的栅极电介质层中，晶体管的开关性能可以被永久地改变，热载流子注入是一种可能对半导体器件可靠性产生负面影响的机制。

对于NAND闪存，热载流子(通常为热电子)可能被注入到浮栅中，从而改变存储单元所保存的数据状态。当其中一个存储单元产生的热载流子注入到相邻存储单元的浮栅之后，会导致相邻存储单元存储的数据出现错误，从而导致此相邻存储单元的存储数据出现差错(no good，NG)。

为了解决读取干扰的问题，目前对NAND闪存采用的方法是改变读取操作时字线(word line)的电压，减缓热载流子的形成。例如减小读取单元和它相邻电源字线间的电压差。然而，通过减小读取单元和它相邻电源字线间的电压差，只能缓解这种读取干扰现象的发生。由于数据0和1对应的存储单元间的阈值差(ΔVth)必须保证数据的可区分，不能持续减小。所以随着闪存器件尺寸的减小和集成度的增加，这个办法将无法运用。另外，对于多位数据单元(MLC，一个数据单元内存放多位数据)的阈值跨度比一位数据单元(SLC，一个数据单元内存放一位数据)更大，所以这种读取干扰的情况会更严重。

除此之外，图1所示现有NAND闪存还存在传输干扰(pass disturb)、编程干扰(programme disturb)和浮栅耦合干扰(FG coupling)等问题。传输干扰通常发生在阵列中和编程单元相同串的单元。发生传输干扰时，沟道电位被设定为接地，栅极节点被设置为编程通过电压(Vppass)电压。于是，相应的存储单元受到有效的编程电压(Vpgm)为Vppass的软编程效应，即传输干扰。编程干扰发生在与所选择的存储单元共享字线的那些存储单元，尽管这些存储单元的沟道电位会随着栅极电位上升而被提升，但还是不能避免较弱的软编程，尤其是出现大量的编程脉冲的时候，此干扰即为编程干扰。浮栅耦合干扰(FG coupling)通常指处于擦除态的一个存储单元的开启电压(Vt)会受到边上存储单元数据状态的影响，如果它边上的存储单元都是编程态，那么它的开启电压会变高，严重的情况下会使电路误判它的数据状态。

另一种现有NAND闪存的存储单元如图2所示，半导体衬底(未示出)上具有沟道层210，沟道层210上依次具有隧穿介质层220、电荷陷阱层230和栅介质层240，以及位于栅介质层240上相互分立的多个控制栅250，栅介质层240上的其它区域为介质层260。然而，图2所示的NAND闪存存储单元同样存在读取干扰、编程干扰和传输干扰等问题。随着半导体结构尺寸减小，图2所示NAND闪存的存储单元相邻的间距越来越小，其受到的读取干扰、编程干扰和传输干扰等也越来越严重。

由于图1和图2所示现有NAND闪存存在多种干扰问题。为此，业界提出了三维NAND闪存。

但是，已有的三维NAND闪存中，存储单元阵列的读取可靠性需要提高，数据密度有待提高，并且，制作成本高昂。

发明内容

本发明解决的问题是提供一种NAND闪存存储单元、NAND闪存及其形成方法，以提高NAND闪存存储单元的性能，减小NAND闪存存储单元和NAND闪存的尺寸，并简化NAND闪存存储单元和NAND闪存的制作工艺。

为解决上述问题，本发明提供一种NAND闪存存储单元，包括：

半导体衬底；

位于所述半导体衬底上的第一鳍部；

所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；

所述第一叠层结构包括第一源层、第一沟道层和第一漏层；

所述第二叠层结构包括第二源层、第二沟道层和第二漏层。

可选的，所述NAND闪存存储单元还包括：

一个或者相互分立的多个第一栅极，所述第一栅极横跨所述第一鳍部并覆盖在部分所述第一鳍部的顶部和两侧；所述第一栅极与所述第一鳍部之间还具有第一隧穿介质层、第一电荷陷阱层和第一栅介质层；

串源极，所述串源极位于在所述第一鳍部的第一端，所述串源极与所述第一源层和所述第二源层相连接；

串漏极，所述串漏极位于在所述第一鳍部的第二端，所述串漏极与所述第一漏层和所述第二漏层相连接。

可选的，所述第一鳍部包括一个或者多个第三叠层结构；所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层；所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述串漏极与所述第三漏层相连接。

可选的，所述第一隔离层为绝缘层，或者为掺杂类型与所述第一源层相反的半导体层；所述第二隔离层为绝缘层，或者为掺杂类型与所述第二源层相反的半导体层；所述第三隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层。

为解决上述问题，本发明还提供了一种NAND闪存存储单元的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成第一结构，形成所述第一结构至少包括形成从下到上层叠的第一隔离材料层、第一叠层组合、第二隔离材料层和第二叠层组合；所述第一叠层组合包括第一源材料层、第一沟道材料层和第一漏材料层；所述第二叠层组合包括第二源材料层、第二沟道材料层和第二漏材料层；

刻蚀所述第一结构直至形成第一鳍部，所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。

可选的，所述形成方法还包括：

形成一个或者相互分立的多个第一栅极，所述第一栅极横跨所述第一鳍部并覆盖在部分所述第一鳍部的顶部和两侧；所述第一栅极与所述第一鳍部之间还具有第一隧穿介质层、第一电荷陷阱层和第一栅介质层；

形成串源极，所述串源极位于在所述第一鳍部的第一端，所述串源极与所述第一源层和所述第二源层相连接；

形成串漏极，所述串漏极位于在所述第一鳍部的第二端，所述串漏极与所述第一漏层和所述第二漏层相连接。

可选的，形成所述第一结构还包括在所述第二叠层组合上形成一个或者多个第三叠层组合，并在所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间形成第三隔离材料层；刻蚀所述第一结构得到的所述第一鳍部还包括一个或者多个第三叠层结构；所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层；所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述串漏极与所述第三漏层相连接。

可选的，采用绝缘层制作所述第一隔离层，或者采用与所述第一源层掺杂类型相反的半导体层制作所述第一隔离层；采用绝缘层制作所述第二隔离层，或者采用与所述第二源层掺杂类型相反的半导体层制作所述第二隔离层；采用绝缘层制作所述第三隔离层，或者采用与所述第三源层掺杂类型相反的半导体层制作所述第三隔离层。

为解决上述问题，本发明还提供了一种NAND闪存，包括：

半导体衬底，所述半导体衬底包括核心区和外围区；

位于所述核心区的第一鳍部，所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；

所述第一叠层结构包括第一源层、第一沟道层和第一漏层；

所述第二叠层结构包括第二源层、第二沟道层和第二漏层；

位于所述外围区的第二鳍部。

可选的，所述形成方法还包括：

串源极，所述串源极位于所述第一鳍部的第一端，所述串源极与所述第一源层和所述第二源层相连接；

第一单漏极，所述第一单漏极位于所述第一鳍部的第二端，所述第一单漏极与所述第一漏层相连接；

第二单漏极，所述第二单漏极位于所述第一鳍部的第二端，所述第二单漏极与所述第二漏层相连接；

第二栅极，所述第二栅极横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧；所述第二栅极与所述第二鳍部之间还具有第二隧穿介质层和第二栅介质层；

源极，所述源极位于所述第二鳍部的第一端；

漏极，所述漏极位于所述第二鳍部的第二端。

可选的，所述第一鳍部还包括位于所述第二叠层结构的一个或者多个第三叠层结构，所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层，所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述NAND闪存还包括一个或者多个第三单漏极，一个所述第三单漏极对应与一个所述第三漏层相连接。

可选的，所述第一鳍部包括多个所述第三叠层结构，上下两个所述第三叠层结构之间具有第四隔离层。

可选的，所述第一隔离层为绝缘层，或者为掺杂类型与所述第一源层相反的半导体层；所述第二隔离层为绝缘层，或者为掺杂类型与所述第二源层相反的半导体层；所述第三隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层，所述第四隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层。

可选的，在所述第一鳍部上还具有源选择晶体管和漏选择晶体管的至少其中之一，所述源选择晶体管位于所述串源极与所述第一栅极之间，所述漏选择晶体管位于所述第一单漏极和所述第二单漏极与所述第一栅极之间。

为解决上述问题，本发明还提供了一种NAND闪存的形成方法，包括：

提供半导体衬底，所述半导体衬底包括核心区和外围区；

在所述核心区形成凹槽；

在所述凹槽内形成填充结构，形成所述填充结构的过程至少包括形成从下到上层叠的第一隔离材料层、第一叠层组合、第二隔离材料层和第二叠层组合；所述第一叠层组合包括第一源材料层、第一沟道材料层和第一漏材料层；所述第二叠层组合包括第二源材料层、第二沟道材料层和第二漏材料层；

对所述填充结构和所述外围区的半导体衬底同时进行刻蚀，直至形成位于所述核心区的第一鳍部和位于所述外围区的第二鳍部，所述第一鳍部至少包括第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层，所述第二叠层结构包括第二源层、第二沟道层和第二漏层。

可选的，所述形成方法还包括：

形成一个或者相互分立的多个第一栅极，所述第一栅极横跨所述第一鳍部并覆盖在部分所述第一鳍部的顶部和两侧；并在所述第一栅极与所述第一鳍部之间形成第一隧穿介质层、第一电荷陷阱层和第一栅介质层；

形成串源极，所述串源极位于所述第一鳍部的第一端，所述串源极与所述第一源层和所述第二源层相连接；

形成第一单漏极，所述第一单漏极位于所述第一鳍部的第二端，所述第一单漏极与所述第一漏层相连接；

形成第二单漏极，所述第二单漏极位于所述第一鳍部的第二端，所述第二单漏极与所述第二漏层相连接；

形成第二栅极，所述第二栅极横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧；并在所述第二栅极与所述第二鳍部之间形成第二隧穿介质层和第二栅介质层；

形成源极，所述源极位于所述第二鳍部的第一端；

形成漏极，所述漏极位于所述第二鳍部的第二端。

可选的，形成所述填充结构还包括：在第二叠层组合上形成一个或者多个第三叠层组合，并在所述第二叠层组合与位于第二叠层组合上方的第一个所述第三叠层组合之间形成第三材料隔离层；所述第一鳍部还包括位于所述第二叠层结构的一个或者多个第三叠层结构，所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层。

可选的，所述形成方法形成多个所述第三叠层组合，在上下两个所述第三叠层组合之间形成第四材料隔离层；所述第一鳍部包括多个第三叠层结构，在上下两个所述第三叠层结构之间形成第四隔离层。

可选的，所述形成方法采用绝缘层制作所述第一隔离层，或者采用掺杂类型与所述第一源层相反的半导体层制作所述第一隔离层；采用绝缘层制作所述第二隔离层，或者采用掺杂类型与所述第二源层相反的半导体层制作所述第二隔离层；采用绝缘层制作所述第三隔离层，或者采用掺杂类型与所述第三源层相反的半导体层制作所述第三隔离层；采用绝缘层制作所述第四隔离层，或者采用掺杂类型与所述第三源层相反的半导体层制作所述第四隔离层。

可选的，所述形成方法还包括将源选择晶体管和漏选择晶体管的至少其中之一制作在所述第一鳍部上，所述源选择晶体管制作在所述串源极与所述第一栅极之间，所述漏选择晶体管制作在所述第一单漏极和所述第二单漏极与所述第一栅极之间。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，先形成第一结构，所述第一结构包括了从下到上层叠的所述第一隔离材料层、所述第一叠层组合、所述第二隔离材料层和所述第二叠层组合。然后刻蚀所述第一结构形成所述第一鳍部，所述第一鳍部包括从下到上层叠的第一隔离层、所述第一叠层结构、第二隔离层和所述第二叠层结构。所述形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本。并且所形成的NAND闪存存储单元是具有三维垂直栅极的NAND闪存存储单元，因此能够保持三维NAND闪存存储单元固有的优势，具有很好的工艺尺寸持续缩小能力(scaledown)。同时，由于NAND闪存存储单元具有三维垂直栅极，在一个叠层结构中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰(data pattern dependence)等问题，提高了NAND闪存存储单元阵列操作的可靠性。

附图说明

图1是现有NAND闪存结构示意图；

图2是现有NAND闪存结构示意图；

图3至图13是本发明实施例所提供的NAND闪存存储单元的形成方法对应的结构示意图；

图14至图22是本发明实施例所提供的NAND闪存的形成方法对应的结构示意图；

图23是本发明另一实施例所提供的NAND闪存的形成方法对应的结构示意图。

具体实施方式

正如背景技术所述，已有的三维NAND闪存中，存储单元阵列的读取可靠性需要提高，数据密度有待提高。

为此，本发明提供了一种新的NAND闪存存储单元，所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元的第一源层、第一沟道层和第一漏层在竖向上层叠，因此，所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，提高NAND存储单元的可靠性。

同时，国外厂商也已经提出三维NAND闪存制作工艺。但这些制作工艺都不约而同将存储单元阵列的制作放在了外围器件区域制作后面。对于许多厂商而言，这种工艺无法直接通过现有三维晶体管制作工艺经过幅度相当较小的修改而得到。换句话说，要研发类似的工艺流程的成本很高。

为此，本发明还提供了一种新的NAND闪存的形成方法，所述方法通过先在半导体衬底核心区上形成凹槽，然后在所述凹槽内形成填充结构，形成所述填充结构的过程至少包括形成从下到上层叠的第一隔离材料层、第一叠层组合、第二隔离材料层和第二叠层组合；所述第一叠层组合包括第一源材料层、第一沟道材料层和第一漏材料层；所述第二叠层组合包括第二源材料层、第二沟道材料层和第二漏材料层；之后对所述填充结构和所述外围区的半导体衬底同时进行刻蚀，直至形成位于所述核心区的第一鳍部和位于所述外围区的第二鳍部，所述第一鳍部至少包括第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层，所述第二叠层结构包括第二源层、第二沟道层和第二漏层。根据上述过程，所述形成方法能够直接从传统鳍式场效应晶体管(FinFET)的制作工艺经过修改和调整得到，从而降低工艺技术难度和工艺成本，同时改善所形成的NAND闪存的可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供一种NAND闪存存储单元的形成方法，请结合参考图3至图13。

请参考图3和图4，本实施例所提供的NAND闪存存储单元的形成方法首先提供半导体衬底(所述半导体衬底仅示出图4中的阱层300)，然后在所述半导体衬底上形成第一结构(未标注)，之后刻蚀所述第一结构直至形成第一鳍部(未标注)。图3为在半导体衬底上形成所述第一鳍部后的俯视结构示意图，图4为图3所示结构沿A-A点划线剖切得到的剖面结构示意图。

图3的俯视结构中显示，形成所述第一鳍部后，所述第一鳍部的最顶层为第三隔离层303，而所述第一鳍部周边的所述半导体衬底被介质层304覆盖。图4中显示了所述半导体衬底中的阱层300，位于阱层300上的所述第一鳍部，所述第一鳍部的最底层为半导体层3000。第一鳍部还包括从下到上层叠的第一隔离层301、第一叠层结构(未标注)、第二隔离层302和第二叠层结构(未标注)。所述第一叠层结构包括第一源层311、第一沟道层312和第一漏层313。所述第二叠层结构包括第二源层321、第二沟道层322和第二漏层323。所述第一鳍部还包括位于最顶层的第三隔离层303。

上述过程中，在所述半导体衬底上形成所述第一结构的过程包括：形成从下到上层叠的第一隔离材料层(未示出)、第一叠层组合(未示出)、第二隔离材料层(未示出)、第二叠层组合(未示出)和第三隔离材料层(未示出)；所述第一叠层组合包括第一源材料层(未示出)、第一沟道材料层(未示出)和第一漏材料层(未示出)；所述第二叠层组合包括第二源材料层(未示出)、第二沟道材料层(未示出)和第二漏材料层(未示出)。所述第一结构中的每一层都可以采用外延生长方法或者沉积方法形成。

在刻蚀所述第一结构形成所述第一鳍部的过程中，所述第一隔离材料层被刻蚀成为第一隔离层301；所述第一叠层组合被刻蚀成为所述第一叠层结构，即所述第一源材料层被刻蚀成为第一源层311，所述第一沟道材料层被刻蚀成为第一沟道层312，所述第一漏材料层被刻蚀成为第一漏层313；所述第二隔离材料层被刻蚀成为第二隔离层302；所述第二叠层组合被刻蚀成为所述第二叠层结构，即所述第二源材料层被刻蚀成为第二源层321，所述第二沟道材料层被刻蚀成为第二沟道层322，所述第二漏材料层被刻蚀成为第二漏层323；所述第三隔离材料层被刻蚀成为第三隔离层303。

本实施例中，可以采用绝缘层制作第一隔离层301，或者采用与第一源层311掺杂类型相反的半导体层制作第一隔离层301；可以采用绝缘层制作第二隔离层302，或者采用与第二源层321掺杂类型相反的半导体层制作第二隔离层302；可以采用绝缘层制作第三隔离层303，或者采用与第三源层掺杂类型相反的半导体层制作第三隔离层303。

通常，上述各源层和各漏层可以采用N型掺杂的半导体层制作，例如为N型掺杂的硅材料层(具体还可以是N型重掺杂的硅材料层)，此时，上述掺杂类型与各源层相反的半导体层可以为P型掺杂的半导体层，例如为P型掺杂的硅材料层。

通常，上述各沟道层可以是未掺杂的半导体层，或者是P型轻掺杂的半导体层，例如为未掺杂的硅材料层或者为P型轻掺杂的硅材料层。

请继续参考图4，在所述第一鳍部的剖面结构中可以看到，形成所述第一鳍部还包括形成与第一源层311位于同一层的占位层3111，还包括形成与第一漏层313位于同一层的占位层3131，还包括形成与第二源层321位于同一层的占位层3211，还包括形成与第二漏层323位于同一层的占位层3231。占位层3111、占位层3131、占位层3211和占位层3231不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。

需要说明的是，其它实施你还中，第一源层311和第一漏层313的上下位置关系可以对换，第二源层321和第二漏层323的上下位置关系也可以对换。

本实施例中，占位层3111的形成过程可以为：在第一隔离层301上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一源材料层，而未掺杂的所述半导体层保留为占位层3111，即占位层3111和所述第一源材料层由同一半导体层分别形成。占位层3131的形成过程可以为：在第一漏材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一漏材料层，而未掺杂的所述半导体层保留为占位层3131。占位层3211的形成过程可以为：在第二隔离层302上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第二源材料层，而未掺杂的所述半导体层保留为占位层3211。占位层3231的形成过程可以为：在第二漏材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第二漏材料层，而未掺杂的所述半导体层保留为占位层3131。

本实施例中，在所述第一鳍部长度方向上(即图4所示的水平方向上)，占位层3111位于所述第一鳍部的右侧，同一层中，占位层3111以左的其它部分均为第一源层311，第一源层311的长度大于占位层3111的长度(第一源层311的长度可以为占位层3111长度的1.5倍以上)。

在所述第一鳍部长度方向上，占位层3131位于所述第一鳍部的左侧，同一层中，占位层3131以右的部分为第一漏层313，第一漏层313的长度大于占位层3131的长度(第一漏层313的长度可以为占位层3131长度的1.5倍以上)。通过以上设置，保证在所述第一鳍部高度方向上，第一源层311和第一漏层313有部分重叠，如图4所示。

本实施例中，在所述第一鳍部长度方向上，占位层3211位于所述第一鳍部的右侧，同一层中，占位层3211以左的其它部分均为第二源层321，第二源层321的长度大于占位层3211的长度(第二源层321的长度可以为占位层3211长度的1.5倍以上)。在所述第一鳍部长度方向上，占位层3231位于所述第一鳍部的左侧，同一层中，占位层3231以右的部分为第二漏层323，第二漏层323的长度大于占位层3231的长度(第二漏层323的长度可以为占位层3231长度的1.5倍以上)。通过以上设置，保证在所述第一鳍部高度方向上，第二源层321和第二漏层323有部分重叠，如图4所示。

通过以上设置，还保证在所述第一鳍部高度方向上，第一漏层313和第二源层321也有部分重叠，如图4所示。

请参考图5，图5为图4所示结构沿B-B(竖直)点划线剖切得到的剖面结构示意图。B-B点划线恰好经过第一源层311、第一漏层313、第二源层321和第二漏层323都相互重叠的部分。因此，图5显示所述剖面结构包括位于阱层300上的所述第一鳍部，图5中所述第一鳍部的剖面结构包括半导体层3000、第一隔离层301、第一源层311、第一沟道层312、第一漏层313、第二隔离层302、第二源层321、第二沟道层322、第二漏层323和第三隔离层303。

请参考图6，图6为图4所示结构沿C-C(竖直)点划线剖切得到的剖面结构示意图。C-C点划线经过所述第一鳍部右侧，图6中显示所述剖面结构包括位于阱层300上的所述第一鳍部，图6中所述第一鳍部的剖面结构包括半导体层3000、第一隔离层301、占位层3111、第一沟道层312、第一漏层313、第二隔离层302、占位层3211、第二沟道层322、第二漏层323和第三隔离层303。

请结合参考图7和图8，形成第一栅极340，第一栅极340横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧；第一栅极340与第一鳍部之间还具有第一复合叠层330，第一复合叠层330包括第一隧穿介质层(未单独显示)、第一电荷陷阱层(未单独显示)和第一栅介质层(未单独显示)。

本实施例中，所述第一电荷陷阱层的材料可以为氮化硅，形成所述第一电荷陷阱层用于作为存储单元的数据存储层，即所述第一电荷陷阱层用于保存相应的数据电荷。

图8为图7所示结构沿D-D(竖直)点划线剖切得到的剖面结构示意图。D-D点划线经过所述第一鳍部和第一栅极340。在图8所示切面中，第一栅极340包围在所述第一鳍部的顶部和两个侧面，第一复合叠层330则位于第一栅极340和所述第一鳍部之间。图8显示第一栅极340至介质层304之间具有一定距离(未标注)，此距离小于半导体层3000的高度。

从图8所示的切面结构可知，通过上述步骤，本实施例形成了具有三维垂直栅极结构的NAND闪存存储单元，其中，三维垂直栅极结构的定义如下：本实施例中，第一栅极340位于第一沟道层312侧面的部分作为一个栅极，控制相应的电荷(电子)能够从第一沟道层312穿过第一隧穿介质层而到达第一电荷陷阱层的其中一部分(此部分第一电荷陷阱层位于第一沟道层312侧面)，并储存在所述第一电荷陷阱层的相应位置中；上述部分第一栅极340的长度方向在图8所示平面中是垂直方向(或者说纵向)，因此，将它定义为三维垂直栅极结构。同样的道理，第一栅极340位于第二沟道层322侧面的部分作为一个栅极，控制相应的电子能够从第二沟道层322穿过第一隧穿介质层而到达第一电荷陷阱层的另一部分(此部分第一电荷陷阱层位于第二沟道层322侧面)；上述部分第一栅极340的长度方向在图8所示平面中是垂直方向(或者说纵向)，因此，也将它定义为三维垂直栅极结构。可见，一个第一栅极340可以划分定义出两个三维垂直栅极结构。另外，从第一栅极340的整个来看，第一栅极340也是呈垂直状态位于第一鳍部的侧面，因此，也可以将整个第一栅极340划分成一个整体的三维垂直栅极结构。

需要说明的是，其它实施例中，可以形成相互分立的多个第一栅极340，多个第一栅极340均横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧，但它们两两分隔开来，每个第一栅极340与所述一鳍部之间都可以具有上述第一复合叠层330，并且，第一复合叠层330可以是相互分开的，也可以不是相互分开的，即不同第一栅极340下面的第一复合叠层330也可以是相互连接的整体结构。

请结合参考图9和图10，形成串源极351，串源极351位于在第一鳍部的第一端，从而使得串源极351与第一源层311和第二源层321连接。形成串漏极352，串漏极352位于在第一鳍部的第二端，从而使得串漏极352与第一漏层313和第二漏层323相连接。图10为图9所示结构沿E-E(竖直)点划线剖切得到的剖面结构示意图。E-E点划线经过串漏极352。在图10所示切面中，串漏极352包围在所述第一鳍部的顶部和两个侧面，串漏极352至介质层304之间具有一定距离(未标注)，此距离小于半导体层3000的高度。

本实施例中，串源极351和串漏极352的材料可以为碳化硅(SiC)或者锗硅(SiGe)。具体的，可以采用原位掺杂的N型碳化硅或者锗硅作为鳍式场效晶体管的串源极351和串漏极352。并且还可以对串源极351和串漏极352进行轻掺杂漏注入。

图9还显示串源极351顶部制作有高掺杂源接触区。图9和图10还显示，串源极351顶部制作有高掺杂源接触区361，串漏极352顶部制作有高掺杂漏接触区362。

本实施例中，串源极351未与第一漏层313或第二漏层323相连接。这是因为，在串源极351所覆盖的所述第一鳍部第一端中，串源极351连接的是与第一漏层313位于同一层的占位层3131，以及与第二漏层323位于同一层的占位层3231。

本实施例中，串漏极352未与第一源层311或第二源层321相连接。这是因为，在串漏极352所覆盖的所述第一鳍部第二端中，串漏极352连接的是与第一源层311位于同一层的占位层3111，以及与第二源层321位于同一层的占位层3211，如图10所示。

请结合参考图11、图12和图13，在串源极351上形成源接出电极371，在第一栅极340上形成栅接出电极370，在串漏极352上制作漏接出电极372。图12为图10所示结构沿F-F(竖直)点划线剖切得到的剖面结构示意图。F-F点划线经过第一栅极340和栅接出电极370。结合图11和图12可知，栅接出电极370位于第一栅极340上。图13为图10所示结构沿G-G(竖直)点划线剖切得到的剖面结构示意图。G-G点划线经过串漏极352和漏接出电极372。结合图11和图13可知，漏接出电极372位于串漏极352上。

本实施例中，源接出电极371、漏接出电极372和栅接出电极370可以采用金属材料制作，例如可以采用钨金属制作。具体的，可以在后续形成层间介质层覆盖图9所示的结构之后，在所述层间介质层上形成通孔，然后采用钨金属填充所述通孔，从而形成相应的源接出电极371、漏接出电极372和栅接出电极370。

需要说明的是，其它实施例中，形成所述第一结构还可以包括在第二叠层组合上形成一个或者多个第三叠层组合，并在第二叠层结构与位于第二叠层结构上方的第一个第三叠层结构之间形成第三隔离材料层；每个第三叠层组合都包括第三源材料层、第三沟道材料层和第三漏材料层，每个第三叠层组合在经过相应的刻蚀后，都成为所述第一鳍部中的一个第三叠层结构，因此刻蚀第一结构得到的第一鳍部相应的还可以包括一个或者多个第三叠层结构；第二叠层结构与位于第二叠层结构上方的第一个第三叠层结构之间具有第三隔离层303；第三叠层结构包括第三源层、第三沟道层和第三漏层；串源极351与第三源层相连接；串漏极352与第三漏层相连接。其中，第三叠层组合的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。

本实施例所提供的NAND闪存存储单元的形成方法中，先形成第一结构，所述第一结构包括了从下到上层叠的所述第一隔离材料层、所述第一叠层组合、所述第二隔离材料层、所述第二叠层组合和所述第三隔离材料层。然后刻蚀所述第一结构形成所述第一鳍部，所述第一鳍部包括从下到上层叠的第一隔离层301、所述第一叠层结构、第二隔离层302、所述第二叠层结构和第三隔离层303。所述形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本。并且所形成的NAND闪存存储单元是具有三维垂直栅极的NAND闪存存储单元，因此能够保持三维NAND闪存存储单元固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存存储单元具有三维垂直栅极，在一个叠层结构中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高了NAND闪存存储单元阵列操作的可靠性。

本发明实施例还提供一种NAND闪存存储单元，所述NAND闪存存储单元可以采用前述实施例所提供的方法形成，因此，所述NAND闪存存储单元的结构和性质可以参考前述实施例相应内容，并可参合参考图3至图13。

具体的，所述NAND闪存存储单元包括半导体衬底，位于半导体衬底上的第一鳍部，第一鳍部至少包括从下到上层叠的第一隔离层301、第一叠层结构、第二隔离层302和第二叠层结构，第一叠层结构包括第一源层311、第一沟道层312和第一漏层313，第二叠层结构包括第二源层321、第二沟道层322和第二漏层323。所述NAND闪存存储单元还包括第一栅极340，第一栅极340横跨第一鳍部并覆盖在部分第一鳍部的顶部和两侧；第一栅极340与第一鳍部之间还具有第一复合叠层330，第一复合叠层330包括所述第一隧穿介质层、所述第一电荷陷阱层和所述第一栅介质层。所述NAND闪存存储单元还包括串源极351和串漏极352，串源极351位于在所述第一鳍部的第一端，串源极351与第一源层311和第二源层321相连接串漏极352位于在所述第一鳍部的第二端，串漏极352与第一漏层313和第二漏层323相连接。

本实施例中，所述第一鳍部还包括与第一源层311位于同一层的占位层3111，还包括与第一漏层313位于同一层的占位层3131，还包括与第二源层321位于同一层的占位层3211，还包括与第二漏层323位于同一层的占位层3231。占位层3111、占位层3131、占位层3211和占位层3231不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。更多有关占位层3111、占位层3131、占位层3211和占位层3231的结构、位置、性质、形成方法和作用可参考前述实施例相应内容。

其它实施例中，可以具有相互分立的多个第一栅极340。

本实施例中，第一隔离层301为绝缘层，或者为掺杂类型与第一源层311相反的半导体层；第二隔离层302为绝缘层，或者为掺杂类型与第二源层321相反的半导体层；第三隔离层303为绝缘层，或者为掺杂类型与第三源层相反的半导体层。

需要说明的是，其它实施例中，第一鳍部还可以包括一个或者多个第三叠层结构；第二叠层结构与位于第二叠层结构上方的第一个第三叠层结构之间具有第三隔离层303；第三叠层结构包括第三源层、第三沟道层和第三漏层；串源极351与第三源层相连接；串漏极352与第三漏层相连接。第三叠层结构的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。

本发明实施例提供一种NAND闪存存储单元中，即使多个所述NAND闪存存储单元制作于同一第一鳍部中，由于各源层和各漏层之间的电场方向并不指向相邻存储单元的电荷陷阱层，而是从源层到漏层，因此能够防止在对一个存储单元进行读取操作时，热载流子进入相邻存储单元的现象，即从器件结构上解决了存储单元读取干扰的问题，提高可靠性。

本发明实施例提供一种NAND闪存的形成方法，请结合参考图14至图22。

请参考图14和图19，本实施例所提供的NAND闪存的形成方法首先提供半导体衬底400，半导体衬底400包括核心区和外围区。图14显示的是在所述核心区上形成的结构，图19显示的是在所述外围区上形成的结构。

请参考图14，半导体衬底400包括第一掺杂类型深阱4001和第二掺杂类型阱4002。

本实施例中，第一掺杂类型深阱4001可以为N型掺杂深阱，第二掺杂类型阱4002可以为P型掺杂阱。

图14中虽未显示，但本实施例首先在所述核心区形成凹槽(未示出)，并在所述在凹槽内形成填充结构(未示出)。

形成凹槽的过程为本领域技术人员所熟知，在此不再赘述。

形成所述填充结构的过程至少包括形成从下到上层叠的第一隔离材料层(未示出)、第一叠层组合(未示出)、第二隔离材料层(未示出)和第二叠层组合(未示出)。第一叠层组合包括第一源材料层(未示出)、第一沟道材料层(未示出)和第一漏材料层(未示出)。第二叠层组合包括第二源材料层(未示出)、第二沟道材料层(未示出)和第二漏材料层(未示出)。形成所述填充结构的过程可以参考本说明书第一实施例形成所述第一结构的内容，不同的是，所述填充结构特定形成在所述凹槽中，以填充所述凹槽。

在所述核心区形成所述凹槽，是为了保证在所述核心区形成所述填充结构后，所述核心区上的高度与所述外围区上的高度基本保持相等，从而保证整个NAND闪存的形成，并且保证在后续工艺过程中，对所述核心区和所述外围区进行的一些工艺步骤可以同时进行。

请继续结合参考图14和图19，对填充结构和外围区的半导体衬底400同时进行刻蚀，直至形成位于核心区的第一鳍部和位于外围区的第二鳍部。

在刻蚀所述填充结构形成所述第一鳍部的过程中，所述第一隔离材料层被刻蚀成为第一隔离层401；所述第一叠层组合被刻蚀成为所述第一叠层结构，即所述第一源材料层被刻蚀成为第一源层411，所述第一沟道材料层被刻蚀成为第一沟道层412，所述第一漏材料层被刻蚀成为第一漏层413；所述第二隔离材料层被刻蚀成为第二隔离层402；所述第二叠层组合被刻蚀成为所述第二叠层结构，即所述第二源材料层被刻蚀成为第二源层，所述第二沟道材料层被刻蚀成为第二沟道层，所述第二漏材料层被刻蚀成为第二漏层；所述第三隔离材料层被刻蚀成为第三隔离层403。

本实施例中，可以采用绝缘层制作第一隔离层401，或者采用与第一源层411掺杂类型相反的半导体层制作第一隔离层401；可以采用绝缘层制作第二隔离层402，或者采用与第二源层掺杂类型相反的半导体层制作第二隔离层402；可以采用绝缘层制作第三隔离层403，或者采用与第三源层掺杂类型相反的半导体层制作第三隔离层403。

请继续参考图14，形成所述第一鳍部后，所述第一鳍部的最顶层为第三隔离层403，而所述第一鳍部周边的所述半导体衬底400被介质层4003覆盖。图4中显示了所述半导体衬底400中的第二掺杂类型阱4002，位于第二掺杂类型阱4002上的所述第一鳍部，所述第一鳍部的最底层为半导体层4000。第一鳍部还包括从下到上层叠的第一隔离层401、第一叠层结构(未标注)、第二隔离层402和第二叠层结构(未标注)。所述第一叠层结构包括第一源层411、第一沟道层412和第一漏层413。所述第二叠层结构包括第二源层、第二沟道层和第二漏层。第一鳍部还包括位于最顶层的第三隔离层403。

本实施例中，半导体层4000为所述第一鳍部的最底层，而在未刻蚀形成所述第一鳍部前，半导体层4000属于第二掺杂类型阱4002的一部分。即原本半导体层4000的顶部表面为所述凹槽的底部表面，在形成所述第一鳍部的过程中，所述刻蚀工艺继续向凹槽底部刻蚀一定的深度，从而使部分所述第二掺杂类型阱4002被刻蚀成为半导体层4000。

请继续参考图14，在所述第一鳍部的剖面结构中可以看到，形成所述第一鳍部还包括形成与第一源层411位于同一层的占位层4111，还包括形成与第一漏层413位于同一层的占位层4131，还包括形成与第二源层位于同一层的占位层4211，还包括形成与第二漏层位于同一层的占位层4231和占位层4232。占位层4111、占位层4131、占位层4211、占位层4231和占位层4232不导电，它们可以为非掺杂的半导体层，也可以为绝缘层。

本实施例中，占位层4111的形成过程可以为：在第一隔离层401上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一源材料层，而未掺杂的所述半导体层保留为占位层4111，即占位层4111和所述第一源材料层由同一半导体层分别形成。占位层4131的形成过程可以为：在第一漏材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第一漏材料层，而未掺杂的所述半导体层保留为占位层4131。占位层4211的形成过程可以为：在第二隔离层402上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第二源材料层，而未掺杂的所述半导体层保留为占位层4211。占位层4231和占位层4232的形成过程可以为：在第二漏材料层上形成半导体层(未示出)，然后，对部分所述半导体层进行掺杂，接受掺杂的所述半导体层形成所述第二漏材料层，而未掺杂的所述半导体层保留为占位层4131和占位层4232，其中占位层4131位于所述第二漏材料层左侧，占位层4232位于所述第二漏材料层右侧。

本实施例中，在所述第一鳍部长度方向上(即图14所示的水平方向上)，占位层4111位于所述第一鳍部的右侧，同一层中，占位层4111以左的其它部分均为第一源层411，第一源层411的长度大于占位层4111的长度(第一源层411的长度可以为占位层4111长度的1.5倍以上)。

在所述第一鳍部长度方向上，占位层4131位于所述第一鳍部的左侧，同一层中，占位层4131以右的部分为第一漏层413，第一漏层413的长度大于占位层4131的长度(第一漏层413的长度可以为占位层4131长度的1.5倍以上)。通过以上设置，保证在所述第一鳍部高度方向上，第一源层411和第一漏层413有部分重叠，如图14所示。

本实施例中，在所述第一鳍部长度方向上，占位层4211位于所述第一鳍部的右侧，同一层中，占位层4211以左的其它部分均为第二源层，第二源层的长度大于占位层4211的长度(第二源层的长度可以为占位层4211长度的1.5倍以上)。

在所述第一鳍部长度方向上，占位层4231位于所述第一鳍部的左侧，占位层4232位于所述第一鳍部的右侧，即同一层中，第二漏层位于占位层4231和占位层4232之间，第二漏层的长度大于占位层4231和占位层4232的长度(第二漏层的长度可以为占位层4231长度的1.5倍以上，同时为占位层4232长度的1.5倍以上)。通过以上设置，保证在所述第一鳍部高度方向上，第二源层和第二漏层有部分重叠，如图14所示。

通过以上设置，还保证在所述第一鳍部高度方向上，第一漏层413和第二源层也有部分重叠，如图14所示。

请继续参考图14，形成串源极450，串源极450位于所述第一鳍部的第一端，串源极450与第一源层411和第二源层相连接。

图15为图14所示结构沿H-H虚(折)线剖切得到的剖面结构示意图。H-H虚线经过串源极450的顶部和侧面。在图15所示切面中，串源极450包围在所述第一鳍部的顶部和两个侧面，并且串源极450直接与第一源层411和第二源层接触。同时，串源极450还与占位层4131和占位层4231接触。串源极450仅与占位层4131和占位层4231接触，而不与第一漏层413和第二漏层接触。串源极450同时还与第一隔离层401、第二隔离层402和第三隔离层403接触，并且串源层可以与半导体层4000接触。图15还显示串源极450的顶部还具有高掺杂源区451。

请继续参考图14，形成三个相互分立的多个第一栅极，第一栅极横跨所述第一鳍部并覆盖在部分所述第一鳍部的顶部和两侧，并在第一栅极与所述第一鳍部之间形成第一复合叠层，所述第一复合叠层包括第一隧穿介质层(未单独显示)、第一电荷陷阱层(未单独显示)和第一栅介质层(未单独显示)。

与现有传统的鳍式场效应晶体管工艺相比，第一栅极和所述第一鳍部之间具有包括第一隧穿介质层、第一电荷陷阱层和第一栅介质层的第一复合叠层，这是本实施例与传统的鳍式场效应晶体管工艺的不同之处。本实施例中，第一电荷陷阱层的材料可以为氮化硅，形成第一电荷陷阱层用于作为存储单元的数据存储层，即第一电荷陷阱层用于保存相应的数据电荷。可见，与现有传统的鳍式场效应晶体管工艺相比，本实施例在制作位于鳍部和栅极之间的栅介质层阶段，至少增加了第一电荷陷阱层和第一隧穿介质层的形成步骤，并且后续存储单元阵列利用第一电荷陷阱层作为数据存储介质。

本实施例中，第一栅极可以采用金属材料制作。

图16为图14所示结构沿I-I虚(折)线剖切得到的剖面结构示意图。I-I虚线经过其中一个第一栅极的顶部和侧面。在图16所示切面中，第一栅极包围在所述第一鳍部的顶部和两个侧面，第一复合叠层则位于第一栅极和所述第一鳍部之间。图16显示第一栅极至介质层4003之间具有一定距离(未标注)，此距离小于半导体层4000的高度。

从图16所示的切面结构可知，通过上述步骤，本实施例形成了具有三维垂直栅极结构的NAND闪存存储单元，其中，三维垂直栅极结构的定义如下：本实施例中，第一栅极位于第一沟道层412侧面的部分作为一个栅极，控制相应的电子能够从第一沟道层412穿过第一隧穿介质层而到达第一电荷陷阱层的其中一部分(此部分第一电荷陷阱层位于第一沟道层412侧面)，并储存在第一电荷陷阱层的相应位置中；上述部分第一栅极的长度方向在图16所示平面中是垂直方向(或者说纵向)，因此，将它定义为三维垂直栅极结构。同样的道理，第一栅极位于第二沟道层侧面的部分作为一个栅极，控制相应的电子能够从第二沟道层穿过第一隧穿介质层而到达第一电荷陷阱层的另一部分(此部分第一电荷陷阱层位于第二沟道层侧面)；上述部分第一栅极的长度方向在图16所示平面中是垂直方向(或者说纵向)，因此，也将它定义为三维垂直栅极结构。可见，一个第一栅极可以划分定义出两个三维垂直栅极结构。另外，从第一栅极的整个来看，第一栅极也是呈垂直状态位于第一鳍部的侧面，因此，也可以将整个第一栅极划分定义成一个整体的三维垂直栅极结构。

需要说明的是，其它实施你还中，第一源层411和第一漏层413的上下位置关系可以对换，第二源层和第二漏层的上下位置关系也可以对换。

请继续参考图14，形成第一单漏极460，第一单漏极460位于所述第一鳍部的第二端，第一单漏极460与第一漏层413相连接。

图17为图14所示结构沿J-J虚(折)线剖切得到的剖面结构示意图。J-J虚线经过第一单漏极460的顶部和侧面。在图17所示切面中，第一单漏极460包围在所述第一鳍部的顶部和两个侧面，并且第一单漏极460直接与第一漏层413接触。同时，第一单漏极460还与占位层4111、占位层4211和占位层4232接触。本实施例中，制作占位层4232是为了使第一单漏极460与占位层4232接触而不与第二漏层接触。第一单漏极460同时还与第一隔离层401、第二隔离层402和第三隔离层403接触，并且第一单漏极460可以与半导体层4000接触，如图17所示。图17还显示第一单漏极460的顶部还具有第一高掺杂漏区461。

请继续参考图14，形成第二单漏极470，第二单漏极470位于所述第一鳍部的第二端，第二单漏极470与第二漏层相连接。

图18为图14所示结构沿K-K虚(折)线剖切得到的剖面结构示意图。K-K虚线经过第二单漏极470的顶部和侧面。在图18所示切面中，第二单漏极470包围在所述第一鳍部的顶部和两个侧面，但是第二单漏极470的高度较小(或者说第二单漏极470从所述第一鳍部顶部向下延伸较小的长度)，因此第二单漏极470仅包围所述第一鳍部两个侧面的其中一部分。具体的，第二单漏极470从第一鳍部的顶部向两个侧面下延伸至第二隔离层402的侧面，从而使得第二单漏极470不与第一漏层413和第一源层411接触。同时，第二单漏极470还与占位层4211接触，制作占位层4211是为了使第二单漏极470与占位层4211接触而不与第二源层接触。图18还显示第二单漏极470的顶部还具有第二高掺杂漏区471。

本实施例中，串源极450、第一单漏极460和第二单漏极470的材料可以为碳化硅或者锗硅。

请继续参考图19，形成第二栅极492，第二栅极492横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧。并在第二栅极492与所述第二鳍部之间形成第二复合叠层491，所述第二复合叠层491包括第二隧穿介质层(未单独显示)和第二栅介质层(未单独显示)。图19中显示所述第二鳍部包括半导体层4800和位于半导体层4800上的沟道层4810。

本实施例中，第二栅极492可以采用金属材料制作，并且第二栅极492可以和第一栅极同时制作。所述第二隧穿介质层可以和所述第一隧穿介质层同时制作。所述第二栅介质层可以和所述第一栅介质层同时制作。同时，在所述外围区中，未形成电荷陷阱层，因此，本实施例在具体过程中，可以先同时在核心区和外围区形成电荷陷阱材料层，然后去除位于外围区的所述电荷陷阱材料层，同时，在所述核心区的所述电荷陷阱材料层保留为所述第一电荷陷阱层。

请继续参考图19，形成源极493，源极493位于所述第二鳍部的第一端，形成漏极494，漏极494位于所述第二鳍部的第二端。

本实施例中，串源极450可以和源极493同时制作，漏极494可以和第一单漏极460同时制作。源极493和漏极494可以是N型重掺杂的半导体层，例如为N型重掺杂的硅材料层。

图中虽未显示，但本实施例还可以对所述第二鳍部进行LDD。最终，图19中形成的位于外围区的晶体管为鳍式场效应晶体管。

图20为图19所示结构沿L-L虚(折)线剖切得到的剖面结构示意图。L-L虚线经过源极493的顶部和侧面。在图19所示切面中，可以看到源极493的外形呈钻石外形。其它实施例中，源极493也可以为其它外形。源极493中还具有高掺杂源区4931。

图21为图19所示结构沿M-M虚(折)线剖切得到的剖面结构示意图。M-M虚线经过第二栅极492的顶部和侧面。在图19所示切面中，可以看到第二栅极492包围在部分第二鳍部的顶部和侧面。

图22为图19所示结构沿N-N虚(折)线剖切得到的剖面结构示意图。N-N虚线经过漏极494的顶部和侧面。在图19所示切面中，可以看到漏极494的外形呈钻石外形。其它实施例中，漏极494也可以为其它外形。漏极494中还具有高掺杂漏区4941。

需要说明的是，图中虽未显示，但是，本实施例还可以包括在第一栅极表面形成第一侧墙和第二侧墙。其中，所述第一侧墙可以作为对串源极450和第一单漏极460进行注入时的掩模结构，所述第二侧墙可以作为对第二单漏极470进行注入时的掩模结构。

在形成源极493和漏极494时，本实施例还可以进行快速热退火(RTA)步骤，从而使得源极493和漏极494形成过程中所注入离子能够被激活。所述快速热退火的温度可以为1050℃。

需要说明的是，其它实施例中，形成填充结构还可以包括：在第二叠层组合上形成一个或者多个第三叠层组合，并在第二叠层组合与位于第二叠层组合上方的第一个第三叠层组合之间形成第三材料隔离层；每个第三叠层组合都包括第三源材料层、第三沟道材料层和第三漏材料层，每个第三叠层组合在经过相应的刻蚀后，都成为所述第一鳍部中的一个第三叠层结构，因此所述第一鳍部还包括位于第二叠层结构的一个或者多个第三叠层结构，第二叠层结构与位于第二叠层结构上方的第一个第三叠层结构之间具有第三隔离层403；第三叠层结构包括第三源层、第三沟道层和第三漏层；此时串源极450与第三源层相连接；整个NAND闪存还包括与第三漏层相同数量的第三单漏极，并且一个第三单漏极与一个第三漏层相连接。其中，第三叠层组合的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。

本实施例中，可以采用绝缘层制作第一隔离层401，或者采用掺杂类型与第一源层411相反的半导体层制作第一隔离层401；可以采用绝缘层制作第二隔离层402，或者采用掺杂类型与第二源层相反的半导体层制作第二隔离层402；可以采用绝缘层制作第三隔离层403，或者采用掺杂类型与第三源层相反的半导体层制作第三隔离层403。

需要说明的是，当形成多个第三叠层组合，在上下两个第三叠层组合之间形成第四材料隔离层；所述第一鳍部包括多个第三叠层结构，在上下两个第三叠层结构之间形成第四隔离层。此时，可以采用绝缘层制作第四隔离层，或者采用掺杂类型与第三源层相反的半导体层制作第四隔离层。

需要说明的是，在其它实施例中，上述各源层和各漏层也可以采用P型掺杂的半导体层制作，此时相应的，上述各沟道层可以是N型轻掺杂的半导体层。此时，为了保证NAND闪存的正常工作，可以调整核心区中，第一栅极的功函数，从而使得当N型沟道层在第一栅极的电压为零时，相应的沟道层处于关断状态。

本实施例所提供的NAND闪存的形成方法中，通过形成凹槽，然后在凹槽内形成填充结构，所述填充结构包括了从下到上层叠的所述第一隔离材料层、所述第一叠层组合、所述第二隔离材料层、所述第二叠层组合和所述第三隔离材料层。然后刻蚀所述填充结构形成所述第一鳍部，所述第一鳍部包括从下到上层叠的第一隔离层401、所述第一叠层结构、第二隔离层402、所述第二叠层结构和第三隔离层403。所述形成方法与鳍式场效应晶体管工艺兼容，即所述形成方法的各个步骤可以从鳍式场效应晶体管工艺的各个步骤通过修改工艺条件、对换顺序和调整工艺参数等方法实现，能够节省成本，并且所形成的NAND闪存是具有三维垂直栅极的NAND闪存，因此能够保持三维NAND闪存固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存具有三维垂直栅极，在一个叠层结构中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高了NAND闪存存储单元阵列操作的可靠性。

本实施例所提供的NAND闪存的形成方法中，核心区的存储单元能够和外围区的鳍式晶体管同时制作(所述同时制作并不排除有些结构先后形成，但主要结构同时形成，例如刻蚀第一鳍部和第二鳍部的过程同时进行，第一栅极和第二栅极492同时形成等)，因此，不必将NAND闪存存储单元阵列区(即核心区)的制作放在了外围区制作的后面，从而节省工艺成本，降低工艺难度，提高工艺效率。

本实施例所提供的NAND闪存的形成方法中，所述核心区中，存储单元的源极为相应的源层，存储单元的漏极为相应的漏层，而各源层和各漏层直接通过各源材料层和各漏材料层刻蚀而成，因此，所述核心区中的存储单元不必进行轻掺杂漏注入(LDD)，进一步节约工艺成本，简化工艺步骤。

本发明实施例还提供了一种NAND闪存，所述NAND闪存可以由前一实施例所提供的形成方法形成，因此，所述NAND闪存的结构和性质可以参考前述实施例相应内容，并可参合参考图14至图21。

具体的，所述NAND闪存包括半导体衬底400，半导体衬底400包括核心区和外围区。图14显示的是在所述核心区上形成的结构，图19显示的是在所述外围区上形成的结构。半导体衬底400包括第一掺杂类型深阱4001和第二掺杂类型阱4002。

请参考图14，所述NAND闪存还包括位于核心区的所述第一鳍部，所述第一鳍部至少包括从下到上层叠的第一隔离层401、第一叠层结构、第二隔离层402和第二叠层结构；第一叠层结构包括第一源层411、第一沟道层412和第一漏层413；第二叠层结构包括第二源层、第二沟道层和第二漏层。

请参考图14，所述NAND闪存还包括三个第一栅极，第一栅极横跨所述第一鳍部并覆盖在部分所述第一鳍部的顶部和两侧；第一栅极与所述第一鳍部之间还具有第一复合叠层，所述第一复合叠层包括所述第一隧穿介质层、所述第一电荷陷阱层和所述第一栅介质层。

请参考图14，所述NAND闪存还包括串源极450，串源极450位于所述第一鳍部的第一端，串源极450与第一源层411和第二源层相连接。

请参考图14，所述NAND闪存还包括第一单漏极460，第一单漏极460位于所述第一鳍部的第二端，第一单漏极460与第一漏层413相连接。

请参考图14，所述NAND闪存还包括第二单漏极470，第二单漏极470位于所述第一鳍部的第二端，第二单漏极470与第二漏层相连接。

请参考图19，所述NAND闪存还包括位于所述外围区的所述第二鳍部。

请参考图19，所述NAND闪存还包括第二栅极492，第二栅极492横跨所述第二鳍部并覆盖在部分所述第二鳍部的顶部和两侧。第二栅极492与所述第二鳍部之间还具有第二复合叠层，所述第二复合叠层包括所述第二隧穿介质层和所述第二栅介质层。

请参考图19，所述NAND闪存还包括源极493，源极493位于所述第二鳍部的第一端。

请参考图19，所述NAND闪存还包括漏极494，漏极494位于所述第二鳍部的第二端。

本实施例中，第一隔离层401可以为绝缘层，或者可以为掺杂类型与第一源层411相反的半导体层；第二隔离层402可以为绝缘层，或者可以为掺杂类型与第二源层相反的半导体层；第三隔离层403可以为绝缘层，或者可以为掺杂类型与第三源层相反的半导体层，第四隔离层可以为绝缘层，或者可以为掺杂类型与第三源层相反的半导体层。

需要说明的是，其它实施例中，所述第一鳍部还可以包括位于第二叠层结构的一个或者多个第三叠层结构，第二叠层结构与位于第二叠层结构上方的第一个第三叠层结构之间具有第三隔离层403，第三叠层结构包括第三源层、第三沟道层和第三漏层；串源极450与第三源层相连接；还包括一个或者多个第三单漏极，一个第三单漏极对应与一个第三漏层相连接。所述第一鳍部包括多个第三叠层结构，上下两个第三叠层结构之间具有第四隔离层。第三叠层结构的个数可以根据工艺能力和结构需求等因素的综合考虑后进行选取。

本实施例所提供的NAND闪存中，NAND闪存是具有三维垂直栅极的NAND闪存，因此能够保持三维NAND闪存固有的优势，具有很好的工艺尺寸持续缩小能力。同时，由于NAND闪存具有三维垂直栅极，在一个叠层结构中，各个NAND闪存存储单元之间是并联关系，减少了读取干扰和相邻数据干扰等问题，提高了NAND闪存存储单元阵列操作的可靠性。

本实施例所提供的NAND闪存的工作原理和传统浮栅NAND闪存没有大的区别，但是，本实施例所提供的NAND闪存没有传统浮栅NAND闪存中位线(bit line)的P阱，因此，本实施例所提供的NAND闪存在擦除的时候，需要通过依靠将相应的源层和漏层同时加低电压，以将沟道层偏置到低压，从而实现像传统浮栅NAND闪存一样的整块擦除操作(即多个存储单元的数据同时擦除)。

本发明另一实施例提供另一种NAND闪存的形成方法，所述NAND闪存的大部分结构与图14至图22所对应的NAND闪存形成方法相同，本实施例着重对它们之间的不同部分加以说明，其它结构可以参考前述实施例相应内容。

请参考图23，所述NAND闪存的形成方法还包括将源选择晶体管560制作在所述第一鳍部上，源选择晶体管560制作在串源极510与第一栅极540之间。其中，源层500为所述第一鳍部的其中一层结构。源层500周边形成介质层520，并且源层500两侧形成至少三个第一栅极540，相邻第一栅极540形成绝缘层550，绝缘层550可以为侧墙结构。第一栅极540与源层500之间形成第一复合叠层530，第一复合叠层530包括第一隧穿介质层(未单独显示)、第一电荷陷阱层(未单独显示)和第一栅介质层(未单独显示)。

本实施例中，源选择晶体管560同样形成在所述第一鳍部上，并且源选择晶体管560以所述源层500的其中一部分为沟道区561，即源层500中有部分区域作为源选择晶体管560的沟道区561，如图22所示。具体沟道区561的形成过程可以为：在对所述第一鳍部进行掺杂形成源层500时，采用掩膜层保护在沟道区561上方，从而防止此区域进行掺杂，而保留为本征半导体结构(例如为本征硅结构)。并且，之后还可以对此区域进行与源层500掺杂类型相反的轻掺杂。例如当源层500进行的是N型重掺杂时，可以对沟道区561进行P型轻掺杂。

本实施例中，源选择晶体管560中，沟道区561两侧被栅介质层562覆盖。本实施例中，栅介质层562既可以是在形成第一隧穿介质层和第一栅介质层时，保留在沟道区561两侧的叠层结构，也可以是单独在沟道区561两侧专门制作的单层介质结构。

本实施例中，源选择晶体管560中，栅介质层562被栅极563覆盖，并且栅极563包围覆盖在沟道区561两侧，栅极563可以和第一栅极540一同制作而成。

图中虽未示出，但本实施例后续还可以继续在栅极563和第一栅极540上形成金属硅化物(未示出)，并形成接触插塞(未示出)连接各金属硅化物。

在所述鳍部长度所在方向上，由于源选择晶体管560制作在串源极510和第一栅极540之间，即源选择晶体管560制作在串源极510和各NAND闪存存储单元之间，因此，源选择晶体管560可以控制串源极510与各NAND闪存存储单元之间是否导通。

本实施例中，可以形成多个第一栅极540(例如4个、8个、16个或者32个栅极)，对应的构成多个NAND闪存存储单元。此多个NAND闪存存储单元与串源极510、所述串漏极以及源选择晶体管560形成NAND闪存存储单元阵列结构。

需要说明的是，其它实施例中，也可以在所述第一鳍部上形成漏选择晶体管，或者在所述第一鳍部上同时形成源选择晶体管和漏选择晶体管。其中，所述源选择晶体管位于串源极510与第一栅极540之间，所述漏选择晶体管制作在第一单漏极(未示出)和第二单漏极(未示出)与第一栅极540之间。

本发明另一实施例提供另一种NAND闪存，所述NAND闪存可以由上述实施例所提供的形成方法形成，因此，所述NAND闪存的结构和性质可参考前述实施例相应内容，并可以结合参考图23。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种NAND闪存存储单元，包括：

半导体衬底；

位于所述半导体衬底上的第一鳍部；

其特征在于：

所述第一叠层结构包括第一源层、第一沟道层和第一漏层；

所述第二叠层结构包括第二源层、第二沟道层和第二漏层。

2.如权利要求1所述的NAND闪存存储单元，其特征在于，还包括：

3.如权利要求2所述的NAND闪存存储单元，其特征在于，所述第一鳍部包括一个或者多个第三叠层结构；所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层；所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述串漏极与所述第三漏层相连接。

4.如权利要求3所述的NAND闪存存储单元，其特征在于，所述第一隔离层为绝缘层，或者为掺杂类型与所述第一源层相反的半导体层；所述第二隔离层为绝缘层，或者为掺杂类型与所述第二源层相反的半导体层；所述第三隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层。

5.一种NAND闪存存储单元的形成方法，其特征在于，包括：

提供半导体衬底；

6.如权利要求5所述的形成方法，其特征在于，还包括：

7.如权利要求6所述的形成方法，其特征在于，形成所述第一结构还包括在所述第二叠层组合上形成一个或者多个第三叠层组合，并在所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间形成第三隔离材料层；刻蚀所述第一结构得到的所述第一鳍部还包括一个或者多个第三叠层结构；所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层；所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述串漏极与所述第三漏层相连接。

8.如权利要求7所述的形成方法，其特征在于，采用绝缘层制作所述第一隔离层，或者采用与所述第一源层掺杂类型相反的半导体层制作所述第一隔离层；采用绝缘层制作所述第二隔离层，或者采用与所述第二源层掺杂类型相反的半导体层制作所述第二隔离层；采用绝缘层制作所述第三隔离层，或者采用与所述第三源层掺杂类型相反的半导体层制作所述第三隔离层。

9.一种NAND闪存，包括：

半导体衬底，所述半导体衬底包括核心区和外围区；

位于所述核心区的第一鳍部；

位于所述外围区的第二鳍部；

其特征在于：

所述第一叠层结构包括第一源层、第一沟道层和第一漏层；

所述第二叠层结构包括第二源层、第二沟道层和第二漏层。

10.如权利要求9所述的NAND闪存，其特征在于，还包括：

源极，所述源极位于所述第二鳍部的第一端；

漏极，所述漏极位于所述第二鳍部的第二端。

11.如权利要求10所述的NAND闪存，其特征在于，所述第一鳍部还包括位于所述第二叠层结构的一个或者多个第三叠层结构，所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层，所述第三叠层结构包括第三源层、第三沟道层和第三漏层；所述串源极与所述第三源层相连接；所述NAND闪存还包括一个或者多个第三单漏极，一个所述第三单漏极对应与一个所述第三漏层相连接。

12.如权利要求11所述的NAND闪存，其特征在于，所述第一鳍部包括多个所述第三叠层结构，上下两个所述第三叠层结构之间具有第四隔离层。

13.如权利要求12所述的NAND闪存，其特征在于，所述第一隔离层为绝缘层，或者为掺杂类型与所述第一源层相反的半导体层；所述第二隔离层为绝缘层，或者为掺杂类型与所述第二源层相反的半导体层；所述第三隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层，所述第四隔离层为绝缘层，或者为掺杂类型与所述第三源层相反的半导体层。

14.如权利要求10所述的NAND闪存，其特征在于，在所述第一鳍部上还具有源选择晶体管和漏选择晶体管的至少其中之一，所述源选择晶体管位于所述串源极与所述第一栅极之间，所述漏选择晶体管位于所述第一单漏极和所述第二单漏极与所述第一栅极之间。

15.一种NAND闪存的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括核心区和外围区；

在所述核心区形成凹槽；

16.如权利要求15所述的形成方法，其特征在于，所述形成方法还包括：

形成源极，所述源极位于所述第二鳍部的第一端；

形成漏极，所述漏极位于所述第二鳍部的第二端。

17.如权利要求16所述的形成方法，其特征在于，形成所述填充结构还包括：在第二叠层组合上形成一个或者多个第三叠层组合，并在所述第二叠层组合与位于第二叠层组合上方的第一个所述第三叠层组合之间形成第三材料隔离层；所述第一鳍部还包括位于所述第二叠层结构的一个或者多个第三叠层结构，所述第二叠层结构与位于所述第二叠层结构上方的第一个所述第三叠层结构之间具有第三隔离层。

18.如权利要求17所述的形成方法，其特征在于，形成多个所述第三叠层组合，在上下两个所述第三叠层组合之间形成第四材料隔离层；所述第一鳍部包括多个第三叠层结构，在上下两个所述第三叠层结构之间形成第四隔离层。

19.如权利要求18所述的形成方法，其特征在于，采用绝缘层制作所述第一隔离层，或者采用掺杂类型与所述第一源层相反的半导体层制作所述第一隔离层；采用绝缘层制作所述第二隔离层，或者采用掺杂类型与所述第二源层相反的半导体层制作所述第二隔离层；采用绝缘层制作所述第三隔离层，或者采用掺杂类型与所述第三源层相反的半导体层制作所述第三隔离层；采用绝缘层制作所述第四隔离层，或者采用掺杂类型与所述第三源层相反的半导体层制作所述第四隔离层。

20.如权利要求16所述的形成方法，其特征在于，还包括将源选择晶体管和漏选择晶体管的至少其中之一制作在所述第一鳍部上，所述源选择晶体管制作在所述串源极与所述第一栅极之间，所述漏选择晶体管制作在所述第一单漏极和所述第二单漏极与所述第一栅极之间。