CN105097821A

CN105097821A - 一种n沟道非易失性闪存器件及其编译、擦除和读取方法

Info

Publication number: CN105097821A
Application number: CN201510514392.8A
Authority: CN
Inventors: 顾经纶; 彭兴伟
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2015-08-20
Filing date: 2015-08-20
Publication date: 2015-11-25
Anticipated expiration: 2035-08-20
Also published as: CN105097821B

Abstract

本发明公开了一种N沟道非易失性闪存器件，包括：P型硅衬底，衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在源、漏端之间的衬底上的栅极结构，栅极结构自下而上依次包括栅氧化层、多晶硅浮栅、第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，多晶硅浮栅用于存储电荷；本发明提出的闪存器件使用了低功耗的带带隧穿热空穴注入编译、沟道FN电子隧穿擦除方法，解决了原有的沟道热电子注入编程功耗高的问题，能够使传统的浮栅晶体管结构拥有更小的栅长,并克服传统的p沟道B4-Flash无法解决的擦除饱和问题，使其更为容易制造。

Description

一种N沟道非易失性闪存器件及其编译、擦除和读取方法

技术领域

本发明涉及半导体存储器技术领域，更具体地，涉及一种具有N型掺杂沟道的非易失性闪存器件及其编译、擦除和读取方法。

背景技术

对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透有很大的影响。因此，对于短沟道器件来讲，沟道热电子(CHE)注入方式并不适用。另外一个问题是与NAND和AND数据存储器件相比，NOR闪存受到了编译率的限制。根据文献“G.Servalli,etal.,IEDMTech.Dig.,35_1,2005”预测，传统闪存结构栅长缩小的物理极限是130nm。

ShuoJiShukuri等人发表的文章“A60nmNORFlashMemoryCellTechnologyUtilizingBackBiasAssistedBand-to-BandTunnelingInducedHotElectronInjection(B4-Flash)”提到了B4-FlashMemory器件尺寸缩小的原理：

请参阅图1a～图1c，图1a～图1c是一种现有的p沟道B4-FlashMemory(非易失性闪存)的原理示意图，其显示在背栅偏压协助下的BTBT-HE(带带隧穿热电子)产生模型。其中，图1a表明BTBT-HE产生需要经过两个步骤：(1)BTBT的产生靠栅极电压Vg和漏端电压Vd所产生的垂直电场Vg-Vd来控制；(2)已经产生的耗尽层(depletionlayer)中的BTBT电子由漏端电压Vd和衬底偏压Vb所产生的结电场(Vd-Vb)来加速。源端因为加了1.8V的电压Vs，结电场和垂直电场都被削弱，导致编译被抑制。在这样的背栅偏压对BTBT-HE加速的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。图1b为漏端的能带图，图1c为源端的能带图，可见BTBT被1.8V的源端电压所抑制。

现有的B4-Flash技术是p沟道闪存，它存在的问题是：当关键尺寸缩小到60nm以下时，工艺制造将变得困难，例如会遇到无法解决的擦除饱和等问题。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种N沟道非易失性闪存器件及其编译、擦除和读取方法，能够克服现有p沟道B4-Flash存在的擦除饱和问题，并可通过使用低功耗的编程及擦除方法，解决现有的沟道热电子注入编程功耗高的问题。

为实现上述目的，本发明的技术方案如下：

一种N沟道非易失性闪存器件，包括：

P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及

建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括栅氧化层、多晶硅浮栅、第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述多晶硅浮栅用于存储电荷；

其中，当所述N沟道非易失性闪存器件编译时，通过对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与栅氧化层之间势垒，注入到多晶硅浮栅导致阈值电压降低完成编译。

优选地，所述栅氧化层的厚度为4～10nm，所述多晶硅浮栅的厚度为50～150nm，所述第一二氧化硅层的厚度为2～4nm，所述氮化硅层的厚度为6～8nm，所述第二二氧化硅层的厚度为2～4nm，所述控制栅的厚度为150～200nm。

优选地，所述控制栅的栅长为不超过58nm。

优选地，在所述N沟道非易失性闪存器件编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。

一种N沟道非易失性闪存器件的编译、擦除和读取方法，所述N沟道非易失性闪存器件包括：P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括栅氧化层、多晶硅浮栅、第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述多晶硅浮栅用于存储电荷；

该编译方法包括：利用带带隧穿热空穴注入机制进行，对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与栅氧化层之间势垒，注入到多晶硅浮栅导致阈值电压降低完成编译；

该擦除方法包括：利用沟道FN隧穿擦除机制进行，对所述控制栅施加正的栅极电压，对所述源端施加负的源端电压，对所述漏端施加与源端电压相同的负的漏端电压，使电子在所述控制栅与源、漏端之间的电压所产生的电场作用之下，进行FN电子隧穿注入到所述多晶硅浮栅中完成擦除；

该读取方法包括：对所述漏端施加正的漏端电压，对所述源端接地，对所述控制栅施加大于漏端电压的正的栅极电压。

优选地，在所述N沟道非易失性闪存器件擦除时，对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。

优选地，在所述N沟道非易失性闪存器件读取时，对所述漏端施加1v的漏端电压，对所述源端施加0v接地，对所述控制栅施加3.5v的栅极电压。

优选地，所述控制栅的栅长为不超过58nm。

本发明的有益效果在于：

第一，利用背栅负偏压来加速BTBT空穴，能够为闪存器件关键尺寸的缩小作出贡献，可使传统的浮栅晶体管器件结构拥有更小的栅长。

第二，能够克服传统的p沟道B4-Flash的工艺难题如擦除饱和等问题。一般的n沟道Flash解决擦除饱和只要在控制栅进行p型杂质的注入，以减少控制栅的电子富余即可。但p沟道的B4-Flash控制栅本身就是p型掺杂，故此方法失效。如果使用本发明的n沟道B4-Flash，则可以利用此方法解决擦除饱和问题。也就是说，n沟道的B4-Flash比p沟道的B4-Flash更容易制造。

第三，在编程时通过对控制栅加负偏压，此时器件关断，编程电流小；在沟道FN擦除时也不会打开器件，功耗也小。

附图说明

图1a～图1c是现有的一种p沟道B4-FlashMemory的原理示意图；图中depletionlayer表示耗尽层，ono表示栅极结构中的氧化物-氮化物-氧化物层，BTBT-HE表示带带隧穿热电子；

图2是本发明一较佳实施例中的一种N沟道非易失性闪存器件的结构示意图；

图3是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行编译的原理示意图；

图4是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行编译时的电子能带图；

图5是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行擦除时的电子能带图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例中的一种N沟道非易失性闪存器件的结构示意图。如图2所示，本发明的一种N沟道非易失性闪存器件，包括：P型硅衬底1以及建立在所述衬底1上的栅极结构。所述衬底1中具有N型掺杂的源端2、漏端7和N型掺杂的沟道9。所述栅极结构建立在源端2、漏端7之间的所述衬底1上，所述栅极结构自下而上依次包括栅氧化层3、多晶硅浮栅4、ONO介质层5和多晶硅控制栅6。所述多晶硅浮栅4用作存储电荷时的介质。其中的栅氧化层3可采用例如二氧化硅沉积形成。所述ONO介质层5自下而上包括第一二氧化硅层、氮化硅层和第二二氧化硅层，形成一个“三明治”型的介质结构层。在衬底1中的所述控制栅6与源、漏端2、7之间的交叠区具有耗尽层8，图中以黑色虚线表示出其边界。

请继续参阅图2。作为一优选的实施方式，本发明N沟道非易失性闪存器件的所述栅氧化层3的厚度可为4～10nm，所述多晶硅浮栅4的厚度可为50～150nm，所述ONO介质层5中的所述第一二氧化硅层的厚度可为2～4nm、所述氮化硅层的厚度可为6～8nm、所述第二二氧化硅层的厚度可为2～4nm，所述控制栅6的厚度可为150～200nm。并且，所述控制栅6的栅长可为不超过58nm。作为一较佳实施例，本发明一N沟道非易失性闪存器件的结构尺寸可为：栅氧化层厚8nm，多晶硅浮栅厚90nm，第一二氧化硅层厚3nm，氮化硅层厚6.5nm，第二二氧化硅层厚3nm，控制栅厚175nm，栅长为58nm。

下面对本发明上述一种N沟道非易失性闪存器件的编译、擦除和读取方法进行详细说明。

请参阅图3，图3是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行编译的原理示意图，其通过在图2的N沟道非易失性闪存器件结构基础上进行说明。本发明采取的编译方法可利用带带隧穿热空穴注入(BandtoBandTunnelingHotHoleInjection，BTBTHHI)机制进行。如图3所示，在衬底中的所述控制栅与源、漏端之间交叠区具有耗尽层，图中以黑色虚线表示出其边界。在进行编译时，可对所述控制栅施加负的栅极电压Vg，对所述漏端施加正的漏端电压Vd，对所述源端接地(源端电压Vs＝0)，对所述衬底施加负的衬底偏压Vb。这时，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起产生于耗尽层的空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿(BandtoBandTunneling,BTBT)效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与栅氧化层之间势垒，注入到多晶硅浮栅导致阈值电压降低完成编译。

请参阅图4，图4是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行编译时的电子能带图。如图4所示，在对所述N沟道非易失性闪存器件进行编译时，可对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。在图示的本实施例中，采用栅极电压Vg＝-5v，漏端电压Vd＝5v，源端电压Vs＝0v接地，衬底偏压Vb＝-5v。此时，控制栅与漏端交叠区耗尽层产生的很大的电势差导致漏端电子的能带强烈弯曲，引起空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿。隧穿到导带的空穴在衬底负偏压引起的耗尽区的强电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服硅与栅氧化层之间势垒，注入到多晶硅浮栅导致阈值电压降低完成编译(如图示箭头所指)。图4中的电子能带图显示出，越向下，空穴的能量将越高。

本发明采取的擦除方法可利用沟道FN隧穿擦除(ChannelFowler-NordheimErase)机制进行。在擦除时，可对所述控制栅施加正的栅极电压，对所述源端施加负的源端电压，对所述漏端施加与源端电压相同的负的漏端电压，使电子在所述控制栅与源、漏端之间的电压所产生的电场作用之下，进行FN电子隧穿注入到所述多晶硅浮栅中完成擦除

请参阅图5，图5是本发明一较佳实施例对图2的N沟道非易失性闪存器件进行擦除时的电子能带图。作为一优选的实施方式，擦除时，可对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。如图5所示，在本实施例中，采用栅极电压Vg＝15v，源、漏端电压Vs＝Vd＝-3v。这样，电子(图中以黑色圆点表示)在控制栅与源、漏端之间18v的电压(15v+3v)造成的强电场之下，进行了FN电子隧穿注入到多晶硅浮栅层中(如图示箭头所指)。图示的电子能带图显示出，越向上，电子的能量越高。

C.C.Yeh等人2002年于IEDM发表的文章“PHINES:ANovelLowPowerProgram/Erase,SmallPitch,2-BitperCellFlashMemory”第一次提出了一种利用BTBTHHI(BandtoBandTunnelingHotHoleInjection，带带隧穿热空穴注入)编译，并且利用沟道FN擦除(ChannelFNErase)的闪存器件。据该文报道，BTBTHHI和ChannelFN擦除是一种低功耗的编译擦除方式。本发明通过借鉴其原理公开了上述一种N沟道非易失性闪存器件及其编译和擦除方法。

当应用本发明的方法，对本发明的上述N沟道非易失性闪存器件进行读取时，可对所述漏端施加正的漏端电压，对所述源端接地，对所述控制栅施加大于漏端电压的正的栅极电压。

在一较佳实施例中，当需要读取所述N沟道非易失性闪存器件的编译状态时，施加漏端电压Vd＝1v，施加源端电压Vs＝0v接地，施加栅极电压Vg＝3.5v；当电流Id＞1e-7/μm时，说明闪存器件处于编译状态“1”；反之，如果电流Id≤1e-7/μm时，说明闪存器件处于编译状态“0”。

综上，本发明的N沟道非易失性闪存器件利用背栅负偏压来加速BTBT空穴，能够为闪存器件关键尺寸的缩小作出贡献，可使传统的浮栅晶体管器件结构拥有更小的栅长。同时，本发明能够克服传统的p沟道B4-Flash的工艺难题如擦除饱和等问题。一般的n沟道Flash解决擦除饱和只要在控制栅进行p型杂质的注入，以减少控制栅的电子富余即可。但p沟道的B4-Flash控制栅本身就是p型掺杂，故此方法失效。如果使用本发明的n沟道B4-Flash，则可以利用此方法解决擦除饱和问题。也就是说，n沟道的B4-Flash比p沟道的B4-Flash更容易制造。此外，本发明在编程时，通过对控制栅加负偏压，来使此时的器件关断，故编程电流小；在沟道FN擦除时也不会打开器件，因此功耗也小。

本发明器件的制造工艺与标准CMOS工艺兼容，没有太大的改动，因此能够在一般的半导体制造公司生产并推广应用。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims

1.一种N沟道非易失性闪存器件，其特征在于，包括：

2.根据权利要求1所述的N沟道非易失性闪存器件，其特征在于，所述栅氧化层的厚度为4～10nm，所述多晶硅浮栅的厚度为50～150nm，所述第一二氧化硅层的厚度为2～4nm，所述氮化硅层的厚度为6～8nm，所述第二二氧化硅层的厚度为2～4nm，所述控制栅的厚度为150～200nm。

3.根据权利要求1或2所述的N沟道非易失性闪存器件，其特征在于，所述控制栅的栅长为不超过58nm。

4.根据权利要求1所述的N沟道非易失性闪存器件，其特征在于，在所述N沟道非易失性闪存器件编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。

5.一种N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，所述N沟道非易失性闪存器件包括：P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括栅氧化层、多晶硅浮栅、第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述多晶硅浮栅用于存储电荷；

6.根据权利要求5所述的N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，在所述N沟道非易失性闪存器件编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。

7.根据权利要求5所述的N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，在所述N沟道非易失性闪存器件擦除时，对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。

8.根据权利要求5所述的N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，在所述N沟道非易失性闪存器件读取时，对所述漏端施加1v的漏端电压，对所述源端施加0v接地，对所述控制栅施加3.5v的栅极电压。

9.根据权利要求5所述的N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，所述栅氧化层的厚度为4～10nm，所述多晶硅浮栅的厚度为50～150nm，所述第一二氧化硅层的厚度为2～4nm，所述氮化硅层的厚度为6～8nm，所述第二二氧化硅层的厚度为2～4nm，所述控制栅的厚度为150～200nm。

10.根据权利要求5或9所述的N沟道非易失性闪存器件的编译、擦除和读取方法，其特征在于，所述控制栅的栅长为不超过58nm。