CN115295049A - 一种共浮栅型Flash存内计算器件及阵列结构 - Google Patents

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Abstract

本发明公开一种共浮栅型Flash存内计算器件及阵列结构，属于微电子集成电路领域。所述共浮栅型Flash存内计算器件包含1个FGMOS型权重编程管T1和1个FGMOS型权重存储管T2；FGMOS型权重编程管T1和FGMOS型权重存储管T2通过共浮栅方式实现FGMOS型权重编程管T1对FGMOS型权重存储管T2多种电导状态的控制，进而可以实现Flash器件的存内运算功能，权重调节范围广；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率；同时，该BTBT编程方式与CHE及FN编程方式相比，可以减小编程操作对Flash存内计算器件隧道氧化层质量的不利影响，进一步提升该存内计算器件结构的可靠性和工作寿命。本发明通过共浮栅型Flash器件结构实现权重编程与权重存储的解耦合，提高Flash存内计算器件的权重存储数量。

Description

一种共浮栅型Flash存内计算器件及阵列结构
技术领域
本发明涉及微电子集成电路技术领域，特别涉及一种共浮栅型Flash存内计算器件及阵列结构。
背景技术
近年来，人工智能在解决图像识别、语音翻译、主题分类等问题上取得了巨大进步，以数据为中心的各类智能应用呈爆炸式增长，使其对处理器算力的需求日益增加。然而，在基于冯·诺依曼计算架构的处理器中，大量的数据必须在处理单元和内存单元之间来回传输，由此产生的计算延迟和访存功耗使存储墙问题愈发突出。存算一体（又称:存算融合、存内计算、存内处理等）架构是一种新型计算架构，在内存单元中可原位执行计算任务，从而实现存储功能与计算功能的融合。采用存算一体架构的处理器可以满足人工智能应用对高算力和低功耗、低延迟的需求，可应用于人脸识别、语音识别、智能家居、安防监控、无人驾驶等领域，是后摩尔时代集成电路领域的前沿技术方向之一。
目前，实现存算一体架构的技术路线主要集中于易失性（SRAM、DRAM）和非易失性（PCM、RRAM、MRAM、Flash）存储器件。前者存在计算单元面积大、功耗高、设计复杂等问题，后者中PCM、RRAM、MRAM等新型器件工艺成熟度低，难以满足规模化生产需求。而Flash器件工艺成熟度高，在存算一体芯片实现产业化方面具有优势。然而，现有的Flash器件结构设计主要面向信息存储，未能对存内计算功能进行优化，无法充分体现存算一体架构的高能效比优势。
发明内容
本发明的目的在于提供一种共浮栅型Flash存内计算器件及阵列结构，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种共浮栅型Flash存内计算器件，包括1个FGMOS型权重编程管T1和1个FGMOS型权重存储管T2；
所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2共享浮栅多晶层与控制栅多晶层。
在一种实施方式中，所述FGMOS型权重编程管T1和所述FGMOS型权重存储管T2位于同一衬底内部。
在一种实施方式中，对所述共浮栅型Flash存内计算器件进行编程操作时，采用漏端的BTBT方式对所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2共享的浮栅多晶层充入电荷；
对所述共浮栅型Flash存内计算器件进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过所述FGMOS型权重编程管T1的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制所述FGMOS型权重存储管T2的电导状态。
本发明还提供了一种共浮栅型Flash存内计算器件阵列结构，包括若干个呈阵列排布的共浮栅型Flash存内计算器件；
该阵列结构包括2m行共浮栅型Flash存内计算器件，n列共浮栅型Flash存内计算器件；其中m，n为不小于1的整数，且m等于或不等于n。
在一种实施方式中，对所述共浮栅型Flash存内计算器件阵列结构中第i行第j列的共浮栅型Flash存内计算器件进行配置，使该共浮栅型Flash存内计算器件中FGMOS型权重存储管T2电导状态达到目标状态时，在FGMOS型权重编程管T1的漏端D1施加一指定电位，采用FGMOS型权重编程管T1漏端的BTBT方式对FGMOS型权重编程管T1和FGMOS型权重存储管T2的共享浮栅多晶层充入电子，使FGMOS型权重存储管T2达到目标电导状态。
在一种实施方式中，所述共浮栅型Flash存内计算器件阵列结构进行存内运算OUTj=ΣVi*Wji时，其中j=1,2,......m，i=1,2,......n，按照如下步骤运算如下：
（1）当Wji≥0时，将Wji转化为阵列中第2j-1行，第i列对应存内计算器件存储的权重值，即电导状态；当Wji<0时，将Wji转化为阵列中第2j行，第i列对应存内计算器件存储的权重值，即电导状态；
（2）将Vi转化为第i列存内计算器件中FGMOS型权重存储管T2漏端所连接位线oBL<i>的电位；
（3）同时对所有oBL<i>施加对应电位Vi；
（4）通过求差电路将第2j-1行存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<j>P的电流值，与第2j行存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<j>N的电流值相减，得到OUTj。
在本发明提供的共浮栅型Flash存内计算器件及阵列结构中，所述共浮栅型Flash存内计算器件包含1个FGMOS型权重编程管T1和1个FGMOS型权重存储管T2；FGMOS型权重编程管T1和FGMOS型权重存储管T2通过共浮栅方式实现FGMOS型权重编程管T1对FGMOS型权重存储管T2多种电导状态的控制，进而可以实现Flash器件的存内运算功能，权重调节范围广；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率；同时，该BTBT编程方式与CHE及FN编程方式相比，可以减小编程操作对Flash存内计算器件隧道氧化层质量的不利影响，进一步提升该存内计算器件结构的可靠性和工作寿命。本发明通过共浮栅型Flash器件结构实现权重编程与权重存储的解耦合，提高Flash存内计算器件的权重存储数量。本发明得到的Flash存内计算器件结构简单，与CMOS工艺兼容，面积小，适用于存算一体架构电路。
附图说明
图1为本发明提供的共浮栅型Flash存内计算器件等效结构原理图；
图2为本发明提供的共浮栅型Flash存内计算器件的工作原理图；
图3为共享浮栅多晶层上充电和放电时FGMOS型权重存储管T2的转移特性曲线图；
图4为本发明提供的4行2列共浮栅型Flash存内计算阵列等效结构原理图。
附图标记说明：FG-浮栅、D1-FGMOS型权重编程管T1的漏极、S1-FGMOS型权重编程管T1的源极、D2-FGMOS型权重存储管T2的漏极、S2-FGMOS型权重存储管T2的源极、B-衬底（N阱）。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种共浮栅型Flash存内计算器件及阵列结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种共浮栅型Flash存内计算器件，其结构如图1所示，包含1个FGMOS型权重编程管T1和1个FGMOS型权重存储管T2；所述FGMOS型权重编程管T1与FGMOS型权重存储管T2共享浮栅多晶层与控制栅多晶层。
如图2所示，所述共浮栅型Flash存内计算阵列进行编程操作时，采用漏端的BTBT（band-to-band tunneling，带带隧穿）方式对所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2共享的浮栅多晶层充入电荷；所述共浮栅型Flash存内计算阵列进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过FGMOS型权重编程管T1的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制FGMOS型权重存储管T2的电导状态；即当所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2的共享浮栅多晶层上充入电荷数量发生改变时，所述FGMOS型权重存储管T2的电导状态发生改变；当所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2的共享浮栅多晶层的电子被完全移除时，所述FGMOS型权重存储管T2的转移特性曲线如图3所示，在控制栅CG电位为0V时，所述FGMOS型权重存储管T2处于关断状态，FGMOS型权重存储管T2存储权重值为0；当所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2的共享浮栅多晶层上被充入电子时，所述FGMOS型权重存储管T2的转移特性曲线如图3所示，在控制栅CG电位为0V时，所述FGMOS型权重存储管T2处于导通状态，且FGMOS型权重存储管T2存储权重值较小；当所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2的共享浮栅多晶层上被充入更多电子时，所述FGMOS型权重存储管T2的转移特性曲线如图3所示，在控制栅CG电位为0V时，所述FGMOS型权重存储管T2处于导通状态，且FGMOS型权重存储管T2存储权重值较大。
实施例二
本发明还提供了一种共浮栅型Flash存内计算器件阵列，其结构如图4所示，包括若干个呈阵列排布的共浮栅型Flash存内计算器件，该阵列结构中包括2m行共浮栅型Flash存内计算器件，n列共浮栅型Flash存内计算器件，m和n均为不小于1的整数。
在本实施例二中，m=n=2，如图4所示，pBL<1>为连接第一列共浮栅型Flash存内计算器件中FGMOS型编程管T1漏端的位线；pBL<2>为连接第二列共浮栅型Flash存内计算器件中FGMOS型编程管T1漏端的位线；oBL<1>为连接第一列共浮栅型Flash存内计算器件中FGMOS型权重存储管T2漏端的位线；oBL<2>为连接第二列共浮栅型Flash存内计算器件中FGMOS型权重存储管T2漏端的位线；WL<1>P为连接第一行共浮栅型Flash存内计算器件中FGMOS型权重编程管T1控制栅的字线；WL<1>N-连接第二行共浮栅型Flash存内计算器件中FGMOS型权重编程管T1控制栅的字线；WL<2>P为连接第三行存内计算器件中FGMOS型权重编程管T1控制栅的字线；WL<2>N为连接第四行存内计算器件中FGMOS型权重编程管T1控制栅的字线；oSL<1>P为连接第一行共浮栅型Flash存内计算器件中FGMOS型权重存储管T2源端的源线；oSL<1>N为连接第二行共浮栅型Flash存内计算器件中FGMOS型权重存储管T2源端的源线；oSL<2>P为连接第三行共浮栅型Flash存内计算器件中FGMOS型权重存储管T2源端的源线；oSL<2>N为连接第四行共浮栅型Flash存内计算器件中FGMOS型权重存储管T2源端的源线。以该阵列中第1行第1列的共浮栅型Flash存内计算器件U11为例，当对该器件进行配置，使其电导状态达到目标状态时，在pBL<1>上施加一指定电位，采用共浮栅型Flash存内计算器件U11中的FGMOS型编程管T1漏端的BTBT方式，对共浮栅型Flash存内计算器件U11中的FGMOS型权重编程管T1和FGMOS型权重存储管T2的共享浮栅多晶层充入电荷，使共浮栅型Flash存内计算器件U11中的FGMOS型权重存储管T2电导状态达到目标状态。
所述共浮栅型Flash存内计算器件阵列结构进行存内运算OUT1=ΣVi*W1i时（i=1,2），运算规则如下：
（1）当W1i≥0时，将W1i转化为阵列中第1行，第i列对应共浮栅型Flash存内计算器件存储的权重值，即电导状态；当W1i<0时，将W1i转化为阵列中第2行，第i列对应共浮栅型Flash存内计算器件存储的权重值，即电导状态；
（2）将Vi转化为第i列共浮栅型Flash存内计算器件中FGMOS型权重存储管T2漏端所连接位线oBL<i>的电位；
（3）同时对所有oBL<i>施加对应电位Vi；
（4）通过求差电路将第1行共浮栅型Flash存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<1>P的电流值，与第2行存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<1>N的电流值相减，得到OUT1。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种共浮栅型Flash存内计算器件，其特征在于，包括1个FGMOS型权重编程管T1和1个FGMOS型权重存储管T2；
所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2共享浮栅多晶层与控制栅多晶层。
2.如权利要求1所述的共浮栅型Flash存内计算器件，其特征在于，所述FGMOS型权重编程管T1和所述FGMOS型权重存储管T2位于同一衬底内部。
3.如权利要求1所述的共浮栅型Flash存内计算器件，其特征在于，对所述共浮栅型Flash存内计算器件进行编程操作时，采用漏端的BTBT方式对所述FGMOS型权重编程管T1与所述FGMOS型权重存储管T2共享的浮栅多晶层充入电荷；
对所述共浮栅型Flash存内计算器件进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过所述FGMOS型权重编程管T1的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制所述FGMOS型权重存储管T2的电导状态。
4.一种基于权利要求1-3任一项所述共浮栅型Flash存内计算器件的阵列结构，其特征在于，包括若干个呈阵列排布的共浮栅型Flash存内计算器件；
该阵列结构包括2m行共浮栅型Flash存内计算器件，n列共浮栅型Flash存内计算器件；其中m，n为不小于1的整数，且m等于或不等于n。
5.如权利要求4所述的共浮栅型Flash存内计算器件阵列结构，其特征在于，对所述共浮栅型Flash存内计算器件阵列结构中第i行第j列的共浮栅型Flash存内计算器件进行配置，使该共浮栅型Flash存内计算器件中FGMOS型权重存储管T2电导状态达到目标状态时，在FGMOS型权重编程管T1的漏端D1施加一指定电位，采用FGMOS型权重编程管T1漏端的BTBT方式对FGMOS型权重编程管T1和FGMOS型权重存储管T2的共享浮栅多晶层充入电子，使FGMOS型权重存储管T2达到目标电导状态。
6.如权利要求5所述的共浮栅型Flash存内计算器件阵列结构，其特征在于，所述共浮栅型Flash存内计算器件阵列结构进行存内运算OUTj=ΣVi*Wji时，其中j=1,2,......m，i=1,2,......n，按照如下步骤运算如下：
（1）当Wji≥0时，将Wji转化为阵列中第2j-1行，第i列对应存内计算器件存储的权重值，即电导状态；当Wji<0时，将Wji转化为阵列中第2j行，第i列对应存内计算器件存储的权重值，即电导状态；
（2）将Vi转化为第i列存内计算器件中FGMOS型权重存储管T2漏端所连接位线oBL<i>的电位；
（3）同时对所有oBL<i>施加对应电位Vi；
（4）通过求差电路将第2j-1行存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<j>P的电流值，与第2j行存内计算器件中FGMOS型权重存储管T2源端所连接源线oSL<j>N的电流值相减，得到OUTj。
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