TW201727654A - 半導體記憶體裝置以及其操作方法 - Google Patents

半導體記憶體裝置以及其操作方法 Download PDF

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Abstract

在實施方式中，一種操作半導體記憶體裝置的方法可以包括以下步驟：對選擇的記憶體區塊執行讀取操作；以及在所述讀取操作期間，使局部選擇線能夠浮置，使得耦合至未選擇的記憶體區塊的局部字線的電位位準增加。

Description

半導體記憶體裝置以及其操作方法
本公開的各種實施方式總體上涉及半導體記憶體裝置及其操作方法，並且更具體地，涉及一種具有多個記憶體區塊的半導體記憶體裝置及其操作方法。
相關申請案之交互參考
本申請根據要求於2016年1月19日在韓國智慧財產權局提交的韓國專利申請號10-2016-0006584的優先權，該韓國專利申請的全部公開通過引用被併入到本文中。
可以將半導體記憶體裝置分類為揮發性記憶體裝置和非揮發性記憶體裝置。
儘管非揮發性記憶體裝置具有慢的程式化/讀取操作速度，然而它能夠即使在缺少電源的情況下也保持其資料。因此，非揮發性記憶體裝置可以被用於二級存儲(secondary storage)的任務，這在裝置被斷電時不丟失資料。非揮發性記憶體裝置的示例可以包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可擦除可程式化ROM(EPROM)、電可擦除可程式化ROM(EEPROM)、快閃記憶體、相變隨機 存取記憶體(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、鐵電RAM(FRAM)等。快閃記憶體被分類為反或(NOR)型記憶體和反及(NAND)型記憶體。
像隨機存取記憶體(RAM)一樣，快閃記憶體能夠被寫入和擦除多次，並且像ROM一樣，快閃記憶體能夠即使在電力中斷時也保持其資料。最近，快閃記憶體被廣泛用作諸如數位相機、智慧型手機、個人數位助手(PDA)和MP3這樣的可攜式電子裝置的儲存媒體。
在本公開的實施方式中，一種操作半導體記憶體裝置的方法可以包括以下步驟：執行選擇的記憶體區塊的讀取操作；以及在所述讀取操作期間，使局部選擇線能夠浮置，使得耦合至未選擇的記憶體區塊的局部字線的電位位準增加。
在本公開的實施方式中，一種操作半導體記憶體裝置的方法可以包括以下步驟：執行選擇的記憶體區塊的讀取操作；以及在所述讀取操作期間，將耦合至未選擇的記憶體區塊的局部選擇線拉至接地。
在本公開的實施方式中，一種半導體記憶體裝置可以包括多個記憶體區塊、耦合至相應的記憶體區塊的局部選擇線和局部字線、電壓產生電路、選擇線通過電路、字線通過電路、區塊解碼器以及控制邏輯。所述電壓產生電路可以向全域選擇線和全域字線輸出各種位準的操作電壓。所述選擇線通過電路可以選擇性地使所述全域選擇線和所述局部選擇線耦合或者去耦合(decouple)。所述字線通過電路可以使所述全域字線和所述局部字線共同地耦合或者去耦合。所述區塊解碼器可以控制共用的所述 字線通過電路。所述控制邏輯可以響應於命令而控制所述電壓產生電路、所述選擇線通過電路和所述區塊解碼器。
根據本公開的實施方式，在半導體記憶體裝置的讀取操作期間，未選擇的記憶體區塊的字線和選擇線的電位位準被控制以防止在所述未選擇的記憶體區塊的通道中捕獲熱載子(例如，電洞)。結果，能夠改進未選擇的記憶體區塊的讀取操作的可靠性。
100‧‧‧半導體記憶體裝置
110‧‧‧電壓產生電路
120‧‧‧開關電路
121‧‧‧第一開關電路
122‧‧‧第二開關電路
130‧‧‧通過電路組
131‧‧‧第一通過電路
132‧‧‧第二通過電路
140‧‧‧記憶體單元
141‧‧‧第一記憶體區塊
142‧‧‧第二記憶體區塊
150‧‧‧控制邏輯
160‧‧‧區塊解碼器
200‧‧‧半導體記憶體裝置
210‧‧‧電壓產生電路
220‧‧‧開關電路
221‧‧‧第一開關電路
222‧‧‧第二開關電路
230‧‧‧通過電路組
231‧‧‧第一通過電路
232‧‧‧第二通過電路
240‧‧‧記憶體單元
241‧‧‧第一記憶體區塊
242‧‧‧第二記憶體區塊
250‧‧‧控制邏輯
260‧‧‧區塊解碼器
270‧‧‧選擇線控制電路
271‧‧‧第一源極選擇線控制器
272‧‧‧第一汲極選擇線控制器
273‧‧‧第二源極選擇線控制器
274‧‧‧第二汲極選擇線控制器
300‧‧‧半導體記憶體裝置
310‧‧‧電壓產生電路
320‧‧‧通過電路組
321‧‧‧第一通過電路
322‧‧‧第二通過電路
330‧‧‧選擇線開關電路
331‧‧‧第一汲極選擇線開關電路
332‧‧‧第一源極選擇線開關電路
333‧‧‧第二汲極選擇線開關電路
334‧‧‧第二源極選擇線開關電路
340‧‧‧記憶體單元
341‧‧‧第一記憶體區塊
342‧‧‧第二記憶體區塊
350‧‧‧控制邏輯
360‧‧‧區塊解碼器
400‧‧‧半導體記憶體裝置
410‧‧‧電壓產生電路
420‧‧‧通過電路
421‧‧‧第一汲極選擇線通過電路
422‧‧‧第一字線通過電路
423‧‧‧第一源極選擇線通過電路
424‧‧‧第二汲極選擇線通過電路
425‧‧‧第二字線通過電路
426‧‧‧第二源極選擇線通過電路
430‧‧‧記憶體單元
431‧‧‧第一記憶體區塊
432‧‧‧第二記憶體區塊
440‧‧‧控制邏輯
450‧‧‧區塊解碼器
1000‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧RAM
1120‧‧‧處理電路
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤校正區塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理電路
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
圖2是例示了根據圖1中例示的半導體記憶體裝置的實施方式的操作的流程圖。
圖3是例示了根據圖1中例示的半導體記憶體裝置的實施方式的操作的流程圖。
圖4是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
圖5是例示了圖4中例示的半導體記憶體裝置的操作的流程圖。
圖6是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
圖7是詳細地例示了圖6中例示的半導體記憶體裝置的第二組的圖。
圖8是例示了圖6中例示的半導體記憶體裝置的操作的流程 圖。
圖9是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
圖10是詳細地例示了圖9中例示的半導體記憶體裝置的第四組的圖。
圖11是例示了圖9中例示的半導體記憶體裝置的操作的流程圖。
圖12是例示了根據本公開的實施方式的包括半導體記憶體裝置的記憶體系統的圖。
圖13是例示了圖12的記憶體系統的應用示例的圖。
圖14是例示了包括參照圖13所例示的記憶體系統的計算系統的圖。
現在將參照附圖在下文中更充分地描述示例性實施方式；然而，所述示例性實施方式可以按照不同的形式來具體實現，並且不應該被解釋為限於本文所闡述的實施方式。相反，這些實施方式被提供以使得本公開將是徹底且完整的，並且將示例性實施方式的範圍完全傳達給本領域技術人員。
在附圖中，為了例示的清楚，可以放大尺寸。將理解的是，當一個元件被稱為“在”兩個元件“之間”時，所述一個元件可以是這兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。相同的附圖標記自始至終指代相同的元件。
在下文中，將參照附圖更詳細地描述實施方式。在本文中參照作為實施方式(和中間結構)的示意示例的截面示例對實施方式進行描述。因此，期望來自例如作為製造技術和/或容限的結果的示例的形狀的變化。因此，實施方式不應該被解釋為限於本文所例示的區域的特定形狀，而是可以包括例如由製造產生的形狀偏差。在附圖中，為了清楚起見，可以對層和區域的長度和大小進行放大。附圖中相同的附圖標記表示相同的元件。
將參照稍後與附圖一起詳細地描述的示例性實施方式來使本公開的優點和特徵及其實現方法清楚。因此，本公開不限於以下實施方式，而是可以按照其它類型來具體實現。相反，這些實施方式被提供以使得本公開將是徹底且完整的，並且將本公開的技術精神完全傳達給本領域技術人員。
將理解的是，當一個元件被稱為“耦合”或者“連接”至另一元件時，所述一個元件能夠直接耦合或者連接至所述另一元件，或者可以在它們之間存在中間元件。在本說明書中，當元件被稱為“包括”或“包含”元件時，除非上下文另外清楚地指示，否則該元件不排除另一元件，而是還可以包括其它元件。
圖1是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
參照圖1，半導體記憶體裝置100可以包括電壓產生電路110、開關電路120、通過電路組130、記憶體單元140、控制邏輯150和區塊解碼器160。
電壓產生電路110可以在讀取操作期間響應於從控制邏輯150輸出的操作信號而產生具有各種位準的操作電壓，並且可以將這些操作電壓輸出到全域字線和全域選擇線。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路110可以向第一全域字線GWLs_A、第一全域選擇線GDSL_A和GSSL_A、第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送具有各種位準的操作電壓。例如，在記憶體單元140的第一記憶體區塊141與第二記憶體區塊142之間選擇了第一記憶體區塊141的情況下，電壓產生電路210可以向指派給第一記憶體區塊141的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A發送操作電壓，並且可以向指派給未選擇的第二記憶體區塊142的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送零伏特的電壓或低於操作電壓的補償電壓。補償電壓可以被設置在例如從零伏特至四伏特的範圍內。能夠通過將選擇的線耦合至接地端子來獲得零伏特的電壓。開關電路120可以包括第一開關電路121和第二開關電路122。
第一開關電路121可以將第一全域字線GWLs_A耦合至第一子全域字線GWLs_A1，並且可以將第一全域選擇線GDSL_A和GSSL_A耦合至第一子全域選擇線GDSL_A1和GSSL_A1。例如，第一開關電路121可以包括回應於選擇控制電壓CS_A而導通或者截止的高電壓電晶體。回應於從控制邏輯150輸出的選擇控制電壓CS_A，第一開關電路121可以向第一子全域字線GWLs_A1發送通過第一全域字線GWLs_A施加的操作電壓或補償電壓，或者可以使得第一子全域字線GWLs_A1能夠浮置。回應於從控 制邏輯150輸出的選擇控制電壓CS_A，第一開關電路121可以向第一子全域選擇線GDSL_A1和GSSL_A1發送通過第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓或補償電壓，或者可以使得第一子全域選擇線GDSL_A1和GSSL_A1能夠浮置。選擇控制電壓CS_A可以是零伏特的電壓或者是高於通過第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓的高電壓。
第二開關電路122可以將第二全域字線GWLs_B耦合至第二子全域字線GWLs_B1，並且可以將第二全域選擇線GDSL_B和GSSL_B耦合至第二子全域選擇線GDSL_B1和GSSL_B1。例如，第二開關電路122可以包括回應於取消選擇控制電壓CS_B而導通或者截止的高電壓電晶體。回應於從控制邏輯150輸出的取消選擇控制電壓CS_B，第二開關電路122可以向第二子全域字線GWLs_B1發送通過第二全域字線GWLs_B輸入的多個操作電壓或補償電壓，或者可以使得第二子全域字線GWLs_B1能夠浮置。回應於從控制邏輯150輸出的取消選擇控制電壓CS_B，第二開關電路122可以向第二子全域選擇線GDSL_B1和GSSL_B1發送通過第二全域選擇線GDSL_B和GSSL_B輸入的多個操作電壓，或者可以使得第二子全域選擇線GDSL_B1和GSSL_B1能夠浮置。取消選擇控制電壓CS_B可以是從零伏特至四伏特的範圍內的電壓或者是高於通過第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B輸入的多個操作電壓的高電壓。
在讀取操作期間，當在第一記憶體區塊141與第二記憶體區塊142之間選擇了第一記憶體區塊141時，回應於從控制邏輯150輸出的選擇控制電壓CS_A，第一開關電路121可以向第一子全域字線GWLs_A1發 送通過第一全域字線GWLs_A輸入的多個操作電壓。另外，第一開關電路121可以向第一子全域選擇線GDSL_A1和GSSL_A1發送通過第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓。響應於取消選擇控制電壓CS_B，指派給未選擇的第二記憶體區塊142的第二開關電路122可以使得第二子全域字線GWLs_B1以及第二子全域選擇線GDSL_B1和GSSL_B1能夠浮置。也就是說，在讀取操作期間，開關電路120可以使得指派給未選擇的記憶體區塊的子全域字線和子全域選擇線能夠浮置。
通過電路組130可以包括第一通過電路131和第二通過電路132。
回應於從區塊解碼器160輸出的區塊通過信號BLKWL，第一通過電路131可以將第一子全域字線GWLs_A1電耦合至第一記憶體區塊141的第一字線WLs_A，並且可以將第一子全域選擇線GDSL_A1和GSSL_A1電耦合至第一記憶體區塊141的第一選擇線DSL_A和SSL_A。這裡，選擇線DSL_A和SSL_A可以是局部選擇線。
回應於從區塊解碼器160輸出的區塊通過信號BLKWL，第二通過電路132可以將第二子全域字線GWLs_B1電耦合至第二記憶體區塊142的第二字線WLs_B，並且可以將第二子全域選擇線GDSL_B1和GSSL_B1電耦合至第二記憶體區塊142的第二選擇線DSL_B和SSL_B。
第一通過電路131和第二通過電路132可以共用承載從區塊解碼器160提供的區塊通過信號BLKWL的信號線。因此，回應於相同的區塊通過信號BLKWL，第一子全域字線GWLs_A1與第一記憶體區塊141的第一字線WLs_A可以彼此電耦合，並且第一子全域選擇線GDSL_A1和 GSSL_A1與第一記憶體區塊141的第一選擇線DSL_A和SSL_A可以彼此電耦合，並且第二子全域字線GWLs_B1與第二記憶體區塊142的第二字線WLs_B可以彼此電耦合，並且第二子全域選擇線GDSL_B1和GSSL_B1與第二記憶體區塊142的第二選擇線DSL_B和SSL_B可以彼此電耦合。第一通過電路131和第二通過電路132可以包括回應於區塊通過信號BLKWL而導通或者截止的多個高電壓電晶體。儘管第一通過電路131和第二通過電路132耦合至提供區塊通過信號BLKWL的同一信號線，然而可以通過使第一開關電路和第二開關電路中的僅一個接通來將區塊通過信號BLKWL施加到第一記憶體區塊141和第二記憶體區塊142中的僅一個。
記憶體單元140可以包括第一記憶體區塊141和第二記憶體區塊142。第一記憶體區塊141和第二記憶體區塊142中的每一個可以包括多個記憶體單元。例如，所述多個記憶體單元可以是非揮發性記憶體單元。在所述多個記憶體單元當中，耦合至同一字線的記憶體單元可以被定義為一頁。第一記憶體區塊141和第二記憶體區塊142中的每一個可以包括多個單元串。第一記憶體區塊141和第二記憶體區塊142可以共用共同源極線和位元線。
控制邏輯150可以響應於從外部裝置提供的命令CMD而控制電壓產生電路110和開關電路120。例如，如果輸入了與讀取操作有關的命令，則控制邏輯150可以按照使得產生各種操作電壓的方式向電壓產生電路110輸出操作信號，並且可以輸出選擇控制電壓CS_A和取消選擇控制電壓CS_B以用於控制指派給記憶體單元140的選擇的記憶體區塊和未選擇的記憶體區塊的第一開關電路121和第二開關電路122。
當與列位址ADDR對應的記憶體區塊是第一記憶體區塊141或第二記憶體區塊142時，區塊解碼器160可以產生具有高電壓位準的區塊通過信號BLKWL。可以從控制邏輯150輸出列位址ADDR。
圖2是例示了根據圖1中例示的半導體記憶體裝置的實施方式的操作的流程圖。
將參照圖1和圖2描述根據本公開的實施方式的半導體記憶體裝置的操作。
這裡，假定第一記憶體區塊141是選擇的記憶體區塊，其是在第一記憶體區塊141與第二記憶體區塊142之間選擇的記憶體區塊。
1)輸入讀取命令(S110)
當從外部裝置輸入了與讀取操作有關的讀取命令CMD時，控制邏輯150可以產生用於控制電壓產生電路110和開關電路120的控制信號和控制電壓。
2)產生操作電壓(S120)
電壓產生電路110可以響應於從控制邏輯150提供的控制信號而產生用於讀取操作的具有各種位準的操作電壓。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路110可以將操作電壓提供給第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A。此外，電壓產生電路110可以向第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B提供零伏特的電壓。
3)對指派給未選擇的記憶體區塊的開關電路施加取消選擇控制電壓(S130)
可以對指派給未選擇的第二記憶體區塊142的第二開關電路122施加取消選擇控制電壓CS_B。可以對指派給所選擇的第一記憶體區塊141的第一開關電路121施加從控制邏輯150輸出的高電壓的選擇控制電壓CS_A。可以將取消選擇控制電壓CS_B設置為零伏特。
4)使指派給未選擇的記憶體區塊的全域字線浮置(S140)
回應於從控制邏輯150輸出的取消選擇控制電壓CS_B，指派給未選擇的第二記憶體區塊142的第二開關電路122可以使指派給未選擇的第二記憶體區塊142的第二子全域字線GWLs_B1以及第二子全域選擇線GDSL_B1和GSSL_B1浮置。例如，第一開關電路121可以回應於從控制邏輯150輸出的高電壓的選擇控制電壓CS_A而向第一子全域字線GWLs_A1以及第一子全域選擇線GDSL_A1和GSSL_A1發送通過第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓。第二開關電路122可以響應於零伏特的取消選擇控制電壓CS_B而斷開，並且可以使得第二子全域字線GWLs_B1以及第二子全域選擇線GDSL_B1和GSSL_B1能夠浮置。
5)對所選擇的記憶體區塊施加操作電壓(S150)
在讀取操作期間，可以對由第一記憶體區塊141和第二記憶體區塊142共用的共同源極線施加零伏特的電壓，並且可以對由第一記憶體區塊141和第二記憶體區塊142共用的位元線進行預充電。
在第一記憶體區塊141是選擇的記憶體區塊並且第二記憶體區塊142是未選擇的記憶體區塊的情況下，區塊解碼器160可以回應於列位址ADDR而產生具有高電壓位準的區塊通過信號BLKWL。
回應於區塊通過信號BLKWL，第一通過電路131可以將第一子全域字線GWLs_A1和第一字線WLs_A彼此電耦合，並且可以將第一子全域選擇線GDSL_A1和GSSL_A1與第一選擇線DSL_A和SSL_A彼此電耦合。
回應於區塊通過信號BLKWL，第二通過電路132可以將第二子全域字線GWLs_B1和第二字線WLs_B彼此電耦合，並且可以將第二子全域選擇線GDSL_B1和GSSL_B1與第二選擇線DSL_B和SSL_B彼此電耦合。
可以對所選擇的第一記憶體區塊141的第一字線WLs_A施加讀取電壓和通過電壓，並且可以對第一選擇線DSL_A和SSL_A施加選擇電晶體控制電壓。未選擇的第二記憶體區塊142的第二字線WLs_B以及第二選擇線DSL_B和SSL_B中的全部可以浮置。
浮置的第二字線WLs_B以及浮置的第二選擇線DSL_B和SSL_B的電位位準可以通過與相鄰的佈線線路和端子的電容耦合而增加。在第二字線WLs_B以及第二選擇線DSL_B和SSL_B的電位位準通過電容耦合現象而超過零伏特的情況下，可以抑制可能在汲極選擇電晶體和源極選擇電晶體的通道中由於洩漏電流(例如，GIDL)的產生而形成的熱載子(例如，熱電洞)的產生。因此，在未選擇的記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低。
下表1示出了指派給共用一個區塊通過信號的通過電路的多個記憶體區塊當中的選擇的記憶體區塊和未選擇的記憶體區塊的字線和選擇線的電位位準的實施方式。
如表1中所示，可以對選擇的記憶體區塊的字線施加讀取電壓和通過電壓，所述選擇的記憶體區塊是從多個記憶體區塊當中選擇的記憶體區塊。這裡，所選擇的記憶體區塊可以耦合至共用特定區塊通過信號的通過電路。因此，區塊通過信號可以不僅被施加到所選擇的記憶體區塊，而且被施加到未選擇的記憶體區塊。可以對所選擇的記憶體區塊的選擇線施加正電壓的選擇電晶體控制電壓Vssl和Vdsl。如上所述，未選擇的記憶體區塊的所有字線和選擇線可以浮置。因此，在所選擇的記憶體區塊的讀取操作期間，在未選擇的記憶體區塊中，在汲極選擇電晶體和源極選擇電晶體的下通道中形成熱載子(例如，熱電洞)的概率可以降低。
圖3是例示了根據圖1中例示的半導體記憶體裝置的實施方式的操作的流程圖。
將參照圖1和圖3描述根據實施方式的半導體記憶體裝置的操作。
這裡，假定在第一記憶體區塊141與第二記憶體區塊142之間選擇了第一記憶體區塊141。
1)輸入讀取命令(S210)
當從外部裝置輸入了與讀取操作有關的讀取命令CMD時， 控制邏輯150可以產生用於控制電壓產生電路110和開關電路120的控制信號和控制電壓。
2)產生操作電壓(S220)
電壓產生電路110可以響應於從控制邏輯150提供的控制信號而產生用於讀取操作的具有各種位準的操作電壓。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路110可以向第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A提供諸如讀取電壓、通過電壓和選擇電晶體控制電壓這樣的電壓。此外，電壓產生電路110可以向第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B提供補償電壓。
3)對與未選擇的記憶體區塊對應的全域字線和全域選擇線施加補償電壓(S230)
電壓產生電路110可以對與未選擇的記憶體區塊142對應的第二全域字線GWLs_B以及全域選擇線GDSL_B和GSSL_B施加補償電壓。例如，電壓產生電路110對與所選擇的記憶體區塊141對應的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A施加操作電壓。電壓產生電路110可以對與未選擇的記憶體區塊142對應的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B施加補償電壓。施加到第二全域字線GWLs_B的補償電壓可以是正電壓，並且可以被設置在零伏特至四伏特之間的範圍內。施加到第二全域選擇線GDSL_B和GSSL_B的補償電壓可以是零伏特的電壓。
4)對與未選擇的記憶體區塊對應的開關電路施加取消選擇 控制電壓(S240)
可以對與未選擇的第二記憶體區塊142對應的第二開關電路122施加取消選擇控制電壓CS_B。可以對與所選擇的第一記憶體區塊141對應的第一開關電路121施加從控制邏輯150輸出的高電壓選擇控制電壓CS_A。可以將取消選擇控制電壓CS_B設置為具有比補償電壓高的位準。例如，可以將取消選擇控制電壓CS_B設置為四伏特。
5)對所選擇的記憶體區塊施加操作電壓(S250)
在讀取操作期間，可以對由第一記憶體區塊141和第二記憶體區塊142共用的共同源極線施加零伏特的電壓，並且可以對由第一記憶體區塊141和第二記憶體區塊142共用的位元線進行預充電。
在第一記憶體區塊141是選擇的記憶體區塊並且第二記憶體區塊142是未選擇的記憶體區塊的情況下，區塊解碼器160可以回應於列位址ADDR而產生具有高電壓位準的區塊通過信號BLKWL。
回應於區塊通過信號BLKWL，第一通過電路131可以將第一子全域字線GWLs_A1電耦合至第一記憶體區塊141的第一字線WLs_A，並且可以將第一子全域選擇線GDSL_A1和GSSL_A1電耦合至第一記憶體區塊141的選擇線DSL_A和SSL_A。
回應於區塊通過信號BLKWL，第二通過電路132可以將第二子全域字線GWLs_B1電耦合至第二記憶體區塊142的第二字線WLs_B，並且可以將第二子全域選擇線GDSL_B1和GSSL_B1電耦合至第二記憶體區塊142的第二選擇線DSL_B和SSL_B。
可以對所選擇的第一記憶體區塊141的第一字線WLs_A施 加讀取電壓和通過電壓，並且可以對第一選擇線DSL_A和SSL_A施加選擇電晶體控制電壓。可以對未選擇的第二記憶體區塊142的第二字線WLs_B施加從零伏特至四伏特的範圍內的補償電壓，並且可以對第二選擇線DSL_B和SSL_B施加零伏特的補償電壓。
可以對第二選擇線DSL_B和SSL_B施加零伏特的補償電壓，使得在汲極選擇電晶體和源極選擇電晶體的下通道中由於洩漏電流(例如，GIDL)的產生而形成熱載子(例如，熱電洞)的概率可以降低。此外，因為從零伏特至四伏特的範圍內的補償電壓被施加到第二字線WLs_B，所以在記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低。
下表2示出了與共用一個區塊通過信號的通過電路對應的多個記憶體區塊當中的選擇的記憶體區塊和未選擇的記憶體區塊的字線和選擇線的電位位準。
如表2中所示，可以對從與共用一個區塊通過信號的通過電路對應的多個記憶體區塊當中選擇的記憶體區塊的字線施加讀取電壓和通過電壓，並且對其選擇線施加正電壓的選擇電晶體控制電壓Vssl和Vdsl。如上所述，可以對未選擇的記憶體區塊的字線施加具有從零伏特至四伏特 的範圍內的位準的補償電壓，並且可以對選擇線施加零伏特的補償電壓。因此，在所選擇的記憶體區塊的讀取操作期間，在未選擇的記憶體區塊中，在汲極選擇電晶體和源極選擇電晶體的下通道中形成熱載子(例如，熱電洞)的概率可以降低，並且在記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低。可以減小流過第二記憶體區塊242中的單元串的洩漏電流。
圖4是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
參照圖4，半導體記憶體裝置200可以包括電壓產生電路210、開關電路220、通過電路組230、記憶體單元240、控制邏輯250、區塊解碼器260和選擇線控制電路270。
電壓產生電路210可以在讀取操作期間響應於從控制邏輯250輸出的操作信號而產生具有各種位準的操作電壓，並且可以將這些操作電壓輸出到全域字線和全域選擇線。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路210可以向第一全域字線GWLs_A、第一全域選擇線GDSL_A和GSSL_A、第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送具有各種位準的操作電壓。例如，在記憶體單元240的第一記憶體區塊241與第二記憶體區塊242之間選擇了第一記憶體區塊241的情況下，電壓產生電路210可以向與第一記憶體區塊241對應的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A發送操作電壓，並且可以向指派給未選擇的第二記憶體區塊242的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B 發送零伏特的電壓。
開關電路220可以包括第一開關電路221和第二開關電路222。
第一開關電路221可以將第一全域字線GWLs_A耦合至第一子全域字線GWLs_A1，並且可以將第一全域選擇線GDSL_A和GSSL_A耦合至第一子全域選擇線GDSL_A1和GSSL_A1。例如，第一開關電路221可以包括回應於選擇控制電壓CS_A而導通或者截止的高電壓電晶體。回應於從控制邏輯250輸出的選擇控制電壓CS_A，第一開關電路221可以向第一子全域字線GWLs_A1發送通過第一全域字線GWLs_A輸入的多個操作電壓，或者可以使第一子全域字線GWLs_A1浮置。回應於從控制邏輯250輸出的選擇控制電壓CS_A，第一開關電路221可以向第一子全域選擇線GDSL_A1和GSSL_B1發送通過第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓，或者可以使第一子全域選擇線GDSL_A1和GSSL_A1浮置。選擇控制電壓CS_A可以是零伏特的電壓或者是高於通過第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓的高電壓。
第二開關電路222可以將第二全域字線GWLs_B耦合至第二子全域字線GWLs_B1，並且可以將第二全域選擇線GDSL_B和GSSL_B耦合至第二子全域選擇線GDSL_B1和GSSL_B1。例如，第二開關電路222可以包括回應於取消選擇控制電壓CS_A而導通或者截止的高電壓電晶體。回應於從控制邏輯250輸出的取消選擇控制電壓CS_B，第二開關電路222可以向第二子全域字線GWLs_B1發送通過第二全域字線GWLs_B輸入的多個 操作電壓，或者可以使第二子全域字線GWLs_B1浮置。回應於從控制邏輯250輸出的取消選擇控制電壓CS_B，第二開關電路222可以向第二子全域選擇線GDSL_B1和GSSL_B1發送通過第二全域選擇線GDSL_B和GSSL_B輸入的多個操作電壓，或者可以使第二子全域選擇線GDSL_B1和GSSL_B1浮置。取消選擇控制電壓CS_B可以是零伏特的電壓或者是高於通過第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B輸入的多個操作電壓的高電壓。
在讀取操作期間，當在第一記憶體區塊241和第二記憶體區塊242之間選擇了第一記憶體區塊241時，回應於從控制邏輯250輸出的選擇控制電壓CS_A，第一開關電路221向第一子全域字線GWLs_A1發送通過第一全域字線GWLs_A輸入的多個操作電壓，並且可以向第一子全域選擇線GDSL_A1和GSSL_A1發送通過第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓。與未選擇的第二記憶體區塊242對應的第二開關電路222響應於取消選擇控制電壓CS_B而使第二子全域字線GWLs_B1以及第二子全域選擇線GDSL_B1和GSSL_B1浮置。也就是說，開關電路220使與未選擇的記憶體區塊對應的子全域字線和子全域選擇線浮置。
通過電路組230可以包括第一通過電路231和第二通過電路232。
回應於從區塊解碼器260輸出的區塊通過信號BLKWL，第一通過電路231可以將第一子全域字線GWLs_A1電耦合至第一記憶體區塊241的第一字線WLs_A，並且可以將第一子全域選擇線GDSL_A1和GSSL_A1電耦合至第一記憶體區塊241的第一選擇線DSL_A和SSL_A。
回應於從區塊解碼器260輸出的區塊通過信號BLKWL，第二通過電路232可以將第二子全域字線GWLs_B1電耦合至第二記憶體區塊142的第二字線WLs_B，並且可以將第二子全域選擇線GDSL_B1和GSSL_B1電耦合至第二記憶體區塊242的第二選擇線DSL_B和SSL_B。
第一通過電路231和第二通過電路232可以共用承載從區塊解碼器260提供的區塊通過信號BLKWL的信號線。因此，回應於相同的區塊通過信號BLKWL，第一子全域字線GWLs_A1可以電耦合至第一記憶體區塊241的第一字線WLs_A，且第一子全域選擇線GDSL_A1和GSSL_A1以及第一記憶體區塊241的第一選擇線DSL_A和SSL_A可以彼此電耦合，並且第二子全域字線GWLs_B1可以電耦合至第二記憶體區塊242的第二字線WLs_B，且第二子全域選擇線GDSL_B1和GSSL_B1以及第二記憶體區塊242的第二選擇線DSL_B和SSL_B可以彼此電耦合。第一通過電路231和第二通過電路232可以包括回應於區塊通過信號BLKWL而導通或者截止的多個高電壓電晶體。儘管第一通過電路231和第二通過電路232耦合至提供區塊通過信號BLKWL的同一信號線，然而可以通過使第一開關電路和第二開關電路中的僅一個接通來將區塊通過信號BLKWL施加到第一記憶體區塊241和第二記憶體區塊242中的僅一個。
記憶體單元240可以包括第一記憶體區塊241和第二記憶體區塊242。第一記憶體區塊241和第二記憶體區塊242中的每一個可以包括多個記憶體單元。例如，所述多個記憶體單元可以是非揮發性記憶體單元。在所述多個記憶體單元當中，耦合至同一字線的記憶體單元可以被定義為一頁。第一記憶體區塊241和第二記憶體區塊242中的每一個可以包括多個 單元串。第一記憶體區塊241和第二記憶體區塊242可以共用共同源極線和位元線。
控制邏輯250可以響應於從外部裝置提供的命令CMD而控制電壓產生電路210和開關電路220。例如，如果輸入了與讀取操作有關的命令，則控制邏輯250可以按照使得產生各種操作電壓的方式來控制電壓產生電路210，並且可以輸出選擇控制電壓CS_A和取消選擇控制電壓CS_B以用於控制與記憶體單元240的選擇的記憶體區塊和未選擇的記憶體區塊對應的第一開關電路221和第二開關電路222。
當與列位址ADDR對應的記憶體區塊是第一記憶體區塊241或第二記憶體區塊24時，區塊解碼器260可以產生具有高電壓位準的區塊通過信號BLKWL。可以從控制邏輯250輸出列位址ADDR。
選擇線控制電路270可以包括第一源極選擇線控制器271、第一汲極選擇線控制器272、第二源極選擇線控制器273以及第二汲極選擇線控制器274。
第一源極選擇線控制器271可以耦合至第一記憶體區塊241，並且可以控制耦合至第一記憶體區塊241的第一源極選擇線SSL_A的電位位準。例如，在讀取操作期間，如果第一記憶體區塊241是未選擇的記憶體區塊，則第一源極選擇線控制器271可以對第一記憶體區塊241的第一源極選擇線SSL_A進行放電，並且因此將第一源極選擇線SSL_A的電位位準調整為零伏特。
第一汲極選擇線控制器272可以耦合至第一記憶體區塊241，並且可以控制耦合至第一記憶體區塊241的第一汲極選擇線DSL_A的 電位位準。例如，在讀取操作期間，如果第一記憶體區塊241是未選擇的記憶體區塊，則第一汲極選擇線控制器272可以對第一記憶體區塊241的第一汲極選擇線DSL_A進行放電，並且因此將第一汲極選擇線DSL_A的電位位準調整為零伏特。
第二源極選擇線控制器273可以耦合至第二記憶體區塊242，並且可以控制耦合至第二記憶體區塊242的第二源極選擇線SSL_B的電位電平。例如，在讀取操作期間，如果第二記憶體區塊242是未選擇的記憶體區塊，則第二源極選擇線控制器273可以對第二記憶體區塊242的第二源極選擇線SSL_B進行放電，並且因此將第二源極選擇線SSL_B的電位電平調整為零伏特。
第二汲極選擇線控制器274可以耦合至第二記憶體區塊242，並且可以控制耦合至第二記憶體區塊242的第二汲極選擇線DSL_B的電位位準。例如，在讀取操作期間，如果第二記憶體區塊242是未選擇的記憶體區塊，則第二汲極選擇線控制器274可以對第二記憶體區塊242的第二汲極選擇線DSL_B進行放電，並且因此將第二汲極選擇線DSL_B的電位位準調整為零伏特。
選擇線控制電路270可以由控制邏輯250控制。
圖5是例示了圖4中例示的半導體記憶體裝置的操作的流程圖。
將參照圖4和圖5描述根據實施方式的半導體記憶體裝置的操作。
這裡，假定第一記憶體區塊241是選擇的記憶體區塊，其是 在第一記憶體區塊241和第二記憶體區塊242之間選擇的記憶體區塊。
1)輸入讀取命令(S310)
當從外部裝置輸入了與讀取操作有關的讀取命令CMD時，控制邏輯250可以產生用於控制電壓產生電路210和開關電路220的控制信號和控制電壓。
2)產生操作電壓(S320)
電壓產生電路210可以響應於從控制邏輯250提供的控制信號而產生用於讀取操作的具有各種位準的操作電壓。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路210可以將操作電壓提供給第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A。此外，電壓產生電路210可以向第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B提供零伏特的電壓。
3)對指派給未選擇的記憶體區塊的開關電路施加取消選擇控制電壓(S330)
對指派給未選擇的第二記憶體區塊242的第二開關電路222施加取消選擇控制電壓CS_B。可以對指派給所選擇的第一記憶體區塊241的第一開關電路221施加從控制邏輯250輸出的高電壓選擇控制電壓CS_A。可以將取消選擇控制電壓CS_B設置為零伏特。
4)使與未選擇的記憶體區塊對應的全域字線浮置(S340)
回應於從控制邏輯250輸出的取消選擇控制電壓CS_B，與未選擇的第二記憶體區塊242對應的第二開關電路222可以使指派給未選擇的第二記憶體區塊242的第二子全域字線GWLs_B1以及第二子全域選擇線 GDSL_B1和GSSL_B1浮置。例如，第一開關電路221可以回應於從控制邏輯250輸出的高電壓的選擇控制電壓CS_A而向第一子全域字線GWLs_A1以及第一子全域選擇線GDSL_A1和GSSL_A1發送通過第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A輸入的多個操作電壓。第二開關電路122可以響應於零伏特的取消選擇控制電壓CS_B而斷開，並且可以使得第二子全域字線GWLs_B1以及第二子全域選擇線GDSL_B1和GSSL_B1能夠浮置。
5)對未選擇的記憶體區塊的選擇線施加補償電壓(S350)
耦合至未選擇的第二記憶體區塊242的第二源極選擇線控制器273可以對第二記憶體區塊242的第二源極選擇線SSL_B施加補償電壓。第二汲極選擇線控制器274可以對第二記憶體區塊242的第二汲極選擇線DSL_B施加補償電壓。該補償電壓可以處在零伏特。
6)對所選擇的記憶體區塊施加操作電壓(S360)
在讀取操作期間，可以對由第一記憶體區塊241和第二記憶體區塊242共用的共同源極線施加零伏特的電壓，並且可以對由第一記憶體區塊241和第二記憶體區塊242共用的位元線進行預充電。
在第一記憶體區塊241是選擇的記憶體區塊並且第二記憶體區塊242是未選擇的記憶體區塊的情況下，區塊解碼器260可以回應於列位址ADDR而產生具有高電壓位準的區塊通過信號BLKWL。
回應於區塊通過信號BLKWL，第一通過電路231可以將第一子全域字線GWLs_A1電耦合至第一記憶體區塊241的第一字線WLs_A，並且可以將第一子全域選擇線GDSL_A1和GSSL_A1電耦合至第一記憶體 區塊241的選擇線DSL_A和SSL_A。
回應於區塊通過信號BLKWL，第二通過電路232可以將第二子全域字線GWLs_B1電耦合至第二記憶體區塊242的第二字線WLs_B，並且可以將第二子全域選擇線GDSL_B1和GSSL_B1電耦合至第二記憶體區塊242的第二選擇線DSL_B和SSL_B。
可以對所選擇的第一記憶體區塊241的第一字線WLs_A施加讀取電壓和通過電壓，並且可以對第一選擇線DSL_A和SSL_A施加選擇電晶體控制電壓。未選擇的第二記憶體區塊242的第二字線WLs_B可以浮置。
浮置的第二字線WLs_B的電位位準可以通過與相鄰的佈線線路和端子的電容耦合而增加。當第二字線WLs_B的電位位準通過電容耦合而超過零伏特時，可以抑制可能在汲極選擇電晶體和源極選擇電晶體的下通道中由於洩漏電流(例如，GIDL)的產生而形成的熱載子(例如，熱電洞)的產生。因此，在未選擇的記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低。此外，可以由選擇線控制電路270對第二記憶體區塊242的第二汲極選擇線DSL_B和源極選擇線SSL_B施加零伏特的電壓，使得可以使第二記憶體區塊242的汲極選擇電晶體和源極選擇電晶體截止。因此，能夠減小流過第二記憶體區塊242中的單元串的洩漏電流。
下表3示出了指派給共用一個區塊通過信號的通過電路的多個記憶體區塊當中的選擇的記憶體區塊和未選擇的記憶體區塊的字線和選擇線的電位位準。
如表3中所示，可以對選擇的記憶體區塊的字線施加讀取電壓和通過電壓，所述選擇的記憶體區塊是從多個記憶體區塊當中選擇的記憶體區塊。這裡，所選擇的記憶體區塊可以耦合至共用特定區塊通過信號的通過電路。因此，區塊通過信號可以不僅被施加到所選擇的記憶體區塊，而且被施加到未選擇的記憶體區塊。可以對所選擇的記憶體區塊的選擇線施加正電壓的選擇電晶體控制電壓Vssl和Vdsl。如上所述，未選擇的記憶體區塊的字線可以浮置，並且可以對選擇線施加零伏特的電壓。因此，在所選擇的記憶體區塊的讀取操作期間，在未選擇的記憶體區塊中，在源極選擇電晶體的下通道中形成熱載子(例如，熱電洞)的概率可以降低，並且可以使選擇電晶體截止，使得能夠減小洩漏電流。
圖6是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
參照圖6，半導體記憶體裝置300可以包括電壓產生電路310、通過電路組320、選擇線開關電路320、記憶體單元340、控制邏輯350和區塊解碼器360。
電壓產生電路310可以在讀取操作期間響應於從控制邏輯350輸出的操作信號而產生具有各種位準的操作電壓，並且可以將這些操作 電壓輸出到全域字線和全域選擇線。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路310可以向第一全域字線GWLs_A、第一全域選擇線GDSL_A和GSSL_A、第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送具有各種位準的操作電壓。例如，在記憶體單元340的第一記憶體區塊341與第二記憶體區塊342之間選擇了第一記憶體區塊341的情況下，電壓產生電路310可以向指派給第一記憶體區塊341的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A發送操作電壓，並且可以向指派給未選擇的第二記憶體區塊342的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送零伏特的電壓或低於操作電壓的補償電壓。該補償電壓可以被設置在從零伏特至四伏特的範圍內。
通過電路組320可以包括第一通過電路321和第二通過電路322。
回應於從區塊解碼器360輸出的區塊通過信號BLKWL，第一通過電路321可以將第一全域字線GWLs_A電耦合至第一記憶體區塊341的第一字線WLs_A，並且可以將第一全域選擇線GDSL_A和GSSL_A電耦合至與第一記憶體區塊341對應的第一子選擇線DSL_A和SSL_A。
回應於從區塊解碼器360輸出的區塊通過信號BLKWL，第二通過電路322可以將第二全域字線GWLs_B電耦合至第二記憶體區塊342的第二字線WLs_B，並且可以將第二全域選擇線GDSL_B和GSSL_B電耦合至指派給第二記憶體區塊342的第二子選擇線DSL_B和SSL_B。
第一通過電路321和第二通過電路322共用承載從區塊解碼 器360提供的區塊通過信號BLKWL的信號線。因此，回應於相同的區塊通過信號BLKWL，第一全域字線GWLs_A與第一記憶體區塊341的第一字線WLs_A可以彼此電耦合，且第一全域選擇線GDSL_A和GSSL_A與指派給第一記憶體區塊341的第一子選擇線DSL_A和SSL_A可以彼此電耦合，並且第二全域字線GWLs_B與第二記憶體區塊342的第二字線WLs_B可以彼此電耦合，且第二全域選擇線GDSL_B和GSSL_B與指派給第二記憶體區塊342的第二子選擇線DSL_B和SSL_B可以彼此電耦合。第一通過電路321和第二通過電路322可以包括回應於區塊通過信號BLKWL而導通或者截止的多個高電壓電晶體。儘管第一通過電路321和第二通過電路322耦合至提供區塊通過信號BLKWL的同一信號線，然而可以通過使第一開關電路和第二開關電路中的僅一個接通來將區塊通過信號BLKWL施加到第一記憶體區塊341和第二記憶體區塊342中的僅一個。
選擇線開關電路330可以包括第一汲極選擇線開關電路331、第一源極選擇線開關電路332、第二汲極選擇線開關電路333以及第二源極選擇線開關電路334。
第一汲極選擇線開關電路331可以耦合在第一子汲極選擇線DSL_A與第一記憶體區塊341的第一汲極選擇線DSL_A1之間，並且可以控制第一汲極選擇線DSL_A1的電位位準。例如，在記憶體單元340的第一記憶體區塊341與第二記憶體區塊342之間選擇了第一記憶體區塊341的情況下，第一汲極選擇線開關電路331可以響應於從控制邏輯350輸出的汲極選擇控制電壓CS_DSL_A而向第一記憶體區塊的第一汲極選擇線DSL_A1發送通過第一子汲極選擇線DSL_A輸入的操作電壓。
第一源極選擇線開關電路332可以耦合在第一子源極選擇線SSL_A與第一記憶體區塊341的第一源極選擇線SSL_A1之間，並且可以控制第一源極選擇線SSL_A1的電位位準。例如，在記憶體單元340的第一記憶體區塊341與第二記憶體區塊342之間選擇了第一記憶體區塊341的情況下，第一源極選擇線開關電路332可以響應於從控制邏輯350輸出的源極選擇控制電壓CS_SSL_A而向第一記憶體區塊的第一源極選擇線SSL_A1發送通過第一子源極選擇線SSL_A輸入的操作電壓。
第二汲極選擇線開關電路333可以耦合在第二子汲極選擇線DSL_B與第二記憶體區塊342的第二汲極選擇線DSL_B1之間，並且可以控制第二汲極選擇線DSL_B1的電位位準。例如，在未選擇第二記憶體區塊342的情況下，第二汲極選擇線開關電路333可以響應於從控制邏輯350輸出的汲極取消選擇控制電壓CS_DSL_B而使得第二汲極選擇線DSL_B1能夠浮置。
第二源極選擇線開關電路334可以耦合在第二子源極選擇線SSL_B與第二記憶體區塊342的第二源極選擇線SSL_B1之間，並且可以控制第二源極選擇線SSL_B1的電位位準。例如，在記憶體單元340的第一記憶體區塊341與第二記憶體區塊342之間選擇了第二記憶體區塊342的情況下，第二源極選擇線開關電路334可以響應於從控制邏輯350輸出的源極取消選擇控制電壓CS_SSL_B而向第二記憶體區塊的第二源極選擇線SSL_B1發送通過第二子源極選擇線SSL_B輸入的操作電壓，或者使第二源極選擇線SSL_B1浮置。
也就是說，選擇線開關電路330可以選擇性地使未選擇的記 憶體區塊的汲極選擇線和源極選擇線浮置。
選擇線控制電路330可以由控制邏輯350控制。
記憶體單元340可以包括第一記憶體區塊341和第二記憶體區塊342。第一記憶體區塊341和第二記憶體區塊342中的每一個可以包括多個記憶體單元。例如，所述多個記憶體單元可以是非揮發性記憶體單元。在所述多個記憶體單元當中，耦合至同一字線的記憶體單元可以被定義為一頁。第一記憶體區塊341和第二記憶體區塊342中的每一個可以包括多個單元串。第一記憶體區塊341和第二記憶體區塊342可以共用共同源極線和位元線。
控制邏輯350可以響應於從外部裝置輸入的命令CMD而控制電壓產生電路310和選擇線開關電路330。例如，當輸入了與讀取操作有關的讀取命令時，控制邏輯350可以控制電壓產生電路310以產生各種操作電壓，並且可以輸出汲極選擇控制電壓CS_DSL_A、源極選擇控制電壓CS_SSL_A、汲極取消選擇控制電壓CS_DSL_B以及源極取消選擇控制電壓CS_SSL_B，以便控制指派給記憶體單元340的選擇的記憶體區塊和未選擇的記憶體區塊的第一汲極選擇線開關電路331、第一源極選擇線開關電路332、第二汲極選擇線開關電路333以及第二源極選擇線開關電路334。
當與列位址ADDR對應的記憶體區塊是第一記憶體區塊341或第二記憶體區塊342時，區塊解碼器360可以產生具有高電壓位準的區塊通過信號BLKWL並且輸出該區塊通過信號BLKWL。可以從控制邏輯350輸出列位址ADDR。
第一組GRA可以包括第一通過電路321、第一汲極選擇線 開關電路331、第一源極選擇線開關電路332和第一記憶體區塊341。
第二組GRB可以包括第二通過電路322、第二汲極選擇線開關電路333、第二源極選擇線開關電路334和第二記憶體區塊342。
圖7是詳細地例示了圖6中例示的半導體記憶體裝置的第二組的圖。
圖6的第一組GRA和第二組GRB可以具有相同的結構；因此，為了方便起見，將僅詳細地描述第二組GRB，並且假定第二組GRB與未選擇的記憶體對應。
第二組GRB可以包括第二通過電路322、第二汲極選擇線開關電路333、第二源極選擇線開關電路334和第二記憶體區塊342。
第二通過電路322可以包括多個高電壓電晶體，所述多個高電壓電晶體回應於從區塊解碼器360輸出的區塊通過信號BLKW而將第二全域字線GWLs_B電耦合至第二子字線WLs_B1，並且將第二全域選擇線GDSL_B和GSSL_B電耦合至第二子選擇線DSL_B和SSL_B。
第二汲極選擇線開關電路333可以包括第一電晶體Tr1。第一電晶體Tr1可以耦合在第二子汲極選擇線DSL_B與第二記憶體區塊342的第二汲極選擇線DSL_B1之間，並且可以回應於汲極取消選擇控制電壓CS_DSL_B而使得第二汲極選擇線DSL_B1能夠浮置。
第二源極選擇線開關電路334可以包括第二電晶體Tr2。
第二電晶體Tr2可以耦合在第二子源極選擇線SSL_B與第二記憶體區塊342的第二源極選擇線SSL_B1之間，並且可以回應於源極取消選擇控制電壓CS_SSL_B而對源極選擇電晶體SST的柵極施加通過第二 源極選擇線SSL_B1發送的補償電壓，或者可以使得第二源極選擇線SSL_B能夠浮置。
例如，在第二記憶體區塊342在讀取操作期間是未選擇的記憶體區塊的情況下，可以分別回應於汲極取消選擇控制電壓CS_DSL_B和源極取消選擇控制電壓CS_SSL_B而使第一電晶體Tr1和第二電晶體Tr2截止。結果，第二汲極選擇線DSL_B1和第二源極選擇線SSL_B1可以浮置。汲極取消選擇控制電壓CS_DSL_B和源極取消選擇控制電壓CS_SSL_B可以是零伏特的電壓。
在另一示例中，當第二記憶體區塊342在讀取操作期間是未選擇的記憶體區塊時，第一電晶體Tr1可以回應於汲極取消選擇控制電壓CS_DSL_B而截止，並且因此第二選擇線DSL_B1可以浮置。第二電晶體Tr2可以回應於源極取消選擇控制電壓CS_SSL_B而導通，並且可以對源極選擇電晶體SST的柵極施加通過第二源極選擇線SSL_B發送的0V的補償電壓以使源極選擇電晶體SST截止。汲極取消選擇控制電壓CS_DSL_B可以是零伏特的電壓，並且源極取消選擇控制電壓CS_SSL_B可以是從零伏特至四伏特的範圍內的電壓。
第二記憶體區塊342可以包括分別耦合在共同源極線CsL與多條位元線BL1至BLm之間的多個單元串ST1至STm。
所述多個單元串ST1至STm可以具有彼此相同的結構。第一單元串ST1可以包括串聯耦合在共同源極線CSL與位元線BL1之間的源極選擇電晶體SST、多個記憶體單元MC0至MCn以及汲極選擇電晶體DST。所述多個記憶體單元MC0至MCn的柵極可以耦合至相應的第二字線 WLs_B。
圖8是例示了圖6中例示的半導體記憶體裝置的操作的流程圖。
將參照圖6、圖7和圖8描述根據實施方式的半導體記憶體裝置的操作。
這裡，假定針對讀取操作在第一記憶體區塊341與第二記憶體區塊342之間選擇了第一記憶體區塊341。
1)輸入讀取命令(S410)
當從外部裝置輸入了與讀取操作有關的讀取命令CMD時，控制邏輯350可以產生用於控制電壓產生電路310和開關電路330的控制信號和控制電壓。
2)產生操作電壓(S420)
電壓產生電路310可以響應於從控制邏輯350提供的控制信號而產生用於讀取操作的具有各種位準的操作電壓。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路310可以將讀取電壓、通過電壓、選擇電晶體控制電壓等提供給第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A。此外，電壓產生電路310可以向第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B提供補償電壓。
3)對與未選擇的記憶體區塊對應的全域字線和全域選擇線施加補償電壓(S430)
電壓產生電路310可以對指派給未選擇的第二記憶體區塊 342的第二全域字線GWLs_B以及全域選擇線GDSL_B和GSSL_B施加補償電壓。例如，電壓產生電路310可以對指派給所選擇的第一記憶體區塊341的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A施加操作電壓。電壓產生電路310可以對指派給未選擇的第二記憶體區塊342的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B施加補償電壓。施加到第二全域字線GWLs_B的補償電壓可以是正電壓，並且例如，可以被設置在從零伏特至四伏特的範圍內。施加到第二全域選擇線GDSL_B和GSSL_B的補償電壓可以是零伏特的電壓。
4)對指派給未選擇的記憶體區塊的選擇線開關電路施加取消選擇控制電壓並且使該選擇線浮置(S440)
可以對指派給未選擇的第二記憶體區塊342的第二汲極選擇線開關電路333和第二源極選擇線開關電路334分別施加汲極取消選擇控制電壓CS_DSL_B和源極取消選擇控制電壓CS_SSL_B。在這種情況下，從控制邏輯350輸出的高電壓的汲極選擇控制電壓CS_DSL_A可以被施加到指派給第一記憶體區塊341的第一汲極選擇線開關電路331。從控制邏輯350輸出的高電壓的源極選擇控制電壓CS_SSL_A可以被施加到第一源極選擇線開關電路332。從控制邏輯350輸出的零伏特的汲極取消選擇控制電壓CS_DSL_B可以被施加到指派給未選擇的第二記憶體區塊342的第二汲極選擇線開關電路333。從控制邏輯350輸出的零伏特的源極取消選擇控制電壓CS_SSL_B可以被施加到第二源極選擇線開關電路334。結果，第二汲極選擇線DSL_B1和第二源極選擇線SSL_B1可以浮置。
5)對選擇的記憶體區塊施加操作電壓(S450)
在讀取操作期間，可以對由第一記憶體區塊341和第二記憶體區塊342共用的共同源極線施加零伏特的電壓，並且可以對由第一記憶體區塊341和第二記憶體區塊342共用的位元線進行預充電。
在第一記憶體區塊341是選擇的記憶體區塊並且第二記憶體區塊342是未選擇的記憶體區塊的情況下，區塊解碼器360可以回應於列位址ADDR而產生具有高電壓位準的區塊通過信號BLKWL。
回應於區塊通過信號BLKWL，第一通過電路321可以將第一全域字線GWLs_A電耦合至第一記憶體區塊341的第一字線WLs_A，並且可以將第一全域選擇線GDSL_A和GSSL_A電耦合至第一子選擇線DSL_A和SSL_A。
回應於區塊通過信號BLKWL，第二通過電路322可以將第二全域字線GWLs_B電耦合至第二記憶體區塊342的第二字線WLs_B，並且可以將第二全域選擇線GDSL_B和GSSL_B電耦合至第二子選擇線DSL_B和SSL_B。
可以對所選擇的第一記憶體區塊341的第一字線WLs_A施加讀取電壓和通過電壓，並且可以對第一選擇線DSL_A1和SSL_A1施加選擇電晶體控制電壓。可以對未選擇的第二記憶體區塊342的第二字線WLs_B施加從零伏特至四伏特的範圍內的補償電壓，並且可以對第二選擇線DSL_B1和SSL_B1施加零伏特的補償電壓。結果，未選擇的第二記憶體區塊342的第二選擇線DSL_B1和SSL_B1可以浮置。
浮置的第二選擇線DSL_B和SSL_B的電位位準可以通過與相鄰的佈線線路和端子的電容耦合而增加。在第二字線WLs_B以及第二選 擇線DSL_B1和SSL_B1的電位位準通過電容耦合現象而超過零伏特的情況下，可以抑制可能在汲極選擇電晶體和源極選擇電晶體的通道中由於洩漏電流(例如，GIDL)的產生而形成的熱載子(例如，熱電洞)的產生。因此，在未選擇的記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低，並且可以減小流過第二記憶體區塊342中的單元串的洩漏電流。
下“表4”示出了指派給共用一個區塊通過信號的通過電路的多個記憶體區塊當中的選擇的記憶體區塊和未選擇的記憶體區塊的字線和選擇線的電位位準。
如表4中所示，可以對選擇的記憶體區塊的字線施加讀取電壓和通過電壓，所述選擇的記憶體區塊是從多個記憶體區塊當中選擇的記憶體區塊。這裡，所選擇的記憶體區塊可以耦合至共用特定區塊通過信號的通過電路。因此，區塊通過信號可以不僅被施加到所選擇的記憶體區塊，而且被施加到未選擇的記憶體區塊。可以對所選擇的記憶體區塊的選擇線施加5.5伏特的選擇電晶體控制電壓。如上所述，可以對未選擇的記憶體區塊的字線施加零伏特或補償電壓，並且可以對選擇線施加零伏特的補償電 壓，或者選擇線可以浮置。因此，在所選擇的記憶體區塊的讀取操作期間，在未選擇的記憶體區塊中，在汲極選擇電晶體和源極選擇電晶體的下通道中形成熱載子(例如，熱電洞)的概率可以降低，並且在記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低。另外，可以減小流過第二記憶體區塊342中的單元串的洩漏電流。
圖9是例示了根據本公開的實施方式的半導體記憶體裝置的圖。
參照圖9，半導體記憶體裝置400可以包括電壓產生電路410、通過電路420、記憶體單元430、控制邏輯440和區塊解碼器450。
電壓產生電路410可以在讀取操作期間響應於從控制邏輯440輸出的操作信號而產生具有各種位準的操作電壓，並且可以將這些操作電壓輸出到全域字線和全域選擇線。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路410可以向第一全域字線GWLs_A、第一全域選擇線GDSL_A和GSSL_A、第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送具有各種位準的操作電壓。例如，在記憶體單元430的第一記憶體區塊431與第二記憶體區塊432之間選擇了第一記憶體區塊431的情況下，電壓產生電路410可以向指派給第一記憶體區塊341的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A發送操作電壓，並且可以向指派給未選擇的第二記憶體區塊342的第二全域字線GWLs_B以及第二全域選擇線GDSL_B和GSSL_B發送零伏特的電壓或低於操作電壓的補償電壓。該補償電壓可以被設置在從零伏特至四伏特的範圍內。
通過電路組420可以包括第一汲極選擇線通過電路421、第一字線通過電路422、第一源極選擇線通過電路423、第二汲極選擇線通過電路424、第二字線通過電路425以及第二源極選擇線通過電路426。
第一汲極選擇線通過電路421可以耦合在第一全域汲極選擇線GDSL_A與第一記憶體區塊431的第一汲極選擇線DSL_A之間，並且可以控制第一汲極選擇線DSL_A的電位位準。例如，在記憶體單元430的第一記憶體區塊431與第二記憶體區塊432之間選擇了第一記憶體區塊431的情況下，第一汲極選擇線通過電路421可以回應於從控制邏輯440輸出的塊汲極選擇控制電壓BLKDSL_A而向第一記憶體區塊431的第一汲極選擇線DSL_A發送通過第一全域汲極選擇線GDSL_A施加到其的操作電壓。
第一字線通過電路422可以耦合在第一全域字線GWLs_A與第一記憶體區塊431的第一字線WLs_A之間，並且可以控制第一字線WLs_A的電位位準。例如，在記憶體單元430的第一記憶體區塊431與第二記憶體區塊432之間選擇了第一記憶體區塊431的情況下，第一字線通過電路422可以回應於從區塊解碼器450輸出的區塊通過信號BLKWL而向第一記憶體區塊431的第一字線WLs_A發送通過第一全域字線GWLs_A輸入給其的操作電壓。
第一源極選擇線通過電路423可以耦合在第一源極選擇線GSSL_A與第一記憶體區塊431的第一源極選擇線SSL_A之間，並且可以控制第一源極選擇線SSL_A的電位位準。例如，在記憶體單元430的第一記憶體區塊431與第二記憶體區塊432之間選擇了第一記憶體區塊431的情況下，第一源極選擇線通過電路423可以回應於從控制邏輯440輸出的塊源極 選擇控制電壓BLKSSL_A而向第一記憶體區塊431的第一源極選擇線SSL_A發送通過第一全域源極選擇線GSSL_A輸入給其的操作電壓。
第二汲極選擇線通過電路424可以耦合在第二全域汲極選擇線GDSL_B與第二記憶體區塊432的第二汲極選擇線DSL_B之間，並且可以控制第二汲極選擇線DSL_B的電位位準。例如，在記憶體單元430的第一記憶體區塊431和第二記憶體區塊432中的未選擇的記憶體區塊是第二記憶體區塊432的情況下，第二汲極選擇線通過電路424回應於從控制邏輯440輸出的塊汲極取消選擇控制電壓BLKDSL_B而使第二汲極選擇線DSL_B浮置。
第二字線通過電路425耦合在第二全域字線GWLs_B與第二記憶體區塊432的第二字線WLs_B之間，並且控制第二字線WLs_B的電位位準。例如，在第二記憶體區塊432是記憶體單元430的未選擇的記憶體區塊的情況下，第二字線通過電路425可以回應於從區塊解碼器450輸出的區塊通過信號BLKWL而向第二記憶體區塊432的第二字線WLs_B發送通過第二全域字線GWLs_B輸入給其的補償電壓。
第二源極選擇線通過電路426可以耦合在第二源極選擇線GSSL_B與第二記憶體區塊432的第二源極選擇線SSL_B之間，並且可以控制第二源極選擇線SSL_B的電位位準。例如，在第二記憶體區塊432是記憶體單元430的所選擇的記憶體區塊的情況下，第二源極選擇線通過電路426可以回應於從控制邏輯440輸出的塊源極取消選擇控制電壓BLKSSL_B而向第二記憶體區塊432的第二源極選擇線SSL_B發送通過第二全域源極選擇線GSSL_B輸入給其的補償電壓，或者可以使得第二源極選擇線SSL_B 能夠浮置。
也就是說，通過電路420可以選擇性地使未選擇的記憶體區塊的汲極選擇線和源極選擇線浮置。
通過電路420的第一汲極選擇線通過電路421和第二汲極選擇線通過電路424以及第一源極選擇線通過電路423和第二源極選擇線通過電路426可以由控制邏輯440控制。通過電路420的第一字線通過電路422和第二字線通過電路425可以由區塊解碼器450控制。
通過電路420的第一汲極選擇線通過電路421和第二汲極選擇線通過電路424、第一源極選擇線通過電路423和第二源極選擇線通過電路426以及第一字線通過電路422和第二字線通過電路425可以包括多個高電壓電晶體。
記憶體單元430可以包括第一記憶體區塊431和第二記憶體區塊432。第一記憶體區塊431和第二記憶體區塊432中的每一個可以包括多個記憶體單元。在實施方式中，所述多個記憶體單元可以是非揮發性記憶體單元。在所述多個記憶體單元當中，耦合至同一字線的記憶體單元被定義為一頁。第一記憶體區塊431和第二記憶體區塊432中的每一個可以包括多個單元串。
第一記憶體區塊431和第二記憶體區塊432可以共用共同源極線和位元線。
控制邏輯440可以響應於從外部裝置輸入的命令CMD而控制電壓產生電路410，並且控制通過電路420的第一汲極選擇線通過電路421和第二汲極選擇線通過電路424以及第一源極選擇線通過電路423和第二源 極選擇線通過電路426。例如，回應於和讀取操作有關的讀取命令，控制邏輯440可以控制電壓產生電路410以產生各種操作電壓。此外，控制邏輯440可以輸出塊汲極選擇控制電壓BLKDSL_A、塊源極選擇控制電壓BLKSSL_A、塊汲極取消選擇控制電壓BLKDSL_B以及塊源極取消選擇控制電壓BLKSSL_B，以便控制指派給記憶體單元430的選擇的記憶體區塊和未選擇的記憶體區塊的第一汲極選擇線通過電路421和第二汲極選擇線通過電路424以及第一源極選擇線通過電路423和第二源極選擇線通過電路426。
當與列位址ADDR對應的記憶體區塊是第一記憶體區塊431或第二記憶體區塊432時，區塊解碼器450可以產生具有高電壓位準的區塊通過信號BLKWL。可以從控制邏輯440輸出列位址ADDR。
第三組GRC可以包括第一汲極選擇線通過電路421、第一字線通過電路422、第一源極選擇線通過電路423和第一記憶體區塊431。
第四組GRD可以包括第二汲極選擇線通過電路424、第二字線通過電路425、第二源極選擇線通過電路426和第二記憶體區塊432。
圖10是詳細地例示了圖9中例示的半導體記憶體裝置的第四組的圖。
圖9的第三組GRC和第四組GRD可以具有相同的結構；因此，為了方便起見，將僅詳細地描述第四組GRD，並且假定第四組GRD與未選擇的記憶體對應。
第四組GRD可以包括第二汲極選擇線通過電路424、第二字線通過電路425、第二源極選擇線通過電路426和第二記憶體區塊432。
第二汲極選擇線通過電路424、第二字線通過電路425和第二源極選擇線通過電路426可以包括第一電晶體MT1至第k電晶體MTk。例如，第二源極選擇線通過電路426可以包括第一電晶體MT1。第二字線通過電路425可以包括第二電晶體MT2至第(k-1)電晶體MTk-1。第二汲極選擇線通過電路424可以包括第k電晶體MTk。
第一電晶體MT1可以回應於塊源極取消選擇控制電壓BLKSSL_B而使第二全域源極選擇線GSSL_B和第二源極選擇線SSL_B彼此耦合或者去耦合。第二電晶體MT2至第(k-1)電晶體MTk-1可以回應於區塊通過信號BLKWL而使第二全域字線GWLs_B和第二字線WLs_B彼此耦合或者去耦合。第k電晶體MTk回應於塊汲極取消選擇控制電壓BLKDSL_B而使第二全域汲極選擇線GDSL_B和第二汲極選擇線DSL_B彼此耦合或者去耦合。
在選擇的記憶體區塊的讀取操作期間，第一電晶體MT1和第k電晶體MTk可以回應於塊源極取消選擇控制電壓BLKSSL_B和塊汲極取消選擇控制電壓BLKDSL_B而截止，並且第二電晶體MT2至第k-1電晶體MTk-1可以回應於區塊通過信號BLKWL而導通。因此，第二源極選擇線SSL_B和第二汲極選擇線DSL_B可以浮置，並且可以向第二字線WLs_B發送施加到第二全域字線GWLs_B的電壓。例如，在第二全域字線GWLs_B是指派給未選擇的記憶體區塊的線的情況下，可以對第二全域字線GWLs_B施加零伏特的電壓，並且因此也可以向第二字線WLs_B發送零伏特的電壓。
第二記憶體區塊432包括分別耦合在共同源極線CSL與多條位元線BL1至BLm之間的多個單元串ST1至STm。
所述多個單元串ST1至STm可以具有相同的結構。第一單元串ST1可以包括串聯耦合在共同源極線CSL與位元線BL1之間的源極選擇電晶體SST、多個記憶體單元MC0至MCn以及汲極選擇電晶體DST。所述多個記憶體單元MC0至MCn的柵極耦合至相應的第二字線WLs_B。
圖11是例示了圖9中例示的半導體記憶體裝置的操作的流程圖。
將參照圖9、圖10和圖11描述根據本實施方式的半導體記憶體裝置的操作。
這裡，假定在第一記憶體區塊431和第二記憶體區塊432之間，第一記憶體區塊431是選擇的記憶體區塊並且第二記憶體區塊432是未選擇的記憶體區塊。
1)輸入讀取命令(S510)
當從外部裝置輸入了與讀取操作有關的讀取命令CMD時，控制邏輯440產生用於控制電壓產生電路410和通過電路420的控制信號和控制電壓。
2)產生操作電壓(S520)
電壓產生電路410可以響應於從控制邏輯440提供的控制信號而產生用於讀取操作的具有各種位準的操作電壓。例如，操作電壓可以包括讀取電壓、通過電壓、選擇電晶體控制電壓、補償電壓等。電壓產生電路410可以將讀取電壓、通過電壓、選擇電晶體控制電壓等提供給第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A。此外，電壓產生電路410可以向第二全域字線GWLs_B以及第二全域選擇線GDSL_B 和GSSL_B提供補償電壓。
3)對與未選擇的記憶體區塊對應的全域字線施加補償電壓(S530)
電壓產生電路410可以對指派給未選擇的第二記憶體區塊432的第二全域字線GWLs_B施加補償電壓。例如，電壓產生電路410可以對指派給所選擇的第一記憶體區塊431的第一全域字線GWLs_A以及第一全域選擇線GDSL_A和GSSL_A施加操作電壓。電壓產生電路410可以對指派給未選擇的第二記憶體區塊432的第二全域字線GWLs_B施加零伏特的補償電壓。
4)對指派給未選擇的記憶體區塊的選擇線通過電路施加取消選擇控制電壓並且使該選擇線浮置(S540)
可以對指派給未選擇的第二記憶體區塊432的第二汲極選擇線通過電路424和第二源極選擇線通過電路426分別施加塊汲極取消選擇控制電壓BLKDSL_B和塊源極取消選擇控制電壓BLKSSL_B。塊汲極取消選擇控制電壓BLKDSL_B和塊源極取消選擇控制電壓BLKSSL_B可以是零伏特的電壓。結果，第二汲極選擇線DSL_B和第二源極選擇線SSL_B可以浮置。
5)對所選擇的記憶體區塊施加操作電壓(S550)
在讀取操作期間，可以對由第一記憶體區塊431和第二記憶體區塊432共用的共同源極線施加零伏特的電壓，並且可以對由第一記憶體區塊341和第二記憶體區塊342共用的位元線進行預充電。
在第一記憶體區塊431是選擇的記憶體區塊並且第二記憶 體區塊432是未選擇的記憶體區塊的情況下，區塊解碼器450可以回應於列位址ADDR而產生具有高電壓位準的區塊通過信號BLKWL。因為區塊通過信號BLKWL被共同地施加到第一字線通過電路422和第二字線通過電路425，所以第一全域字線GWLs_A可以電耦合至第一字線WLs_A，並且第二全域字線GWLs_B可以電耦合至第二字線WLs_B。
浮置的選擇線DSL_B和SSL_B的電位位準可以通過與相鄰的佈線線路和端子的電容耦合而增加。在選擇線DSL_B和SSL_B的電位位準通過電容耦合現象而超過零伏特的情況下，可以抑制可能在汲極選擇電晶體和源極選擇電晶體的通道中由於洩漏電流(例如，GIDL)的產生而形成的熱載子(例如，熱電洞)的產生。因此，在未選擇的記憶體區塊的通道中注入並捕獲到熱載子(例如，熱電洞)的概率可以降低，並且可以減小流過第二記憶體區塊432中的單元串的洩漏電流。
圖12是例示了根據本公開的實施方式的包括半導體記憶體裝置的記憶體系統的圖。
參照圖12，記憶體系統1000可以包括半導體記憶體裝置100和控制器1100。
半導體記憶體裝置100可以與用圖1、圖4、圖6或圖9描述的半導體記憶體裝置相同；因此，將省去或者簡化任何重複的詳細描述。
控制器1100耦合至主機Host和半導體記憶體裝置100。控制器1100被配置為回應於來自主機Host的請求而訪問半導體記憶體裝置100。例如，控制器1100被配置為控制半導體記憶體裝置100的讀取、寫入、擦除和背景操作。控制器1100被配置為在主機Host與半導體記憶體裝置100 之間提供介面。控制器1100被配置為驅動用於控制半導體記憶體裝置100的固件。
控制器1100包括RAM(隨機存取記憶體)1110、處理電路1120、主機介面1130、記憶體介面1140和錯誤校正區塊1150。RAM 1110被用作處理電路1120的操作記憶體、半導體記憶體裝置100與主機Host之間的快取記憶體記憶體以及半導體記憶體裝置100與主機Host之間的緩衝記憶體中的至少一個。處理電路1120控制控制器1100的總體操作。另外，控制器1100可以暫時存儲在寫入操作期間從主機Host提供的程式資料。
主機介面1130包括用於執行主機Host與控制器1100之間的資料交換的協議。在示例性實施方式中，控制器1100被配置為通過諸如以下協定這樣的各種介面協定中的至少一種來與主機Host進行通信：通用串列匯流排(USB)協定、多媒體卡(MMC)協定、周邊組件互連(PCI)協議、PCI-快速(PCI-E)協定、進階附接技術(ATA)協定、串列ATA協定、並行ATA協定、小電腦小介面(SCSI)協定、強型小型磁碟介面(ESDI)協定以及積體驅動電子(IDE)協定、專用協定等。
記憶體介面1140與半導體記憶體裝置100連接。例如，記憶體介面包括反及介面或反或介面。
錯誤校正區塊1150使用錯誤校正碼(ECC)來檢測並校正從半導體存儲裝置100接收到的資料中的錯誤。處理電路1120可以根據來自錯誤校正區塊1150的錯誤檢測結果來調整讀取電壓，並且控制半導體記憶體裝置100以執行重新讀取。在示例性實施方式中，錯誤校正區塊可以被提供為控制器1100的元件。
可以將控制器1100和半導體記憶體裝置100集成到單個半導體裝置中。在示例性實施方式中，可以將控制器1100和半導體記憶體裝置100集成到單個半導體裝置中以形成存儲卡。例如，控制器1100和半導體記憶體裝置100可以被集成到單個半導體裝置中，並且形成諸如個人電腦記憶卡國際協會(PCMCIA)、小型快閃卡(CF)、智能媒體卡(SM或SMC)、記憶棒多媒體卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、mimiSD、microSD或SDHC)、通用快閃存儲裝置(UFS)等這樣的記憶體卡。
可以將控制器1100和半導體記憶體裝置100集成到單個半導體裝置中，以形成固態驅動器(SSD)。SSD包括被形成以將資料存儲到半導體記憶體中的存儲裝置。當記憶體系統1000被用作SSD時，可以顯著地改進耦合至記憶體系統2000的主機Host的操作速度。
在另一實施方式中，記憶體系統1000可以被提供為諸如以下這樣的電子裝置的各種元件中的一種：電腦、超移動PC(UMPC)、工作站、上網本、個人數位助手(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放機(PMP)、遊戲控制台、導航裝置、黑盒、數位相機、3維電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、能夠在無線環境中發送/接收資訊的裝置、用於形成家用網路的各種裝置中的一種、用於形成電腦網路的各種電子裝置中的一種、用於形成遠端資訊處理網路的各種電子裝置中的一種、RFID裝置、用於形成計算系統的各種元件中的一種等。
在示例性實施方式中，可以將半導體記憶體裝置100或記憶 體系統1000嵌入在各種類型的封裝中。例如，可以按照諸如以下的項這樣的類型對半導體記憶體裝置100或記憶體系統2000進行封裝：層疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插封裝(PDIP)、Waffle組件的管芯、晶片形式的管芯、板上晶片(COB)、陶瓷雙列直插封裝(CERDIP)、塑膠度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形封裝(SOIC)、縮小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)、晶片級加工堆疊封裝(WSP)等。
圖13是例示了圖12的記憶體系統的應用示例的圖。
參照圖13，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個記憶體晶片。可以將半導體記憶體晶片劃分成多個組。
在圖13中，例示了多個組中的每一個通過第一通道CH1至第k通道CHk與控制器2200進行通信。每個半導體記憶體晶片可以具有與參照圖1、圖4、圖6或圖9所描述的半導體記憶體裝置100、200、300和400中的任一個的配置相同的配置。
每個組可以通過一個共同通道與控制器2200進行通信。控制器2200可以具有與參照圖12所描述的控制器1100的配置相同的配置，並且可以通過多個通道CH1至CHk來控制半導體記憶體裝置2100的多個記憶體晶片。
圖14是例示了包括參照圖13所例示的記憶體系統的計算系 統的圖。
參照圖14，計算系統3000可以包括中央處理電路3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000可以通過系統匯流排3500電耦合至CPU 3100、RAM 3200、使用者介面3300和電源3400。通過使用者介面3300提供的資料或者由CPU 3100處理的資料可以被存儲在記憶體系統2000中。
在圖14中，半導體記憶體裝置2100被例示為通過控制器2200耦合至系統匯流排3500。然而，半導體記憶體裝置2100可以直接耦合至系統匯流排3500。控制器2200的功能可以由CPU 3100和RAM 3200來執行。
在圖14中，例示了參照圖13所描述的記憶體系統2000被使用。然而，記憶體系統2000可以用參照圖12所描述的記憶體系統1000替換。在實施方式中，計算系統3000可以包括參照圖12和圖13所描述的所有記憶體系統1000和2000。
雖然已經出於例示性目的公開了本公開的示例性的實施方式，但是本領域技術人員將領會的是，各種修改、添加和替換是可能的。因此，本公開的範圍必須由所附的申請專利範圍及申請專利範圍的等同物來限定，而不是由在它們之前的說明書來限定。

Claims (19)

  1. 一種操作半導體記憶體裝置的方法，該方法包括以下步驟：對選擇的記憶體區塊執行讀取操作；以及在所述讀取操作期間，使局部選擇線能夠浮置，使得耦合至未選擇的記憶體區塊的局部字線的電位位準增加。
  2. 根據申請專利範圍第1項所述的方法，其中，為了使得所述局部選擇線能夠浮置，耦合至所述未選擇的記憶體區塊的全域選擇線和所述局部選擇線彼此去耦合。
  3. 根據申請專利範圍第1項所述的方法，該方法還包括以下步驟：當所述局部選擇線正處於浮置時，使全域字線和所述所述局部字線彼此去耦合，使得耦合至所述未選擇的記憶體區塊的所述局部字線正處於浮置。
  4. 根據申請專利範圍第3項所述的方法，其中，施加到與所述未選擇的記憶體區塊耦合的全域選擇線的電壓與施加到與所述選擇的記憶體區塊耦合的全域選擇線的電壓相同，並且施加到與所述未選擇的記憶體區塊耦合的全域字線的電壓與施加到與所述選擇的記憶體區塊耦合的全域字線的電壓相同。
  5. 根據申請專利範圍第1項所述的方法，該方法還包括以下步驟：當所述局部選擇線浮置時，將耦合至所述未選擇的記憶體區塊的所述局部字線拉至接地。
  6. 根據申請專利範圍第5項所述的方法，其中，將耦合至所述未選擇的記憶體區塊的所述局部字線拉至接地的步驟包括以下步驟： 將耦合至所述未選擇的記憶體區塊的全域字線拉至接地；以及將耦合至所述未選擇的記憶體區塊的所述全域字線與耦合至所述未選擇的記憶體區塊的所述局部字線彼此耦合。
  7. 根據申請專利範圍第1項所述的方法，該方法還包括以下步驟：將耦合至所述未選擇的記憶體區塊的所述局部選擇線中的一些拉至接地。
  8. 根據申請專利範圍第7項所述的方法，其中，在耦合至所述未選擇的記憶體區塊的所述局部選擇線當中，局部汲極選擇線正處於浮置，並且局部源極選擇線被拉至接地。
  9. 一種操作半導體記憶體裝置的方法，該方法包括以下步驟：執行選擇的記憶體區塊的讀取操作；以及在所述讀取操作期間，將耦合至未選擇的記憶體區塊的局部選擇線拉至接地。
  10. 根據申請專利範圍第9項所述的方法，其中，將耦合至未選擇的記憶體區塊的局部選擇線拉至接地的步驟包括以下步驟：將耦合至所述未選擇的記憶體區塊的全域選擇線拉至接地；以及將耦合至所述未選擇的記憶體區塊的所述全域選擇線和所述局部選擇線彼此耦合。
  11. 根據申請專利範圍第9項所述的方法，該方法還包括以下步驟：當耦合至所述未選擇的記憶體區塊的所述局部選擇線被拉至接地時，對耦合至所述未選擇的記憶體區塊的局部字線施加補償電壓。
  12. 根據申請專利範圍第11項所述的方法，其中，所述補償電壓被設 置為正電壓。
  13. 根據申請專利範圍第9項所述的方法，該方法還包括以下步驟：將耦合至所述未選擇的記憶體區塊的所述局部選擇線拉至接地，使耦合至所述未選擇的記憶體區塊的全域選擇線和所述局部選擇線彼此去耦合。
  14. 一種半導體記憶體裝置，該半導體記憶體裝置包括：多個記憶體區塊；耦合至相應的記憶體區塊的局部選擇線和局部字線；電壓產生電路，所述電壓產生電路被配置為向全域選擇線和全域字線輸出各種位準的操作電壓；選擇線通過電路，所述選擇線通過電路被配置為選擇性地使所述全域選擇線和所述局部選擇線耦合或者去耦合；字線通過電路，所述字線通過電路被配置為共同地使所述全域字線和所述局部字線耦合或者去耦合；區塊解碼器，所述區塊解碼器被配置為控制共用的所述字線通過電路；以及控制邏輯，所述控制邏輯被配置為響應於命令而控制所述電壓產生電路、所述選擇線通過電路和所述區塊解碼器。
  15. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述電壓產生電路經由所述全域選擇線耦合至所述選擇線通過電路，並且經由所述全域字線耦合至所述字線通過電路。
  16. 根據申請專利範圍第15項所述的半導體記憶體裝置，其中，在所述記憶體區塊當中的選擇的記憶體區塊的讀取操作期間，所述電壓產生電 路在所述全域選擇線和所述全域字線當中將指派給未選擇的記憶體區塊的全域選擇線和全域字線拉至接地。
  17. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，所述控制邏輯被配置為回應於所述命令而輸出用於控制所述電壓產生電路的操作信號、用於控制所述選擇線通過電路的控制電壓以及用於控制所述區塊解碼器的區塊通過信號。
  18. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，在所述記憶體區塊當中的選擇的記憶體區塊的讀取操作期間，所述控制邏輯按照使得耦合至未選擇的記憶體區塊的局部選擇線和全域選擇線彼此去耦合的方式控制所述選擇線通過電路。
  19. 根據申請專利範圍第14項所述的半導體記憶體裝置，其中，在所述記憶體區塊當中的選擇的記憶體區塊的讀取操作期間，所述控制邏輯按照使得耦合至未選擇的記憶體區塊的局部字線和全域字線彼此耦合的方式控制所述字線通過電路。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434922B1 (ko) * 2018-03-05 2022-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10522226B2 (en) 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
CN110880350B (zh) * 2018-09-06 2021-08-13 亿而得微电子股份有限公司 低电流电子抹除式可复写只读存储器阵列的操作方法
KR20200084262A (ko) * 2019-01-02 2020-07-10 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11880582B2 (en) 2019-01-02 2024-01-23 SK Hynix Inc. Memory device having improved program and erase operations and operating method of the memory device
JP2020144961A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体記憶装置
KR20210158216A (ko) 2020-06-23 2021-12-30 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220046926A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
US5801991A (en) * 1997-03-31 1998-09-01 Intel Corporation Deselected word line that floats during MLC programming of a flash memory
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US6459645B2 (en) * 1999-09-30 2002-10-01 Intel Corporation VPX bank architecture
KR100381962B1 (ko) * 2000-08-07 2003-05-01 삼성전자주식회사 비휘발성 메모리 장치의 로우 디코더
DE10112281B4 (de) * 2001-03-14 2006-06-29 Infineon Technologies Ag Leseverstärkeranordnungen für eine Halbleiterspeichereinrichtung
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
KR100432884B1 (ko) * 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US7066944B2 (en) * 2004-03-11 2006-06-27 Laufer Michael D Surgical fastening system
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
KR100559714B1 (ko) * 2004-04-19 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
KR100673170B1 (ko) 2005-03-10 2007-01-22 주식회사 하이닉스반도체 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR100842996B1 (ko) * 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
KR100685638B1 (ko) * 2006-03-31 2007-02-22 주식회사 하이닉스반도체 랜덤 프로그램 기능을 가지는 듀얼 플레인 타입 플래시메모리 장치 및 그 프로그램 동작 방법
KR100746292B1 (ko) * 2006-07-04 2007-08-03 삼성전자주식회사 비휘발성 메모리 장치
KR100854914B1 (ko) * 2007-04-06 2008-08-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 동작 방법
KR100909627B1 (ko) * 2007-10-10 2009-07-27 주식회사 하이닉스반도체 플래시 메모리소자
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
US8125829B2 (en) * 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
KR100967000B1 (ko) * 2008-05-20 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8289775B2 (en) * 2008-06-20 2012-10-16 Aplus Flash Technology, Inc. Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
IT1391466B1 (it) * 2008-07-09 2011-12-23 Micron Technology Inc Rilevamento di una cella di memoria tramite tensione negativa
KR101591940B1 (ko) * 2009-04-23 2016-02-05 삼성전자주식회사 비휘발성 메모리 장치
KR101155279B1 (ko) * 2009-09-01 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 소자
KR101060899B1 (ko) * 2009-12-23 2011-08-30 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101083680B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 면적을 줄일 수 있는 반도체 집적 회로 장치
KR101089967B1 (ko) * 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101772572B1 (ko) * 2010-12-06 2017-08-29 삼성전자주식회사 불휘발성 메모리 장치
KR101751950B1 (ko) * 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
KR20120119322A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101184539B1 (ko) * 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130022228A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130031483A (ko) 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR102053282B1 (ko) * 2012-08-08 2019-12-06 에스케이하이닉스 주식회사 어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9007834B2 (en) * 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
KR20150135903A (ko) * 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
KR102293136B1 (ko) * 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102396422B1 (ko) * 2015-02-11 2022-05-11 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리를 포함하는 스토리지 장치

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