CN114005477B - 一种高可靠共浮栅型Flash存内计算器件及阵列结构 - Google Patents

一种高可靠共浮栅型Flash存内计算器件及阵列结构 Download PDF

Info

Publication number
CN114005477B
CN114005477B CN202111294860.7A CN202111294860A CN114005477B CN 114005477 B CN114005477 B CN 114005477B CN 202111294860 A CN202111294860 A CN 202111294860A CN 114005477 B CN114005477 B CN 114005477B
Authority
CN
China
Prior art keywords
tube
fgmos
type
computing device
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111294860.7A
Other languages
English (en)
Other versions
CN114005477A (zh
Inventor
魏敬和
赵伟
刘国柱
魏应强
陈浩然
魏轶聃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN202111294860.7A priority Critical patent/CN114005477B/zh
Publication of CN114005477A publication Critical patent/CN114005477A/zh
Application granted granted Critical
Publication of CN114005477B publication Critical patent/CN114005477B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种高可靠共浮栅型Flash存内计算器件及阵列结构，属于微电子集成电路领域。通过FGMOS型权重编程管T2控制FGMOS型权重存储管T3的电导状态，权重调节范围广；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率；同时，该BTBT编程方式与CHHE及FN编程方式相比，可以减小编程操作对Flash存内计算器件隧道氧化层质量的不利影响，进一步提升该存内计算器件结构的可靠性和工作寿命。本发明通过增加MOS型选通管T1解决阵列中Flash单元的权重配置干扰问题，增强Flash阵列的配置可靠性，权重配置精度高。本发明得到的Flash存内计算器件结构简单，与CMOS工艺兼容，面积小，适用于存算一体架构电路。

Description

一种高可靠共浮栅型Flash存内计算器件及阵列结构
技术领域
本发明涉及微电子集成电路技术领域，特别涉及一种高可靠共浮栅型Flash存内计算器件结构。
背景技术
近年来，人工智能在解决图像识别、语音翻译、主题分类等问题上取得了巨大进步，以数据为中心的各类智能应用呈爆炸式增长，使其对处理器算力的需求日益增加。然而，在基于冯·诺依曼计算架构的处理器中，大量的数据必须在处理单元和内存单元之间来回传输，由此产生的计算延迟和访存功耗使存储墙问题愈发突出。存算一体(又称:存算融合、存内计算、存内处理等)架构是一种新型计算架构，在内存单元中可原位执行计算任务，从而实现存储功能与计算功能的融合。基于存算一体架构的处理器可以满足人工智能应用对高算力和低功耗、低延迟的需求。
目前，实现存算一体架构的技术路线主要集中于易失性(SRAM、DRAM)和非易失性(PCM、RRAM、MRAM、Flash)存储器件。前者存在计算单元面积大、功耗高、设计复杂等问题，后者中PCM、RRAM、MRAM等新型器件工艺成熟度低，难以满足规模化生产需求。而Flash器件工艺成熟度高，在存算一体芯片实现产业化方面具有优势。然而，通过Flash器件构建存内计算交叉阵列还需要解决权重配置可靠性等问题。
发明内容
本发明的目的在于提供一种高可靠共浮栅型Flash存内计算器件及阵列结构，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种高可靠共浮栅型Flash存内计算器件，包括1个MOS型选通管T1、一个FGMOS型权重编程管T2和1个FGMOS型权重存储管T3；
所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3共享浮栅多晶层与控制栅多晶层。
可选的，所述MOS型选通管T1的源端与所述FGMOS型权重编程管T2的漏端相连，两者为串联关系；所述MOS型选通管T1的控制栅SG与所述FGMOS型权重编程管T2的控制栅CG独立控制，分别施加不同电位。
可选的，所述MOS型选通管T1、所述FGMOS型权重编程管T2和所述FGMOS型权重存储管T3位于同一衬底内部。
可选的，对Flash存内计算器件进行编程操作时，使MOS型选通管T1处于开态，采用漏端的BTBT方式对所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3共享的浮栅多晶层充入电荷；
对Flash存内计算器件进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过FGMOS型权重编程管T2的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制所述FGMOS型权重存储管T3的电导状态。
本发明还提供了一种高可靠共浮栅型Flash存内计算器件阵列结构，包括：
若干个呈阵列排布的高可靠共浮栅型Flash存内计算器件，该阵列结构中包括2m行高可靠共浮栅型Flash存内计算器件，n列高可靠共浮栅型Flash存内计算器件；其中m，n为正整数。
可选的，对高可靠共浮栅型Flash存内计算器件阵列结构中第i行第j列的Flash存内计算器件进行配置，使其FGMOS型权重存储管T3电导状态达到目标状态时，通过在该Flash存内计算器件的MOS型选通管T1的控制栅SG上施加一指定电位，使MOS型选通管T1处于开态，在MOS型选通管T1的漏端D1施加一指定电位，采用MOS型选通管T1漏端的BTBT方式对FGMOS型权重编程管T2和FGMOS型权重存储管T3的共享浮栅多晶层充入电子，使FGMOS型权重存储管T3达到目标电导状态。
可选的，所述高可靠共浮栅型Flash存内计算器件阵列结构进行存内运算OUTj＝ΣVi*Wji时(j＝1,2,......m，i＝1,2,......n)，运算规则如下：
(1)当Wji≥0时，将Wji转化为阵列中第2j-1行，第i列对应存内计算器件存储的权重值，即电导状态；当Wji<0时，将Wji转化为阵列中第2j行，第i列对应存内计算器件存储的权重值，即电导状态；
(2)将Vi转化为第i列存内计算器件中FGMOS型权重存储管T3漏端所连接位线rBL<i>的电位；
(3)同时对所有rBL<i>施加对应电位Vi；
(4)通过求差电路将第2j-1行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<j>P的电流值，与第2j行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<j>N的电流值相减，得到OUTj。
在本发明提供的高可靠共浮栅型Flash存内计算器件及阵列结构中，包含1个MOS型选通管T1，一个FGMOS型权重编程管T2和1个FGMOS型权重存储管T3；FGMOS型权重编程管T2和FGMOS型权重存储管T3通过高可靠共浮栅方式实现FGMOS型权重编程管T2对FGMOS型权重存储管T3多种电导状态的控制，进而可以实现Flash器件的存内运算功能，权重调节范围广；采用电子注入效率高的BTBT编程方式，可以有效地提升编程速率；同时，该BTBT编程方式与CHHE及FN编程方式相比，可以减小编程操作对Flash存内计算器件隧道氧化层质量的不利影响，进一步提升该存内计算器件结构的可靠性和工作寿命。本发明通过增加MOS型选通管T1解决阵列中Flash单元的权重配置干扰问题，增强Flash阵列的配置可靠性，权重配置精度高。本发明得到的Flash存内计算器件结构简单，与CMOS工艺兼容，面积小，适用于存算一体架构电路。
附图说明
图1为本发明提供的高可靠共浮栅型Flash存内计算器件等效结构原理图；
图2为本发明提供的高可靠共浮栅型Flash存内计算器件的工作原理图；
图3为共享浮栅多晶层上充电和放电时FGMOS型权重存储管T3的转移特性曲线图；
图4为2行2列的高可靠共浮栅型Flash存内计算器件阵列结构等效结构原理图。
附图标记说明：FG-浮栅、D1-MOS型选通管T1的漏极、S1-FGMOS型权重编程管T2的源极、D2-FGMOS型权重存储管T3的漏极、S2-FGMOS型权重存储管T3的源极、B-衬底(N阱)、cgWL<1>P-连接第1行存内计算器件中FGMOS型权重编程管T2控制栅的字线、cgWL<1>N-连接第2行存内计算器件中FGMOS型权重编程管T2控制栅的字线、sgWL<1>P-连接第1行存内计算器件中MOS型选通管T1控制栅的字线、sgWL<1>N-连接第2行存内计算器件中MOS型选通管T1控制栅的字线、cBL<1>-连接第1列存内计算器件中MOS型选通管T1漏端的位线、rBL<1>-连接第1列存内计算器件中FGMOS型权重存储管T3漏端的位线、cBL<2>-连接第2列存内计算器件中MOS型选通管T1漏端的位线、rBL<2>-连接第2列存内计算器件中FGMOS型权重存储管T3漏端的位线、rSL<1>P-连接第1行存内计算器件中FGMOS型权重存储管T3源端的源线、rSL<1>N-连接第2行存内计算器件中FGMOS型权重存储管T3源端的源线。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种高可靠共浮栅型Flash存内计算器件及阵列结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种高可靠共浮栅型Flash存内计算器件，其结构如图1所示，包含1个MOS型选通管T1，一个FGMOS型权重编程管T2和1个FGMOS型权重存储管T3；所述FGMOS型权重编程管T2与FGMOS型权重存储管T3共享浮栅多晶层与控制栅多晶层。
请继续参阅图1，所述MOS型选通管T1的源端与所述FGMOS型权重编程管T2的漏端相连，即所述MOS型选通管T1与所述FGMOS型权重编程管T2为串联关系。所述MOS型选通管T1的控制栅SG与所述FGMOS型权重编程管T2的控制栅CG可以独立控制，分别施加不同电位。
如图2所示，Flash存内计算器件进行编程操作时，使MOS型选通管T1处于开态，采用漏端的BTBT方式对所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3共享的浮栅多晶层充入电荷；Flash存内计算器件进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过FGMOS型权重编程管T2的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制FGMOS型权重存储管T3的电导状态，即当所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3的共享浮栅多晶层上被充电时，所述FGMOS型权重存储管T3的转移特性曲线如图3所示，在控制栅CG电位为0V时，所述FGMOS型权重存储管T3处于导通状态；当所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3的共享浮栅多晶层上充入电荷数量发生改变时，所述FGMOS型权重存储管T3的电导状态发生改变；当所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3的共享浮栅多晶层的电子被完全移除时，所述FGMOS型权重存储管T3的转移特性曲线如图3所示，在控制栅CG电位为0V时，所述FGMOS型权重存储管T3处于关断状态。
实施例二
本发明还提供了一种高可靠共浮栅型Flash存内计算器件阵列结构，该阵列结构中包括2m行高可靠共浮栅型Flash存内计算器件，n列高可靠共浮栅型Flash存内计算器件；其中m，n为正整数，即m和n最少取值为1，阵列的最小结构为2行1列。如图4所示，阵列结构包括若干个呈阵列排布的高可靠共浮栅型Flash存内计算器件，该阵列结构中包括2m行(图4中m＝1)高可靠共浮栅型Flash存内计算器件，n列(图4中n＝2)高可靠共浮栅型Flash存内计算器件。以该阵列中第1行第1列的Flash存内计算器件S11为例，当对该器件进行配置，使其电导状态达到目标状态时，通过在sgWL<1>P上施加一指定电位(sgWL<1>P为连接第一行Flash存内计算器件S11和S12中MOS型选通管T1控制栅的字线)，使Flash存内计算器件S11中的MOS型选通管T1处于开态，通过在sgWL<1>N上施加一指定电位(sgWL<1>N为连接第二行Flash存内计算器件S21和S22中MOS型选通管T1控制栅的字线)，使第二行所有Flash存内计算器件(S21和S22)中的MOS型选通管T1处于关态，在cBL<1>上施加一指定电位(cBL<1>为连接第一列Flash存内计算器件S11和S21中MOS型选通管T1漏端的位线)，采用Flash存内计算器件S11中的MOS型选通管T1漏端的BTBT方式对Flash存内计算器件S11中的FGMOS型权重编程管T2和FGMOS型权重存储管T3的共享浮栅多晶层充入电荷，使Flash存内计算器件S11中的FGMOS型权重存储管T3电导状态达到目标状态。
所述高可靠共浮栅型Flash存内计算器件阵列结构进行存内运算OUT1＝ΣVi*W1i时(j＝1，i＝1,2)，运算规则如下：
(1)当W1i≥0时，将W1i转化为阵列中第1行，第i列对应存内计算器件存储的权重值，即电导状态；当W1i<0时，将W1i转化为阵列中第2行，第i列对应存内计算器件存储的权重值，即电导状态；
(2)将Vi转化为第i列存内计算器件中FGMOS型权重存储管T3漏端所连接位线rBL<i>的电位；
(3)同时对所有rBL<i>施加对应电位Vi；
(4)通过求差电路将第1行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<1>P的电流值，与第2行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<1>N的电流值相减，得到OUT1。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (1)

1.一种高可靠共浮栅型Flash存内计算器件阵列结构，包括若干个呈阵列排布的高可靠共浮栅型Flash存内计算器件；
所述高可靠共浮栅型Flash存内计算器件包括1个MOS型选通管T1、一个FGMOS型权重编程管T2和1个FGMOS型权重存储管T3；所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3共享浮栅多晶层与控制栅多晶层；
所述MOS型选通管T1的源端与所述FGMOS型权重编程管T2的漏端相连，两者为串联关系；所述MOS型选通管T1的控制栅SG与所述FGMOS型权重编程管T2的控制栅CG独立控制，分别施加不同电位；
所述MOS型选通管T1、所述FGMOS型权重编程管T2和所述FGMOS型权重存储管T3位于同一衬底内部；
对Flash存内计算器件进行编程操作时，使MOS型选通管T1处于开态，采用漏端的BTBT方式对所述FGMOS型权重编程管T2与所述FGMOS型权重存储管T3共享的浮栅多晶层充入电荷；
对Flash存内计算器件进行擦除操作时，采用源端FN隧穿方式或全沟道均匀FN隧穿方式移去所述浮栅多晶层上的电荷；通过FGMOS型权重编程管T2的编程和擦除两种方式改变所述浮栅多晶层中的电荷，进而控制所述FGMOS型权重存储管T3的电导状态；
其特征在于，所述高可靠共浮栅型Flash存内计算器件阵列结构包括2m行高可靠共浮栅型Flash存内计算器件，n列高可靠共浮栅型Flash存内计算器件；其中m，n为正整数；
对高可靠共浮栅型Flash存内计算器件阵列结构中第i行第j列的Flash存内计算器件进行配置，使其FGMOS型权重存储管T3电导状态达到目标状态时，通过在该Flash存内计算器件的MOS型选通管T1的控制栅SG上施加一指定电位，使MOS型选通管T1处于开态，在MOS型选通管T1的漏端D1施加一指定电位，采用MOS型选通管T1漏端的BTBT方式对FGMOS型权重编程管T2和FGMOS型权重存储管T3的共享浮栅多晶层充入电子，使FGMOS型权重存储管T3达到目标电导状态；
所述高可靠共浮栅型Flash存内计算器件阵列结构进行存内运算OUTj=ΣVi*Wji时（j=1,2,......m，i=1,2,......n），运算规则如下：
（1）当Wji≥0时，将Wji转化为阵列中第2j-1行，第i列对应存内计算器件存储的权重值，即电导状态；当Wji<0时，将Wji转化为阵列中第2j行，第i列对应存内计算器件存储的权重值，即电导状态；
（2）将Vi转化为第i列存内计算器件中FGMOS型权重存储管T3漏端所连接位线rBL<i>的电位；
（3）同时对所有rBL<i>施加对应电位Vi；
（4）通过求差电路将第2j-1行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<j>P的电流值，与第2j行存内计算器件中FGMOS型权重存储管T3源端所连接源线rSL<j>N的电流值相减，得到OUTj。
CN202111294860.7A 2021-11-03 2021-11-03 一种高可靠共浮栅型Flash存内计算器件及阵列结构 Active CN114005477B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111294860.7A CN114005477B (zh) 2021-11-03 2021-11-03 一种高可靠共浮栅型Flash存内计算器件及阵列结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111294860.7A CN114005477B (zh) 2021-11-03 2021-11-03 一种高可靠共浮栅型Flash存内计算器件及阵列结构

Publications (2)

Publication Number Publication Date
CN114005477A CN114005477A (zh) 2022-02-01
CN114005477B true CN114005477B (zh) 2023-03-10

Family

ID=79926894

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111294860.7A Active CN114005477B (zh) 2021-11-03 2021-11-03 一种高可靠共浮栅型Flash存内计算器件及阵列结构

Country Status (1)

Country Link
CN (1) CN114005477B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115295049A (zh) * 2022-08-11 2022-11-04 中国电子科技集团公司第五十八研究所 一种共浮栅型Flash存内计算器件及阵列结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69432568T2 (de) * 1991-08-29 2004-02-26 Hyundai Electronics Industries Co., Ltd. Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
JP6053474B2 (ja) * 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
CN107180833B (zh) * 2017-06-22 2021-05-25 中国电子科技集团公司第五十八研究所 一种抗辐射Sense-Switch型pFLASH开关单元结构及其制备方法
CN111523658B (zh) * 2020-07-02 2020-12-15 南京优存科技有限公司 双位存储单元及其在存内计算的电路结构
CN111834371B (zh) * 2020-07-30 2022-08-02 中国电子科技集团公司第五十八研究所 一种浮栅型flash突触器件结构及其制备方法

Also Published As

Publication number Publication date
CN114005477A (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
US6903361B2 (en) Non-volatile memory structure
CN111523658A (zh) 双位存储单元及其在存内计算的电路结构
KR102473579B1 (ko) 가중치 소자 및 이의 작동 방법
US10600488B2 (en) Non-volatile memory device including decoupling circuit
De et al. 28 nm HKMG-based current limited FeFET crossbar-array for inference application
CN101965638A (zh) 非易失性随机存取存储器
CN101986389B (zh) 闪存单元、闪存装置及其编程方法
CN114005477B (zh) 一种高可靠共浮栅型Flash存内计算器件及阵列结构
CN110543937A (zh) 神经网络及操作方法、神经网络信息处理系统
US11443792B1 (en) Memory cell, memory cell arrangement, and methods thereof
CN209103825U (zh) 闪存单元、闪存模块以及闪存芯片
CN109741773B (zh) 一种基于积累模式阻变场效应晶体管的与非型存储阵列
Parmar et al. Demonstration of Differential Mode FeFET-Array for multi-precision storage and IMC applications
CN117337621A (zh) 存储器及其制造方法
CN101430930B (zh) 一种电阻转换存储单元及其方法
CN115295049A (zh) 一种共浮栅型Flash存内计算器件及阵列结构
US20220374202A1 (en) Multiply operation circuit, multiply and accumulate circuit, and methods thereof
US20070007510A1 (en) Stackable memory device and organic transistor structure
US6646925B2 (en) Method and system for discharging the bit lines of a memory cell array after erase operation
CN103646666B (zh) Nor型内容可寻址存储器
CN111243648A (zh) 闪存单元、闪存模块以及闪存芯片
US20200118631A1 (en) Method for operating low-current eeprom array
CN107221350B (zh) 存储器系统、存储器阵列及其读和编程操作方法
Song et al. Improve the Linearity of NOR Flash Memory Used for Vector Matrix Multiplication
US7564708B2 (en) Method of programming memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant