CN107221350B - 存储器系统、存储器阵列及其读和编程操作方法 - Google Patents

Abstract

一种存储器系统、存储器阵列及其读和编程操作方法，存储器阵列包括呈阵列排布的闪存单元；每一闪存单元包括N个分栅闪存单元，每一分栅闪存单元具有源极、漏极、字线栅、第一和第二控制栅；N个分栅闪存单元的第一控制栅均连接第一控制栅线，N个分栅闪存单元的第二控制栅均连接第二控制栅线，N个分栅闪存单元的字线栅均连接字线；N个分栅闪存单元中的第i个分栅闪存单元的漏极经由接触孔连接第i位线，第i个分栅闪存单元的源极经由接触孔连接第i+1位线，第j个分栅闪存单元的源极经由接触孔连接第j位线，第j个分栅闪存单元的漏极经由接触孔连接第j+1位线；N≥3且为正整数，i为奇数，j为偶数。本发明方案可降低存储器阵列的面积。

Description

存储器系统、存储器阵列及其读和编程操作方法

技术领域

本发明涉及领域存储器技术领域，特别涉及一种存储器系统、存储器阵列及其读和编程操作方法。

背景技术

闪存(Flash)作为一种非易失性存储器，如今已成为非易失性半导体存储技术的主流。在各种各样的闪存器件中，基本可以分为叠栅结构和分栅结构两种类型。其中，叠栅结构存在过擦除问题，使得其电路设计复杂；相对而言，分栅结构有效避免了过擦除效应，使得电路设计相对简单。此外，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，使得分栅型闪存被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

在分栅结构的闪存中，每一个分栅闪存单元分别可以具有源极、漏极、第一控制栅、字线栅和第二控制栅。并且，在闪存中，每一个分栅闪存单元的源极和漏极分别连接对应的位线，字线栅连接字线，控制栅分别连接对应的控制栅线，也即一般而言，每一分栅闪存单元对应地连接两条位线。为了节约面积，进一步地出现了每两个分栅闪存单元对应地连接三条位线的结构，也即其中一条位线被相邻的两个分栅闪存单元共享。

在存储器中包含有存储器阵列以及其他电路模块，如灵敏放大器(SensitiveAmplifier，简称SA)、译码器等。由于存储器阵列的面积紧密地关系到存储器的成本，因此，在存储器设计中，如何不断地降低存储器阵列的面积始终是设计者面临的技术问题。

发明内容

本发明解决的技术问题是如何有效地降低存储器阵列的面积。

为解决上述技术问题，本发明实施例提供一种存储器阵列，包括呈阵列排布的闪存单元；每一所述闪存单元包括N个分栅闪存单元，每一分栅闪存单元具有源极、漏极、第一控制栅、字线栅和第二控制栅；所述N个分栅闪存单元的第一控制栅均连接第一控制栅线，所述N个分栅闪存单元的第二控制栅均连接第二控制栅线，所述N个分栅闪存单元的字线栅均连接字线；所述N个分栅闪存单元中的第i个分栅闪存单元的漏极经由接触孔连接第i位线，第i个分栅闪存单元的源极经由接触孔连接第i+1位线，第j个分栅闪存单元的源极经由接触孔连接第j位线，第j个分栅闪存单元的漏极经由接触孔连接第j+1位线；其中，N为大于等于3的正整数，i为奇数，j为偶数。

可选地，对于所述存储器阵列的每一行闪存单元中相邻的第一闪存单元和第二闪存单元，当N为奇数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上；当N为偶数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上。

可选地，相邻两列闪存单元之间具有浅沟槽隔离区，其中，各个浅沟槽隔离区的延伸方向相同且宽度相等；各个位线的延伸方向相同且宽度相等；各个接触孔的内径相等。

为解决上述技术问题，本发明实施例还提供一种上述存储器阵列的读操作方法，所述读操作方法包括：当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m位线的存储位时，通过对第1至第m位线预充电至第一电压，对第m+1至第N+1位线施加第二电压，对所述字线施加第三电压，对所述第一控制栅线施加第四电压，对所述第二控制栅线施加第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待读取状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待读取状态；当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m+1位线的存储位时，通过对所述第1至第m位线施加所述第二电压，对所述第m+1至第N+1位线预充电至所述第一电压，对所述字线施加所述第三电压，对所述第一控制栅线施加所述第四电压，对所述第二控制栅线施加所述第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待读取状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待读取状态；对所述第m个分栅闪存单元的第一存储位进行读操作；其中，所述第一电压小于所述第二电压，m为正整数，且m≤N。

可选地，所述第一电压的范围为0.1至0.3V。

可选地，所述第二电压的范围为1.2至1.5V。

可选地，所述第二电压经由PMOS晶体管的源极输出，其中，所述PMOS晶体管的漏极接入所述存储器阵列的供电电压，所述PMOS晶体管受控导通。

可选地，所述第三电压的范围为3至6V；当所述第m个分栅闪存单元的第一存储位连接有所述第一控制栅线时，所述第四电压的范围为3至6V，所述第五电压为0V或等于所述存储器阵列的供电电压；当所述第m个分栅闪存单元的第一存储位连接有所述第二控制栅线时，所述第四电压为0V或等于所述存储器阵列的供电电压，所述第五电压的范围为3至6V。

为解决上述技术问题，本发明实施例还提供一种上述存储器阵列的编程操作方法，所述编程操作方法包括：当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m位线的存储位时，通过对第1至第m位线施加第一电压，对第m+1至第N+1位线施加第二电压，对所述字线施加第三电压，对所述第一控制栅线施加第四电压，对所述第二控制栅线施加第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待编程状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待编程状态；当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m+1位线的存储位时，通过对所述第1至第m位线施加所述第二电压，对所述第m+1至第N+1位线施加所述第一电压，对所述字线施加所述第三电压，对所述第一控制栅线施加所述第四电压，对所述第二控制栅线施加所述第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待编程状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待编程状态；对所述第m个分栅闪存单元的第一存储位进行编程操作；其中，所述第一电压大于所述第二电压，m为正整数，且m≤N。

可选地，所述第一电压的范围为4至7V，所述第二电压的范围为0.1至0.5V，所述第三电压的范围为1至2V；当所述第m个分栅闪存单元的第一存储位连接有所述第一控制栅线时，所述第四电压的范围为7至10V，所述第五电压的电压范围为4至6V；当所述第m个分栅闪存单元的第一存储位连接有所述第二控制栅线时，所述第四电压的范围为4至6V，所述第五电压的范围为7至10V。

为解决上述技术问题，本发明实施例还提供一种存储器系统，所述存储器系统包括第一存储器，所述第一存储器包括上述存储器阵列。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例的存储器阵列中，每一闪存单元中包含的N个分栅闪存单元占用第一至第N+1位线，共N+1条位线，N为大于等于3的正整数，也即除第一位线和第N+1位线以外的N-1条位线被相邻的两个分栅闪存单元共享，在存储器阵列中包含的闪存单元数量既定的情况下，大大降低了位线的总数量，相比于现有技术，本发明实施例的方案可以有效地降低存储器阵列的面积，进而降低存储器的成本。

进一步而言，由于在本发明实施例的存储器阵列中，对于每一行中的每两个相邻的闪存单元，当N为奇数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上，当N为偶数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上，因此，在同一延伸线上，所述第一闪存单元的第N+1位线和第二闪存单元的第一位线未同时连接有接触孔，可以有效地防止在器件有源区上，因接触孔距离较近导致的接触孔相连，导致存储器阵列功能异常，进而有效地提高存储器的良品率。

进一步而言，本发明实施例的存储器阵列的读操作方法可以包括：当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m位线的存储位时，通过对第1至第m位线预充电至第一电压，对第m+1至第N+1位线施加第二电压，对所述字线施加第三电压，对所述第一控制栅线施加第四电压，对所述第二控制栅线施加第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待读取状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待读取状态，m≤N。相比于将所述第1至第m位线施加0V的电压，对所述第m+1至第N+1位线预充电至电压范围为0.7至1V的电压的方案相比，由于本发明实施例中的所述第一电压小于所述第二电压，因此，在保证所述第m个分栅闪存单元的漏极和源极的电压之差大于预设值的情况下，所述第一电压可以低于0.7至1V，以降低预充电的时间和功耗；同理，当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m+1位线的存储位时，也可以降低预充电的时间和功耗。

附图说明

图1是本发明实施例的一种闪存单元的电路图。

图2是本发明实施例的一种分栅闪存单元的剖面图。

图3是本发明实施例的另一种闪存单元的电路图。

图4是本发明实施例的一种存储器阵列的版图示意图。

图5是本发明实施例的另一种存储器阵列的版图示意图。

图6是一种对图1所示的闪存单元进行读操作的示意图。

具体实施方式

如背景技术部分所述，由于存储器阵列的面积紧密地关系到存储器的成本，因此，在存储器设计中，如何不断地降低存储器阵列的面积始终是设计者面临的技术问题，而现有技术中的存储器阵列面积依然具有可改善的空间。

本发明实施例提出一种存储器阵列，包括多个呈阵列排布的闪存单元，每一所述闪存单元包括N个分栅闪存单元，占用N+1条位线，N为大于等于3的正整数，可以有效地降低存储器阵列的面积，进而降低存储器的成本。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图1所示，本发明实施例公开了一种存储器阵列(图未示)，所述存储器阵列可以包括呈阵列排布的闪存单元100。每一所述闪存单元可以包括N个分栅闪存单元(参见图1中的分栅闪存单元1、2、3、……和N)，其中，N为大于等于3的正整数。

由于所述N个分栅闪存单元1至N的结构相同，以下将以所述第一个分栅闪存单元1的结构为例进行介绍。

如图2所示，所述第一个分栅闪存单元1可以分别具有源极(图中未标示)、漏极(图中未标示)、第一控制栅CG0、字线栅WL和第二控制栅CG1。其中，所述漏极和源极分别连接由N+掺杂区形成的漏极区域101和源极区域102；所述漏极区域101和所述源极区域102之间形成有P型掺杂的沟道区103，所述沟道区103的表面用于形成连接所述漏极区域101和所述源极区域102的沟道。在所述沟道区103的表面上方形成有所述第一控制栅CG0、字线栅WL和第二控制栅CG1，所述第一控制栅CG0、字线栅WL和第二控制栅CG1依次并排排列在所述漏极区域101和所述源极区域102之间，所述第一控制栅CG0和所述第二控制栅CG1中分别包括有用于存储电荷的浮栅FG0和FG1，以形成所述第一分栅闪存单元10的第一存储位和第二存储位。所述第一控制栅CG0和所述第二控制栅CG1在所述字线栅WL两侧呈对称结构，所述漏极区域101和所述源极区域102呈对称结构。所述漏极可以连接第一位线BL，所述源极可以连接第二位线BLB。

继续参见图1，所述N个分栅闪存单元1至N的第一控制栅(图中未标示)均连接第一控制栅线CG0，所述N个分栅闪存单元的第二控制栅(图中未标示)均连接第二控制栅线CG1，所述N个分栅闪存单元的字线栅(图中未标示)均连接字线WL1。

所述第一个分栅闪存单元1的漏极经由接触孔(图未示)连接第一位线BL1，所述第一个分栅闪存单元1的源极经由接触孔(Contact)连接第二位线BL2，所述第二个分栅闪存单元2的源极经由接触孔连接所述第二位线BL2，所述第二个分栅闪存单元2的漏极经由接触孔连接第三位线BL3，所述第三个分栅闪存单元3的漏极经由接触孔连接所述第三位线BL3，所述第四个分栅闪存单元4的源极经由接触孔连接第四位线BL4，以此类推至第N个分栅闪存单元。

总结而言，所述N个分栅闪存单元中的第i个分栅闪存单元的漏极经由接触孔连接第i位线，第i个分栅闪存单元的源极经由接触孔连接第i+1位线；第j个分栅闪存单元的源极经由接触孔连接第j位线，第j个分栅闪存单元的漏极经由接触孔连接第j+1位线；其中，i为奇数，j为偶数。图1示出的闪存单元100对应于N为奇数的情况，图3示出的闪存单元200则对应于N为偶数的情况。

关于所述闪存单元200的更多信息请参见前文对所述闪存单元100的相关描述，此处不再一一赘述。

继续参见图1，在本发明实施例的存储器阵列中，每一闪存单元100中包含的N个分栅闪存单元1至N占用第一至第N+1位线，共N+1条位线，也即除第一位线BL1和第N+1位线BLN+1以外的N-1条位线被相邻的两个分栅闪存单元共享。在存储器阵列中包含的闪存单元100数量既定的情况下，降低了位线的总数量，而且在存储器阵列中，位线的间距(Pitch)的最小值受到半导体工艺的特征尺寸的限定，因此，相比于现有技术，采用本发明实施例方案可以有效地降低存储器阵列的面积，进而降低存储器的成本。

图4示出了本发明实施例一种存储器阵列300的版图示意图。本发明实施例仅以所述存储器阵列300包括有2行2列的上述闪存单元为例进行说明，实际上其包含的行数和列数视存储器的存储容量而定。进一步地，图4示出的闪存单元中包含的分栅闪存单元的数量为奇数，此处仅以N＝5作为示例进行阐述。

参见图4，在存储器阵列300中的第一行中，第一闪存单元100-1和第二闪存单元100-2为相邻的两个闪存单元，二者分别连接字线WL1、第一控制栅线CG0_1和第二控制栅线CG1_1；所述第一闪存单元100-1以及与其处于同列的闪存单元各自连接第一位线BL1_1、第二位线BL2_1、第三位线BL3_1、第四位线BL4_1和第五位线BL5_1；所述第二闪存单元100-2以及与其处于同列的闪存单元各自连接第一位线BL1_2、第二位线BL2_2、第三位线BL3_2、第四位线BL4_2和第五位线BL5_2；所述存储器阵列300中第二行的闪存单元分别连接字线WL2、第一控制栅线CG0_2和第二控制栅线CG1_2。其中，所述第一闪存单元100-1和第二闪存单元100-2的结构和工作原理请参见前文对所述闪存单元100的相关描述，此处不再一一赘述。

优选地，当N为奇数时，对于所述存储器阵列300的每一行闪存单元中相邻的第一闪存单元100-1和第二闪存单元100-2，所述第一闪存单元100-1中所有引出漏极的接触孔与所述第二闪存单元100-2中所有引出源极的接触孔在行方向上排布于同一延伸线104上，且所述第一闪存单元100-1中所有引出源极的接触孔与所述第二闪存单元100-2中所有引出漏极的接触孔在行方向上排布于同一延伸线105上。进一步地，连接同一位线的两个接触孔距离较近，例如，连接第二位线BL2_1的两个接触孔，其中一个处于第一位线BL1_1和所述第二位线BL2_1之间，该接触孔更靠近所述第二位线BL2_1，另一个处于所述第二位线BL2_1和第三位线BL3_1之间，该接触孔更靠近所述第二位线BL2_1。

在本发明实施例中，无论N为奇数或偶数，在同一延伸线上，所述第一闪存单元100-1的第五位线BL5_1和第二闪存单元100-2的第一位线BL1_2未同时连接有接触孔，可以有效地防止在器件有源区上，因接触孔距离较近导致的接触孔相连，导致存储器阵列300的功能异常，进而有效地提高存储器的良品率。以此类推，对于存储器阵列300的其他行中每两个相邻的闪存单元均有上述特性。

图5示出了本发明实施例另一种存储器阵列400的版图示意图，同样以包括有2行2列的上述闪存单元为例进行说明，实际上其包含的行数和列数视存储器的存储容量而定。进一步地，图5示出的闪存单元中包含的分栅闪存单元的数量为偶数，此处仅以N＝4作为示例进行阐述。

在存储器阵列400中的第一行中，第一闪存单元200-1和第二闪存单元200-2为相邻的两个闪存单元，二者分别连接字线WL1、第一控制栅线CG0_1和第二控制栅线CG1_1；所述第一闪存单元200-1以及与其处于同列的闪存单元各自连接第一位线BL1_1、第二位线BL2_1、第三位线BL3_1和第四位线BL4_1；所述第二闪存单元200-2以及与其处于同列的闪存单元各自连接第一位线BL1_2、第二位线BL2_2、第三位线BL3_2和第四位线BL4_2；所述存储器阵列400中第二行的闪存单元分别连接字线WL2、第一控制栅线CG0_2和第二控制栅线CG1_2。其中，所述第一闪存单元200-1和第二闪存单元200-2的结构和工作原理请参见前文对所述闪存单元200的相关描述，此处不再一一赘述。

优选地，当N为偶数时，所述第一闪存单元200-1中所有引出漏极的接触孔与所述第二闪存单元200-2中所有引出漏极的接触孔在行方向上排布于同一延伸线104上，且所述第一闪存单元200-1中所有引出源极的接触孔与所述第二闪存单元200-2中所有引出源极的接触孔在行方向上排布于同一延伸线105上。

与上述存储器阵列300相类似，所述存储器阵列400可以有效地防止在器件有源区上，因接触孔距离较近导致的接触孔相连，导致存储器阵列功能异常，进而有效地提高存储器的良品率。

继续参见图5，在本发明实施例中，相邻两列闪存单元之间可以具有浅沟槽隔离区(Shallow Trench Isolation，简称STI)，其中，各个STI的延伸方向可以相同且宽度相等。此外，上述各个位线，也即所述第一至第N+1位线BL1至BLN+1，的延伸方向可以相同且宽度相等；上述各个接触孔的内径可以相等。所述接触孔可以为通孔，内部填充有导电材料，但不限于此，所述接触孔也可以为盲孔，视具体的工艺需求而定。

需要说明的是，在对本发明实施例的存储器阵列进行加工时，可以根据实际的工艺需求对上述STI、各个位线以及接触孔的尺寸等参数进行设定，本发明实施例不进行特殊限制。

进一步地，本发明实施例还公开了一种上述存储器阵列300(参见图4)或400(参见图5)的读操作方法。其中，所述存储器阵列300或400可以包括有N个图1所示的闪存单元100或图2所示的闪存单元200。以下将以存储器阵列包括有N个所述闪存单元100为例进行说明。

参见图6，所述存储器阵列的读操作方法可以包括不限定执行顺序的以下步骤：

当所述N个分栅闪存单元1至N中的第m个分栅闪存单元m的第一存储位为连接第m位线的存储位A时，m为正整数，且m≤N，例如m＝3，通过对第1至第m位线BL1至BLm预充电至第一电压V1，对第m+1至第N+1位线BLm+1至BLN+1施加第二电压V2，对所述字线WL1施加第三电压(图未示)，对所述第一控制栅线CG0施加第四电压(图未示)，对所述第二控制栅线CG1施加第五电压(图未示)，选中所述第m个分栅闪存单元m的第一存储位A，以使其处于待读取状态，并阻止所述第m个分栅闪存单元m以外的其他分栅闪存单元处于待读取状态；其中，所述第一电压V1小于所述第二电压V2；

当所述N个分栅闪存单元1至N中的第m个分栅闪存单元m的第一存储位为连接第m+1位线的存储位B时，通过对所述第1至第m位线BL1至BLm施加所述第二电压V2，对所述第m+1至第N+1位线BLm+1至BLN+1预充电至所述第一电压V1，此处需要说明的是，图6中示出的为所述第一存储位为存储位A的情况，当所述第一存储位为存储器B时，对上述各位线施加的电压应进行相应调整，对所述字线WL1施加所述第三电压，对所述第一控制栅线CG0施加所述第四电压，对所述第二控制栅线CG1施加所述第五电压，选中所述第m个分栅闪存单元m的第一存储位B，以使其处于待读取状态，并阻止所述第m个分栅闪存单元m以外的其他分栅闪存单元处于待读取状态；

对所述第m个分栅闪存单元m的第一存储位A或B进行读操作。

在具体实施中，向所述字线WL1施加一定的电压，同时通过向所述第m位线BLm_1和第m+1位线BLm+1_1施加电压，使得所述第m个分栅闪存单元m的源极和漏极之间由于大量电子的移动而产生电流。可以由灵敏放大器(Sensitive Amplifier，简称SA)读取所述第m位线BLm_1和第m+1位线BLm+1_1上的电流的大小来判断浮栅中存储电子的多少，从而实现对所述第一分栅闪存单元10所存储数据的读取，电流大则读取数据为1，电流小则读取数据为0。

在现有技术中，若对所述第m个分栅闪存单元m的第一存储位A进行读操作，一般将对所述第1至第m位线BL1至BLm施加0V的电压，对所述第m+1至第N+1位线BLm+1至BLN+1预充电至电压范围为0.7至1V。在具体实施中，为了不断降低存储器阵列的面积，N的取值不断增大，在采用预充电电路(图未示)对所述第m+1至第N+1位线BLm+1至BLN+1预充电至较高的0.7至1V时，预充电的时间和功耗显著增加。

对比而言，由于本发明实施例中的所述第一电压V1小于所述第二电压V2，因此，在保证所述第m个分栅闪存单元m的漏极和源极的电压之差大于预设值的情况下，所述第一电压V1可以低于0.7至1V，以降低预充电的时间和功耗。

在本发明一优选实施例中，所述第一电压V1的范围可以为0.1至0.3V，例如0.2V。

在本发明一优选实施例中，所述第二电压V2的范围可以为1.2至1.5V，例如1.35V。

例如，在具体实施中，所述第二电压V2可以经由PMOS晶体管(图未示)的源极输出，其中，所述PMOS晶体管的漏极接入所述存储器阵列的供电电压(例如1.5V)，所述PMOS晶体管受控导通，所述PMOS晶体管的漏极与源极之间的压差可以为0.15V，则所述第二电压V2等于1.35V。

需要说明的是，所述第二电压V2还可以采用其他任何适当的方式产生，只要能够保证所述第m个分栅闪存单元m的漏极和源极的电压之差大于所述预设值即可。

优选地，所述第三电压的范围可以为3至6V；当所述第m个分栅闪存单元m的第一存储位连接有所述第一控制栅线CG0时，所述第四电压的范围可以为3至6V，所述第五电压可以为0V或等于所述存储器阵列的供电电压；当所述第m个分栅闪存单元m的第一存储位连接有所述第二控制栅线CG1时，所述第四电压可以为0V或等于所述存储器阵列的供电电压，所述第五电压的范围可以为3至6V。

例如，可对上述各个位线、字线和控制栅线按照如下表1所示的数值(单位为V)施加电压，对所述第m个分栅闪存单元m的存储位A或B进行读操作，其中，Vdd为所述存储器阵列的供电电压。

表1

进一步地，本发明实施例还公开了一种上述存储器阵列的编程操作方法。继续参见图6，所述存储器阵列的编程操作方法可以包括不限定执行顺序的以下步骤：

当所述N个分栅闪存单元1至N中的第m个分栅闪存单元m的第一存储位为连接第m位线的存储位A时，通过对第1至第m位线BL1至BLm施加第一电压V1，对第m+1至第N+1位线BLm+1至BLN+1施加第二电压V2，对所述字线WL1施加第三电压(图未示)，对所述第一控制栅线CG0施加第四电压(图未示)，对所述第二控制栅线CG1施加第五电压(图未示)，选中所述第m个分栅闪存单元m的第一存储位A，以使其处于待编程状态，并阻止所述第m个分栅闪存单元m以外的其他分栅闪存单元处于待编程状态；其中，所述第一电压V1大于所述第二电压V2，m为正整数，且m≤N；

当所述N个分栅闪存单元1至N中的第m个分栅闪存单元m的第一存储位为连接第m+1位线的存储位B时，通过对所述第1至第m位线BL1至BLm施加所述第二电压V2，对所述第m+1至第N+1位线BLm+1至BLN+1施加所述第一电压V1，此处需要说明的是，图6中示出的为所述第一存储位为存储位A的情况，当所述第一存储位为存储器B时，对上述各位线施加的电压应进行相应调整，对所述字线WL1施加所述第三电压，对所述第一控制栅线CG0施加所述第四电压，对所述第二控制栅线CG1施加所述第五电压，选中所述第m个分栅闪存单元m的第一存储位B，以使其处于待编程状态，并阻止所述第m个分栅闪存单元m以外的其他分栅闪存单元处于待编程状态；

对所述第m个分栅闪存单元m的第一存储位A或B进行编程操作。

在具体实施中，可以通过对所述第一存储位A或B对应的浮栅上连接的控制栅线施加较高的正电压，并且，通过向所述所述第m位线BLm_1和第m+1位线BLm+1_1施加电压，使得所述第m个分栅闪存单元m的源极和漏极之间产生沟道电流，增加在源极和漏极之间传导的电子能量，当热电子被注入到被编程的浮栅时，完成编程操作。

优选地，所述第一电压V1的范围可以为4至7V，所述第二电压V2的范围可以为0.1至0.5V，所述第三电压的范围可以为1至2V；当所述第m个分栅闪存单元m的第一存储位连接有所述第一控制栅线VG0时，所述第四电压的范围可以为7至10V，所述第五电压的电压范围可以为4至6V；当所述第m个分栅闪存单元m的第一存储位连接有所述第二控制栅线CG1时，所述第四电压的范围可以为4至6V，所述第五电压的范围可以为7至10V。

在具体实施中，所述第二电压V2可以由适当的电压源或根据电流源经由阻抗电路产生。

例如，可对上述各个位线、字线和控制栅线按照如下表1所示的数值(单位为V)施加电压，对所述第m个分栅闪存单元m的存储位A或B进行读操作，其中，表格中的Vdd(图6中未示出)表示所述存储器阵列的供电电压。

表2

进一步地，关于本发明实施例的存储器阵列的擦除操作方法可以采用现有技术中的方案进行实施，此处不再赘述。

本发明实施例还公开了一种存储器系统，所述存储器系统可以包括第一存储器，所述第一存储器包括图3所示的存储器阵列300或图4所示的存储器阵列400。

本发明实施例还公开了一种存储器系统，所述存储器系统可以包括第一存储器，所述第一存储器包括图3所示的存储器阵列300或图4所示的存储器阵列400，进一步地，所述存储器系统中的电路部件可以执行上述存储器阵列的读操作方法和/或编程操作方法。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储器阵列，包括呈阵列排布的闪存单元；其特征在于，每一所述闪存单元包括N个分栅闪存单元，每一分栅闪存单元具有源极、漏极、第一控制栅、字线栅和第二控制栅；

所述N个分栅闪存单元的第一控制栅均连接第一控制栅线，所述N个分栅闪存单元的第二控制栅均连接第二控制栅线，所述N个分栅闪存单元的字线栅均连接字线；

所述N个分栅闪存单元中的第i个分栅闪存单元的漏极经由接触孔连接第i位线，第i个分栅闪存单元的源极经由接触孔连接第i+1位线，第j个分栅闪存单元的源极经由接触孔连接第j位线，第j个分栅闪存单元的漏极经由接触孔连接第j+1位线；其中，N为大于等于3的正整数，i为奇数，j为偶数；

对于所述存储器阵列的每一行闪存单元中相邻的第一闪存单元和第二闪存单元，当N为奇数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上；当N为偶数时，所述第一闪存单元中所有引出漏极的接触孔与所述第二闪存单元中所有引出漏极的接触孔在行方向上排布于同一延伸线上，且所述第一闪存单元中所有引出源极的接触孔与所述第二闪存单元中所有引出源极的接触孔在行方向上排布于同一延伸线上。

2.根据权利要求1所述的存储器阵列，其特征在于，相邻两列闪存单元之间具有浅沟槽隔离区，其中，各个浅沟槽隔离区的延伸方向相同且宽度相等；

各个位线的延伸方向相同且宽度相等；

各个接触孔的内径相等。

3.一种权利要求1或2所述的存储器阵列的读操作方法，其特征在于，包括：

当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m位线的存储位时，通过对第1至第m位线预充电至第一电压，对第m+1至第N+1位线施加第二电压，对所述字线施加第三电压，对所述第一控制栅线施加第四电压，对所述第二控制栅线施加第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待读取状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待读取状态；

当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m+1位线的存储位时，通过对所述第1至第m位线施加所述第二电压，对所述第m+1至第N+1位线预充电至所述第一电压，对所述字线施加所述第三电压，对所述第一控制栅线施加所述第四电压，对所述第二控制栅线施加所述第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待读取状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待读取状态；

对所述第m个分栅闪存单元的第一存储位进行读操作；

其中，所述第一电压小于所述第二电压，m为正整数，且m≤N。

4.根据权利要求3所述的存储器阵列的读操作方法，其特征在于，所述第一电压的范围为0.1至0.3V。

5.根据权利要求4所述的存储器阵列的读操作方法，其特征在于，所述第二电压的范围为1.2至1.5V。

6.根据权利要求5所述的存储器阵列的读操作方法，其特征在于，所述第二电压经由PMOS晶体管的源极输出，其中，所述PMOS晶体管的漏极接入所述存储器阵列的供电电压，所述PMOS晶体管受控导通。

7.根据权利要求5所述的存储器阵列的读操作方法，其特征在于，所述第三电压的范围为3至6V；

当所述第m个分栅闪存单元的第一存储位连接有所述第一控制栅线时，所述第四电压的范围为3至6V，所述第五电压为0V或等于所述存储器阵列的供电电压；

当所述第m个分栅闪存单元的第一存储位连接有所述第二控制栅线时，所述第四电压为0V或等于所述存储器阵列的供电电压，所述第五电压的范围为3至6V。

8.一种权利要求1或2所述的存储器阵列的编程操作方法，其特征在于，包括：

当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m位线的存储位时，通过对第1至第m位线施加第一电压，对第m+1至第N+1位线施加第二电压，对所述字线施加第三电压，对所述第一控制栅线施加第四电压，对所述第二控制栅线施加第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待编程状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待编程状态；

当所述N个分栅闪存单元中的第m个分栅闪存单元的第一存储位为连接第m+1位线的存储位时，通过对所述第1至第m位线施加所述第二电压，对所述第m+1至第N+1位线施加所述第一电压，对所述字线施加所述第三电压，对所述第一控制栅线施加所述第四电压，对所述第二控制栅线施加所述第五电压，选中所述第m个分栅闪存单元的第一存储位，以使其处于待编程状态，并阻止所述第m个分栅闪存单元以外的其他分栅闪存单元处于待编程状态；

对所述第m个分栅闪存单元的第一存储位进行编程操作；

其中，所述第一电压大于所述第二电压，m为正整数，且m≤N。

9.根据权利要求8所述的存储器阵列的编程操作方法，其特征在于，所述第一电压的范围为4至7V，所述第二电压的范围为0.1至0.5V，所述第三电压的范围为1至2V；

当所述第m个分栅闪存单元的第一存储位连接有所述第一控制栅线时，所述第四电压的范围为7至10V，所述第五电压的电压范围为4至6V；

当所述第m个分栅闪存单元的第一存储位连接有所述第二控制栅线时，所述第四电压的范围为4至6V，所述第五电压的范围为7至10V。

10.一种存储器系统，其特征在于，包括第一存储器，所述第一存储器包括权利要求1或2所述的存储器阵列。

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