CN108806751B - 多次可程式闪存单元阵列及其操作方法、存储器件 - Google Patents

多次可程式闪存单元阵列及其操作方法、存储器件 Download PDF

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Abstract

本申请公开了一种多次可程式闪存单元阵列及其操作方法、存储设备，涉及闪存技术领域。该阵列包括m×n个多次可程式闪存单元；m≥1，n≥1，且m和n为整数；多次可程式闪存单元包括衬底以及位于衬底上的第一和第二选择晶体管、第一和第二浮栅晶体管；第一浮栅晶体管的源极连接至第一选择晶体管的漏极，第一浮栅晶体管的漏极连接至第二浮栅晶体管的漏极，第二浮栅晶体管的源极连接至第二选择晶体管的漏极，第j列多次可程式闪存单元中第一和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；其中，第一和第二选择晶体管的源极均连接至共源极线；第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n。

Description

多次可程式闪存单元阵列及其操作方法、存储器件
技术领域
本申请涉及闪存技术领域，尤其涉及一种多次可程式闪存单元阵列及其操作方法、存储器件。
背景技术
MTE(Matured Technology Enhancement，成熟技术增强)可以实现更多的栅极密度，并且与逻辑工艺兼容，因此可以被用于存储器件工艺中以增加存储器件的密度。
现有的基于MTE的MTP(Multiple-Time Programmable，多次可程式)闪存单元阵列存在如下问题：当需要对某个浮栅晶体管进行编程操作时，与该浮栅晶体管处于同一页(page)或不同页的浮栅晶体管会存在编程干扰(program disturb)，从而影响存储器件的耐久度(endurance performance)等性能。
发明内容
本申请的一个目的在于提出一种多次可程式闪存单元阵列，能够减小编程干扰。
根据本申请的一方面，提供了一种多次可程式闪存单元阵列，包括：m×n个多次可程式闪存单元；其中，m≥1，n≥1，且m和n为整数；所述多次可程式闪存单元包括：衬底以及位于所述衬底上的第一选择晶体管、第二选择晶体管、第一浮栅晶体管和第二浮栅晶体管；其中，所述第一浮栅晶体管的源极连接至所述第一选择晶体管的漏极，所述第一浮栅晶体管的漏极连接至所述第二浮栅晶体管的漏极，所述第二浮栅晶体管的源极连接至所述第二选择晶体管的漏极，第j列多次可程式闪存单元中第一浮栅晶体管的控制栅和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极均连接至共源极线；第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n。
在一个实施例中，所述第一浮栅晶体管的控制栅与其下方的浮栅不对齐；所述第二浮栅晶体管的控制栅与其下方的浮栅不对齐。
在一个实施例中，对第i行、第j列的多次可程式闪存单元中的第一浮栅晶体管进行编程操作的条件如下：第i条位线施加有电压-Vcc2；第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1；第j条字线施加有0-VPP的电压；所述共源极线和所述衬底施加有电压Vcc2；其中，0V<Vcc1<Vcc2<VPP。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1。
在一个实施例中，第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。
在一个实施例中，对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件如下：第i条位线施加有电压-Vcc2；第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1；第j条字线施加有0-VPP的电压；所述共源极线和所述衬底施加有电压Vcc2；其中，0V<Vcc1<Vcc2<VPP。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1。
在一个实施例中，第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc2。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc2。
在一个实施例中，第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加有电压Vcc2；除第j条字线之外的其他字线施加有0V电压。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加有电压Vcc2；除第j条字线之外的其他字线施加有0V电压。
在一个实施例中，第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
根据本申请的另一方面，提供了一种存储器件，包括：上述任意一个实施例所述的多次可程式闪存单元阵列。
根据本申请的又一方面，提供了一种基于上述任意一个实施例所述的多次可程式闪存单元阵列的操作方法，包括：对第i行、第j列的多次可程式闪存单元中的第一浮栅晶体管进行编程操作，所述编程操作包括：对第i条位线施加电压-Vcc2；对第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc1；对第j条字线施加0-VPP的电压；对所述共源极线和所述衬底施加电压Vcc2；其中，0V<Vcc1<Vcc2<VPP。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc1。
在一个实施例中，所述操作方法还包括：对第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc2。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc2。
在一个实施例中，所述操作方法还包括：对第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2；对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2；对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，所述对第j条字线施加0-VPP的电压包括：对第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
根据本申请的再一方面，提供了一种基于上述任意一个实施例所述的多次可程式闪存单元阵列的操作方法，包括：对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作，所述编程操作包括：对第i条位线施加电压-Vcc2；对第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc1；对第j条字线施加0-VPP的电压；对所述共源极线和所述衬底施加电压Vcc2；其中，0V<Vcc1<Vcc2<VPP。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc1。
在一个实施例中，所述操作方法还包括：对第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc2。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc2。
在一个实施例中，所述操作方法还包括：对第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2；对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，所述操作方法还包括：对除第i条位线之外的其他位线施加电压Vcc2；对除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2；对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，所述对第j条字线施加0-VPP的电压包括：对第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
本申请实施例提供的多次可程式闪存单元阵列中，全部SG1的源极和全部SG2的源极均连接至共源极线，第i行多次可程式闪存单元中全部FG1的漏极均连接至第i条位线，与现有的多次可程式闪存单元阵列相比，本申请实施例的多次可程式闪存单元阵列在对某个FG1或FG2进行编程时可以减小对其他不期望编程的FG1或FG2的干扰。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1示出了现有的一种多次可程式闪存单元阵列的示意图；
图2示出了图1所示多次可程式闪存单元阵列的布局图；
图3A是沿着图2中的线AA’的截面示意图；
图3B是沿着图2中的线BB’的截面示意图；
图3C是沿着图2中的线CC’的截面示意图；
图4是根据本申请一个实施例的多次可程式闪存单元阵列的示意图；
图5示出了图4所示多次可程式闪存单元阵列的布局图；
图6A是沿着图5中的线AA’的截面示意图；
图6B是沿着图5中的线BB’的截面示意图；
图6C是沿着图5中的线CC’的截面示意图；
图7示出了编程干扰次数与擦除状态的阈值电压之间的关系示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1示出了现有的一种多次可程式闪存单元阵列的示意图。如图1中虚线所示，一个多次可程式闪存单元包括两个选择晶体管SG1和SG2以及位于SG1和SG2之间的两个浮栅晶体管FG1和FG2。
图1所示的阵列包括2(列)×4(行)个多次可程式闪存单元。第1行的多次可程式闪存单元中的SG1和SG2的源极连接至位线BL1，第2行的多次可程式闪存单元中的SG1和SG2的源极连接至位线BL2，第3行的多次可程式闪存单元中的SG1和SG2的源极连接至位线BL3，第4行的多次可程式闪存单元中的SG1和SG2的源极连接至位线BL4。第1列的多次可程式闪存单元中的FG1和FG2的控制栅连接至字线WL1，第2列的多次可程式闪存单元中的FG1和FG2的控制栅连接至字线WL2。第1列的多次可程式闪存单元中的FG1和FG2的漏极连接至源极线SL1，第2列的多次可程式闪存单元中的FG1和FG2的漏极连接至源极线SL2。并且，SL1和SL2均连接至共源极线。
图2示出了图1所示多次可程式闪存单元阵列的布局图。线AA’表示位线BL所在的位置，线BB’表示浮栅和控制栅所在的位置，线CC’表示源极线SL所在的位置。
图3A是沿着线AA’的截面示意图。如图3A所示，衬底301中具有位线BL的有源区AA，不同的AA通过浅沟槽隔离结构(STI)隔离开，有源区AA上具有多晶硅302，多晶硅302上具有接触313。
图3B是沿着线BB’的截面示意图。如图3B所示，衬底301中具有有源区AA，有源区AA上具有多晶硅304(作为浮栅)，多晶硅304上方具有多晶硅302(作为控制栅)，多晶硅302上具有接触323。
图3C是沿着线CC’的截面示意图。如图3C所示，衬底301中具有源极线SL的有源区AA，STI和有源区AA上具有多晶硅302，有源区AA上的多晶硅302上具有接触333。
在对图1所示的多次可程式闪存单元中的某个浮栅晶体管(以第1行、第1列的多次可程式闪存单元中的FG1为例)进行编程操作时，编程操作条件如下：
(1)对BL1施加电压Vcc2，对BL2、BL3和BL4施加0V电压；
(2)对第1列中的SG1的栅极施加电压Vcc1，对第1列中的SG2、以及第2列中的SG1和SG2的栅极施加电压Vcc2；
(3)对字线WL1施加0-VPP的电压，对字线WL2施加0V电压；
(4)对共源极线(SL1、SL2)施加电压-Vcc2；
(5)对衬底施加电压Vcc2。
在上述编程操作条件下，可以实现对要编程的FG1的编程。但是，上述编程操作条件会对其他不期望编程的浮栅晶体管造成干扰，具体分析如下：
第一，对于第1行、第1列中多次可程式闪存单元中的FG2，以及第1列、第2-3行中多次可程式闪存单元中的FG1和FG2来说，不期望对这些浮栅晶体管进行编程。但是，由于这些浮栅晶体管的控制栅施加的电压0-VPP(也即WL1施加的电压)与相应的漏极施加的电压-Vcc2(也即SL1施加的电压)差值比较大，因此，也有可能会使得电子被拉到浮栅中，从而也会对这些浮栅晶体管进行编程。
第二，对于第1行、第2列中多次可程式闪存单元中的FG1和FG2来说，不期望对这些浮栅晶体管进行编程。但是，由于BL1施加的电压Vcc2与SL2施加的电压-Vcc2的差值比较大，因此也有可能会使得电子被拉到浮栅中，从而也会对这些浮栅晶体管进行编程。
第三，对于第2列、第2-4行中多次可程式闪存单元中的FG1和FG2来说，由于BL2、BL3和BL4施加的电压0V与SL2施加的电压-Vcc2的差值比较大，因此也有可能会使得电子被拉到浮栅中，从而也会对这些浮栅晶体管进行编程。
综合上述分析可知，现有的多次可程式闪存单元阵列存在编程干扰问题。
据此，本申请的发明人提出了一种新颖的多次可程式闪存单元阵列，并针对该阵列调整了相应的编程操作条件，从而在对某个期望进行编程操作的浮栅晶体管进行编程的同时，能够减小对一些不期望进行编程操作的浮栅晶体管的编程干扰。
图4是根据本申请一个实施例的多次可程式闪存单元阵列的示意图。多次可程式闪存单元阵列可以包括m(列)×n(行)个多次可程式闪存单元，这里，m≥1，n≥1，且m和n为整数。图4中示意性地示出了2(列)×4(行)个多次可程式闪存单元。
如图4中虚线所示，一个多次可程式闪存单元包括衬底和位于衬底上的第一选择晶体管(以下简称SG1)和第二选择晶体管(以下简称SG2)，以及位于SG1和SG2之间的第一浮栅晶体管(以下简称FG1)和第二浮栅晶体管(以下简称FG2)。衬底例如是硅衬底，衬底中具有有源区，例如N阱。SG1和SG2可以是PMOS晶体管。
FG1的源极连接至SG1的漏极，FG1的漏极连接至FG2的漏极，FG2的源极连接至SG2的漏极。
第j列多次可程式闪存单元中FG1的控制栅和FG2的控制栅连接至第j条字线，其中1≤j≤m。例如，第1列多次可程式闪存单元中FG1的控制栅和FG2的控制栅连接至第1条字线WL1，第2列多次可程式闪存单元中FG1的控制栅和FG2的控制栅连接至第1条字线WL2。
SG1的源极和SG2的源极均连接至共源极线。在一个实施例中，第j列多次可程式闪存单元中SG1的源极连接至一个源极线SL，第j列多次可程式闪存单元中SG2的源极连接至一个源极线SL，并且，全部的SL(例如SL1、SL2和SL3)连接至同一共源极线。另外，同一行中相邻的两个多次可程式闪存单元中的SG1和SG2的源极可以连接至同一个源极线SL，例如，第1行、第1列的多次可程式闪存单元中的SG2的源极，以及第1行、第2列的多次可程式闪存单元中的SG1的源极连接至源极线SL2。
第i行多次可程式闪存单元中FG1的漏极连接至第i条位线，这里，1≤i≤n。例如，第1行多次可程式闪存单元中FG1的漏极连接至第1条位线BL1，第2行多次可程式闪存单元中FG1的漏极连接至第2条位线BL2，第3行多次可程式闪存单元中FG1的漏极连接至第3条位线BL3，第4行多次可程式闪存单元中FG1的漏极连接至第4条位线BL4。
本实施例提供的多次可程式闪存单元阵列中，全部SG1的源极和全部SG2的源极均连接至共源极线，第i行多次可程式闪存单元中全部FG1的漏极均连接至第i条位线，与现有的多次可程式闪存单元阵列相比，本实施例的多次可程式闪存单元阵列在对某个FG1或FG2进行编程时可以减小对其他不期望编程的FG1或FG2的干扰。
图5示出了图4所示多次可程式闪存单元阵列的布局图。其中，线AA’表示源极线SL所在的位置，线BB’表示浮栅和控制栅所在的位置，线CC’表示位线BL所在的位置。
图6A是沿着图5中的线AA’的截面示意图。如图6A所示，衬底601中具有源极线SL的有源区AA，有源区AA上具有控制栅材料层602，控制栅材料层602上具有接触633。
图6B是沿着图5中的线BB’的截面示意图。如图6B所示，衬底601中具有有源区AA，有源区AA上具有浮栅604(例如多晶硅)，浮栅604上方具有控制栅602，控制栅602上具有接触623，控制栅602与浮栅604之间具有氧化物-氮化物-氧化物(O-N-O)结构。这里，控制栅602与浮栅604不对齐，也即，在竖直方向上，控制栅602与浮栅604彼此错开一部分。
图6C是沿着图5中的线CC’的截面示意图。如图6C所示，衬底601中具有位线BL的有源区AA，不同的AA通过浅沟槽隔离结构(STI)隔离开，有源区AA和STI上具有控制栅材料层602(例如多晶硅)，有源区AA上的控制栅材料层602上具有接触613。
下面介绍对图4所示的多次可程式闪存单元阵列中的浮栅晶体管(FG1或FG2)进行编程时施加的电压情况。
在对图4所示的第i行、第j列的多次可程式闪存单元中的FG1进行编程操作的条件(以下称为第一编程操作条件)如下：
(1)第i条位线施加有电压-Vcc2；
(2)第i行、第j列的多次可程式闪存单元中的SG1的栅极施加有电压Vcc1；
(3)第j条字线施加有0-VPP的电压；
(4)共源极线和衬底施加有电压Vcc2。
这里，0V<Vcc1<Vcc2<VPP。在一个实施例中，VPP≤6V。优选地，第j条字线施加的电压从0V逐渐增加到VPP1(VPP1≤VPP)，从而可以提高编程的成功率。例如，第j条字线施加的电压每1微妙增加1V，从而逐渐从0V增加到小于VPP的某个电压VPP1，例如3V，或者增加到VPP，例如6V。
通过上述第一编程操作条件，第i行、第j列的多次可程式闪存单元中的SG1导通，FG1下的热电子在电场的作用下会注入到FG1的浮栅中，从而实现对第i行、第j列的多次可程式闪存单元中的FG1进行编程。对于其他不期望进行编程操作的FG1和FG2来说，在上述第一编程操作条件的基础上，可以通过额外的编程条件来控制，下面分别进行说明。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；并且，第j列中除第i行之外的其他多次可程式闪存单元中的SG1的栅极施加有电压Vcc1。在这样的条件下，第j列中除第i行之外的其他多次可程式闪存单元中的FG1的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG1的编程干扰。
在一个实施例中，第i行、第j列的多次可程式闪存单元中的SG2的栅极施加有电压Vcc2，以使得SG2不导通。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；并且，第j列中除第i行之外的其他多次可程式闪存单元中的SG2的栅极施加有电压Vcc2。在这样的条件下，第j列中除第i行之外的其他多次可程式闪存单元中的SG2不导通，而FG2的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG2的编程干扰。
在一个实施例中，第i行中除第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加有电压Vcc2；并且，除第j条字线之外的其他字线施加有0V电压。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和第SG2的栅极施加有电压Vcc2；除第j条字线之外的其他字线施加有0V电压。在这样的条件下，在除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和SG2不导通，FG1和FG2的控制栅施加的电压0V与漏极施加的电压Vcc2的差值为负值，而现有的差值(0与-Vcc2的差值)为正值，相比之下减小了对FG1和FG2的编程干扰。
在对图4所示的第i行、第j列的多次可程式闪存单元中的FG2进行编程操作的条件(以下称为第二编程操作条件)如下：
(1’)第i条位线施加有电压-Vcc2；
(2’)第i行、第j列的多次可程式闪存单元中的SG2的栅极施加有电压Vcc1；
(3’)第j条字线施加有0-VPP的电压；
(4’)共源极线和衬底施加有电压Vcc2；
这里，0V<Vcc1<Vcc2<VPP。在一个实施例中，VPP≤6V。优选地，第j条字线施加的电压从0V逐渐增加到VPP1(VPP1≤VPP)，从而可以提高编程的成功率。例如，第j条字线施加的电压每1微妙增加1V，从而逐渐从0V增加到小于VPP的某个电压VPP1，例如3V，或者增加到VPP，例如6V。
通过上述第二编程条件，第i行、第j列的多次可程式闪存单元中的SG2导通，FG2下的热电子在电场的作用下会注入到FG2的浮栅中，可以实现对第i行、第j列的多次可程式闪存单元中的FG2进行编程。对于其他不期望进行编程操作的FG1和FG2来说，在上述第二编程条件的基础上，可以通过额外的编程条件来控制，下面分别进行说明。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；并且，第j列中除第i行之外的其他多次可程式闪存单元中的SG2的栅极施加有电压Vcc1。在这样的条件下，第j列中除第i行之外的其他多次可程式闪存单元中的FG2的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG2的编程干扰。
在一个实施例中，第i行、第j列的多次可程式闪存单元中的SG1的栅极施加有电压Vcc2，以使得SG1不导通。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；并且，第j列中除第i行之外的其他多次可程式闪存单元中的SG1的栅极施加有电压Vcc2。在这样的条件下，SG1不导通，第j列中除第i行之外的其他多次可程式闪存单元中的FG1的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG1的编程干扰。
在一个实施例中，第i行中除第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加有电压Vcc2；并且，除第j条字线之外的其他字线施加有0V电压。
在一个实施例中，除第i条位线之外的其他位线施加有电压Vcc2；除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加有电压Vcc2；除第j条字线之外的其他字线施加有0V电压。在这样的条件下，在除第i行以及第j列之外的其他多次可程式闪存单元中，SG1和SG2不导通，FG1和FG2的控制栅施加的电压0V与漏极施加的电压Vcc2的差值为负值，而现有的差值(0与-Vcc2的差值)为正值，相比之下减小了对FG1和FG2的编程干扰。
以上介绍了根据本申请不同实施例的多次可程式闪存单元阵列。
本发明还提供了一种存储器件，包括：上述任意一个实施例所述的多次可程式闪存单元阵列。
下面介绍基于上述多次可程式闪存单元阵列的一种操作方法。
在一个操作方法的实施例中，操作方法包括对第i行、第j列的多次可程式闪存单元中的FG1进行编程操作(以下称为第一编程操作)，第一编程操作包括：
(1)对第i条位线施加电压-Vcc2；
(2)对第i行、第j列的多次可程式闪存单元中的SG1的栅极施加电压Vcc1；
(3)对第j条字线施加0-VPP的电压；
(4)对共源极线和衬底施加电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。在一个实施例中，VPP≤6V。优选地，对第j条字线施加的电压从0V逐渐增加到VPP1(VPP1≤VPP)，从而可以提高编程的成功率。例如，对第j条字线施加的电压每1微妙增加1V，从而逐渐从0V增加到小于VPP的某个电压VPP1，例如3V，或者增加到VPP，例如6V。
本实施例的操作方法通过上述第一编程操作可以使得第i行、第j列的多次可程式闪存单元中的SG1导通，FG1下的热电子在电场的作用下会注入到FG1的浮栅中，从而实现对第i行、第j列的多次可程式闪存单元中的FG1进行编程。
在一个实施例中，操作方法除了包括上述第一编程操作外，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；对第j列中除第i行之外的其他多次可程式闪存单元中的SG1的栅极施加电压Vcc1。本实施例中，第j列中除第i行之外的其他多次可程式闪存单元中的FG1的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG1的编程干扰。
在一个实施例中，操作方法除了包括上述第一编程操作外，还可以包括：对第i行、第j列的多次可程式闪存单元中的SG2的栅极施加电压Vcc2，以使得SG2不导通。
在一个实施例中，操作方法除了包括上述第一编程操作外，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；以及对第j列中除第i行之外的其他多次可程式闪存单元中的SG2的栅极施加电压Vcc2。本实施例中，第j列中除第i行之外的其他多次可程式闪存单元中的SG2不导通，而FG2的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG2的编程干扰。
在一个实施例中，操作方法除了包括上述第一编程操作外，还可以包括：对第i行中除第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加电压Vcc2；以及对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，操作方法除了包括上述第一编程操作外，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；对除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加电压Vcc2；以及对除第j条字线之外的其他字线施加0V电压。本实施例中，在除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和SG2不导通，FG1和FG2的控制栅施加的电压0V与漏极施加的电压Vcc2的差值为负值，而现有的差值(0与-Vcc2的差值)为正值，相比之下减小了对FG1和FG2的编程干扰。
下面介绍基于上述多次可程式闪存单元阵列的另一种操作方法。
在一个操作方法的实施例中，操作方法包括对第i行、第j列的多次可程式闪存单元中的FG2进行编程操作(以下称为第二编程操作)，第二编程操作包括：
(1’)对第i条位线施加电压-Vcc2；
(2’)对第i行、第j列的多次可程式闪存单元中的SG2的栅极施加电压Vcc1；
(3’)对第j条字线施加0-VPP的电压；
(4’)对共源极线和衬底施加电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。在一个实施例中，VPP≤6V。优选地，对第j条字线施加的电压从0V逐渐增加到VPP1(VPP1≤VPP)，从而可以提高编程的成功率。例如，对第j条字线施加的电压每1微妙增加1V，从而逐渐从0V增加到小于VPP的某个电压VPP1，例如3V，或者增加到VPP，例如6V。
本实施例的操作方法通过上述第二编程操作可以使得第i行、第j列的多次可程式闪存单元中的SG2导通，FG2下的热电子在电场的作用下会注入到FG2的浮栅中，可以实现对第i行、第j列的多次可程式闪存单元中的FG2进行编程。
在一个实施例中，操作方法除了包括上述第二编程操作外，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；以及对第j列中除第i行之外的其他多次可程式闪存单元中的SG2的栅极施加电压Vcc1。本实施例中，第j列中除第i行之外的其他多次可程式闪存单元中的FG2的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG2的编程干扰。
在一个实施例中，操作方法除了包括上述第二编程操作，还可以包括：对第i行、第j列的多次可程式闪存单元中的SG1的栅极施加电压Vcc2，以使得SG1不导通。
在一个实施例中，操作方法除了包括上述第二编程操作，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；以及对第j列中除第i行之外的其他多次可程式闪存单元中的SG1的栅极施加电压Vcc2。本实施例中，SG1不导通，第j列中除第i行之外的其他多次可程式闪存单元中的FG1的控制栅施加的电压0-VPP与漏极施加的电压Vcc2的差值与现有的差值(0-VPP与-Vcc2的差值)相比减小，从而减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG1的编程干扰。
在一个实施例中，操作方法除了包括上述第二编程操作外，还可以包括：对第i行中除第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加电压Vcc2；以及对除第j条字线之外的其他字线施加0V电压。
在一个实施例中，操作方法除了包括上述第二编程操作外，还可以包括：对除第i条位线之外的其他位线施加电压Vcc2；对除第i行以及第j列之外的其他多次可程式闪存单元中的SG1和SG2的栅极施加电压Vcc2；以及对除第j条字线之外的其他字线施加0V电压。本实施例中，在除第i行以及第j列之外的其他多次可程式闪存单元中，SG1和SG2不导通，FG1和FG2的控制栅施加的电压0V与漏极施加的电压Vcc2的差值为负值，而现有的差值(0与-Vcc2的差值)为正值，相比之下减小了对FG1和FG2的编程干扰。
图7示出了编程干扰次数与擦除状态的阈值电压之间的关系示意图。线1和线3分别表示在对第i行、第j列的多次可程式闪存单元中的FG1或FG2进行编程时，现有技术和本申请的第j列中除第i行之外的其他多次可程式闪存单元中FG1和FG2的编程干扰次数与擦除状态的阈值电压之间的关系；线2和线4分别表示在对第i行、第j列的多次可程式闪存单元中的FG1或FG2进行编程时，现有技术和本申请的除第i行以及第j列之外的其他多次可程式闪存单元中FG1和FG2的编程干扰次数与擦除状态的阈值电压之间的关系。
这里，编程干扰次数是指不期望进行编程的FG1或FG2的编程干扰次数，编程干扰次数与期望进行编程的FG1或FG2的编程次数相同。在编程干扰次数一定的情况下，浮栅晶体管的阈值电压的变化越小，表明编程干扰越小。从图7可以看出，在编程干扰次数为1000的情况下，线3的阈值电压的变化明显比线1小，因此，本申请相对于现有技术来说，减小了对第j列中除第i行之外的其他多次可程式闪存单元中的FG1和FG2的编程干扰。另外，在编程干扰次数为1000000的情况下，线4的阈值电压的变化明显比线2小，因此，本申请相对于现有技术来说，还减小了对除第i行以及第j列之外的其他多次可程式闪存单元中FG1和FG2的编程干扰。
至此，已经详细描述了根据本申请实施例的多次可程式闪存单元阵列及其操作方法、以及存储器件。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。

Claims (27)

1.一种多次可程式闪存单元阵列，其特征在于，包括：m×n个多次可程式闪存单元；其中，m≥1，n≥1，且m和n为整数；
所述多次可程式闪存单元包括：衬底以及位于所述衬底上的第一选择晶体管、第二选择晶体管、第一浮栅晶体管和第二浮栅晶体管；
其中，所述第一浮栅晶体管的源极连接至所述第一选择晶体管的漏极，所述第一浮栅晶体管的漏极连接至所述第二浮栅晶体管的漏极，所述第二浮栅晶体管的源极连接至所述第二选择晶体管的漏极，第j列多次可程式闪存单元中第一浮栅晶体管的控制栅和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极均连接至共源极线；
第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n；
其中，对第i行、第j列的多次可程式闪存单元中的第一浮栅晶体管进行编程操作的条件如下：
第i条位线施加有电压-Vcc2；
除第i条位线之外的其他位线施加有电压Vcc2；
第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1；
第j条字线施加有0-VPP的电压；
除第j条字线之外的其他字线施加有0V电压；
所述共源极线和所述衬底施加有电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。
2.根据权利要求1所述的多次可程式闪存单元阵列，其特征在于，
所述第一浮栅晶体管的控制栅与其下方的浮栅不对齐；
所述第二浮栅晶体管的控制栅与其下方的浮栅不对齐。
3.根据权利要求1所述的多次可程式闪存单元阵列，其特征在于，
第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc1。
4.根据权利要求1所述的多次可程式闪存单元阵列，其特征在于，
第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。
5.根据权利要求1所述的多次可程式闪存单元阵列，其特征在于，
第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc2。
6.根据权利要求1所述的多次可程式闪存单元阵列，其特征在于，对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件如下：
第i条位线施加有电压-Vcc2；
第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1；
第j条字线施加有0-VPP的电压；
所述共源极线和所述衬底施加有电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。
7.根据权利要求6所述的多次可程式闪存单元阵列，其特征在于，在对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件中：
除第i条位线之外的其他位线施加有电压Vcc2；
第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加有电压Vcc1。
8.根据权利要求6所述的多次可程式闪存单元阵列，其特征在于，在对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件中：
第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc2。
9.根据权利要求6所述的多次可程式闪存单元阵列，其特征在于，在对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作的条件中：
除第i条位线之外的其他位线施加有电压Vcc2；
第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加有电压Vcc2。
10.根据权利要求1或6所述的多次可程式闪存单元阵列，其特征在于，
第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加有电压Vcc2。
11.根据权利要求1或6所述的多次可程式闪存单元阵列，其特征在于，
除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加有电压Vcc2。
12.根据权利要求1或6所述的多次可程式闪存单元阵列，其特征在于，
第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
13.一种存储器件，其特征在于，包括：权利要求1-12任意一项所述的多次可程式闪存单元阵列。
14.一种多次可程式闪存单元阵列的操作方法，其特征在于，所述多次可程式闪存单元阵列包括：m×n个多次可程式闪存单元；其中，m≥1，n≥1，且m和n为整数；
所述多次可程式闪存单元包括：衬底以及位于所述衬底上的第一选择晶体管、第二选择晶体管、第一浮栅晶体管和第二浮栅晶体管；
其中，所述第一浮栅晶体管的源极连接至所述第一选择晶体管的漏极，所述第一浮栅晶体管的漏极连接至所述第二浮栅晶体管的漏极，所述第二浮栅晶体管的源极连接至所述第二选择晶体管的漏极，第j列多次可程式闪存单元中第一浮栅晶体管的控制栅和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极均连接至共源极线；
第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n；
所述操作方法包括：对第i行、第j列的多次可程式闪存单元中的第一浮栅晶体管进行编程操作，所述编程操作包括：
对第i条位线施加电压-Vcc2；
对除第i条位线之外的其他位线施加电压Vcc2；
对第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc1；
对第j条字线施加0-VPP的电压；
对除第j条字线之外的其他字线施加0V电压；
对所述共源极线和所述衬底施加电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。
15.根据权利要求14所述的操作方法，其特征在于，还包括：
对第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc1。
16.根据权利要求14所述的操作方法，其特征在于，还包括：
对第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc2。
17.根据权利要求14所述的操作方法，其特征在于，还包括：
对第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc2。
18.根据权利要求14所述的操作方法，其特征在于，还包括：
对第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2。
19.根据权利要求14所述的操作方法，其特征在于，还包括：
对除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2。
20.根据权利要求14所述的操作方法，其特征在于，所述对第j条字线施加0-VPP的电压包括：
对第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
21.一种多次可程式闪存单元阵列的操作方法，其特征在于，所述多次可程式闪存单元阵列包括：m×n个多次可程式闪存单元；其中，m≥1，n≥1，且m和n为整数；
所述多次可程式闪存单元包括：衬底以及位于所述衬底上的第一选择晶体管、第二选择晶体管、第一浮栅晶体管和第二浮栅晶体管；
其中，所述第一浮栅晶体管的源极连接至所述第一选择晶体管的漏极，所述第一浮栅晶体管的漏极连接至所述第二浮栅晶体管的漏极，所述第二浮栅晶体管的源极连接至所述第二选择晶体管的漏极，第j列多次可程式闪存单元中第一浮栅晶体管的控制栅和第二浮栅晶体管的控制栅连接至第j条字线，其中1≤j≤m；
其中，所述第一选择晶体管的源极和所述第二选择晶体管的源极均连接至共源极线；
第i行多次可程式闪存单元中第一浮栅晶体管的漏极连接至第i条位线，1≤i≤n；
所述操作方法包括：对第i行、第j列的多次可程式闪存单元中的第二浮栅晶体管进行编程操作，所述编程操作包括：
对第i条位线施加电压-Vcc2；
对除第i条位线之外的其他位线施加电压Vcc2；
对第i行、第j列的多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc1；
对第j条字线施加0-VPP的电压；
对除第j条字线之外的其他字线施加0V电压；
对所述共源极线和所述衬底施加电压Vcc2；
其中，0V<Vcc1<Vcc2<VPP。
22.根据权利要求21所述的操作方法，其特征在于，还包括：
对第j列中除第i行之外的其他多次可程式闪存单元中的第二选择晶体管的栅极施加电压Vcc1。
23.根据权利要求21所述的操作方法，其特征在于，还包括：
对第i行、第j列的多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc2。
24.根据权利要求21所述的操作方法，其特征在于，还包括：
对第j列中除第i行之外的其他多次可程式闪存单元中的第一选择晶体管的栅极施加电压Vcc2。
25.根据权利要求21所述的操作方法，其特征在于，还包括：
对第i行中除第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2。
26.根据权利要求21所述的操作方法，其特征在于，还包括：
对除第i行以及第j列之外的其他多次可程式闪存单元中的第一选择晶体管和第二选择晶体管的栅极施加电压Vcc2。
27.根据权利要求21所述的操作方法，其特征在于，所述对第j条字线施加0-VPP的电压包括：
对第j条字线施加的电压从0V逐渐增加到VPP1，VPP1≤VPP。
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