CN104600075A - 包含非自对准水平和垂直控制栅极的存储器单元 - Google Patents

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Abstract

本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。

Description

包含非自对准水平和垂直控制栅极的存储器单元
技术领域
本公开涉及分栅式存储器单元，每个分栅式存储器单元均包含选择晶体管部和浮置栅极晶体管部。选择晶体管部包括选择栅极，而浮置栅极晶体管部包括浮置栅极和控制栅极。
背景技术
所谓的“分栅式”存储器单元传统上由热电子注入(或者“热载流子注入”)进行编程。相比于隧道效应编程，热电子编程具有时间短的优点，比隧道效应编程大约短100倍。相比于隧道效应编程的若干毫秒而言，通过热电子注入的存储器单元的编程时间通常在若干微秒的量级。
在热电子编程期间，存储器单元的两个晶体管部彼此合作以将电荷注入浮置栅极。选择晶体管部具有导电沟道(其中有电流出现)，其包括高动能电子，称作“热电子”。当该电流到达浮置栅极晶体管部的导电沟道时，在由施加至控制栅极的电压创建的横向电场的影响下，注入区出现在高能电子被注入浮置栅极的位置。
图1示出了在存储器阵列的字线WLi中的传统的分栅式存储器单元C1i，j的布置。存储器单元的选择晶体管ST部的选择栅极SG连接至选择线SLi，而浮置栅极晶体管FGT部的控制栅极CG连接至控制栅极线CGLi。选择晶体管部的漏极D连接至位线LBj，以及浮置栅极晶体管FGT部的源极S连接至源极线SCLi。选择SLi、控制栅极CGLi以及源极SCLi线并行且链接至字线的所有存储器单元。位线BLj横切于线SLi、CGLi、SCLi并且还连接至属于其他字线(未示出)的存储器单元。
选择线SLi接收选择电压VSi，控制栅极线CGLi接收栅极电压VGi，以及源极线SCLi接收源极电压VSC。电压VG通常为高，例如10V，以在浮置栅极晶体管FGT部的沟道中产生支持(favor)将电子注入浮置栅极的横向电场。电压VSC足够高，例如4V，以保证存储器单元的传导性。电压VS通常设置为大于选择晶体管部的阈值电压的值，例如，在1V和3V之间。编程电流经过存储器单元和位线BLj。在与电流相反的方向上流动(circulate)的电子流经过选择晶体管部的沟道，直到电子流到达进入浮置栅极晶体管部的沟道的注入点。
尽管具有良好的注入性能，分栅式存储器单元具有比传统的闪存单元占用更多的半导体表面、以及由热电子注入进行编程但仅包含一个控制栅极的缺点。
美国专利5,495,441公开了一种所谓的“分栅式”存储器单元，其选择晶体管部被垂直布置以减少存储器单元的占用面积(footprint)。图2对应于该文档的图7，并且示出了这种存储器单元的结构的截面图。图2中的参考标号是前述文档的原图7的参考标号。图2中示出的存储器单元C2包括在衬底上方形成由多晶硅(polycrystalline silicon)制成的浮置栅极FG(28)之后在衬底(27)中蚀刻的沟槽。该沟槽已经用氧化物层(200a，200b)覆盖。之后，由多晶硅制成的导电层(26)已经沉积在整个存储器单元上。导电层(26)具有在沟槽中延伸并形成垂直选择栅极SG的部分、在浮置栅极FG(28)上方延伸并且形成水平控制栅极CG的部分、形成存储器单元的选择线SL的导电层的剩余部分。在衬底中注入的掺杂区域(21)形成位线BL，以及在沟槽底部处注入的掺杂区域(20)形成与位线BL(21)平行的“源极位线”SBL。因此，存储器单元C2包括具有长度为L1的垂直沟道的选择晶体管ST部、以及具有长度为L2的水平沟道的浮置栅极晶体管FGT部，两个协作以形成具有长度为L1+L2的沟道的晶体管。由相同导电层(26)形成两个晶体管FGT、ST部的控制CG和选择SG栅极，因而形成单个组件。存储器单元C2是与存储器单元C2’一起形成的，存储器单元C2’链接到相同的选择线SL(26)以及到相同的位线BL(21)，但是到不同的“源极位线”SBL’(20)。
如图3所示，存储器单元C2、C2’的这种结构的存储器阵列架构明显不同于图1所示的传统架构。两个成对的存储器单元的选择晶体管ST部的源极S连接至与位线BL(21)平行的“源极位线”SBL(20)、SBL’(20)。存储器单元的选择线SL(26)、以及栅极SG(26)和CG(26)处于相同电势，因而栅极SG和CG形成单一的选择/控制栅极。
由于选择晶体管部的垂直布置，该存储器单元结构提供了低占用面积。另一方面，其涉及源极线数量的倍增(以“源极位线”SBL的形式)，因此需要有倍增的装置用于在存储器阵列中切换电压。例如，与图1所示的传统架构类型中的1,024条位线和单条源极线相比，包含1,024个存储器单元的字线具有512条位线和与位线平行的1,024条“源极位线”
此外，由于控制CG和选择SG栅极具有相同的电势(因为它们由相同的多晶硅层(26)形成)，不可能向其施加不同的电压，以利用由图1所示类型的传统分栅式存储器单元提供的效率来优化注入性能。
最终，覆盖沟槽的栅极氧化物200a与将选择栅极SG和浮置栅极FG隔离的横向氧化物200b同时形成。因此，不可能分别控制栅极氧化物200a的厚度和横向氧化物200b的厚度。因此这种制造方法提供了很少的灵活性以用于控制存储器单元的电特性，特别是其注入性能、其在垂直沟道区域L1中的阈值电压、及其击穿电压。
因此，需要提供一种增强的分栅式存储器单元结构、以及一种用于制造这种存储器单元的方法。
发明内容
因此，本公开的一些实施例涉及形成在半导体衬底上的存储器单元，包括：垂直选择栅极，在被制作于衬底中的沟槽中延伸；浮置栅极，在衬底上方延伸；以及水平控制栅极，在浮置栅极上方延伸，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零的重叠距离。
根据一个实施例，沟槽利用介电层进行覆盖，该介电层包括邻近衬底的表面的较厚区域。
根据一个实施例，浮置栅极具有在衬底的在介电层的较厚区域内的表面的下方延伸的突起，并且具有与垂直选择栅极的一部分相对的面。
根据一个实施例，存储器单元包括：垂直沟道区域，与选择栅极相对延伸并且电链接至嵌入层，该嵌入层形成收集源极平面，用于收集用于对形成在相同衬底上的存储器单元和其他存储器单元进行编程的编程电流。
本公开的一些实施例还涉及一组存储器单元，根据本公开，包括共用相同的垂直选择栅极的第一存储器单元和第二存储器单元。
本公开的一些实施例还涉及存储器电路，包括含多个存储器单元的存储器阵列。
本公开的一些实施例还涉及根据本公开的包含存储器单元的存储器电路，以及用于通过热电子注入对存储器单元进行编程的装置，该装置被配置用于将电势施加至衬底、垂直选择栅极、水平控制栅极、以及存储器单元的漏极和源极区域，使得电子在与选择栅极相对延伸的垂直沟道区域中流动并且被注入注入区中的浮置栅极，注入区位于与浮置栅极相对延伸的水平沟道区域中。
本公开的一些实施例还涉及根据本公开的包含存储器单元的存储器电路，以及用于通过隧道效应擦除存储器单元的装置，该装置被配置用于将电势施加至垂直选择栅极和存储器单元的水平控制栅极，使得电荷通过浮置栅极的突起以及在突起和垂直选择栅极之间延伸的介电层而从浮置栅极中被提取并且由垂直选择栅极收集。
本公开的一些实施例还涉及一种在半导体衬底上制造电可编程存储器单元的方法，包括以下步骤：在衬底中蚀刻沟槽，在沟槽中沉积第一介电层，在衬底上沉积第一导电层，并且蚀刻第一导电层，以形成在沟槽中延伸的垂直选择栅极，在衬底上沉积第二导电层，在第二介电层上沉积第二导电层，以及蚀刻第二导电层，以便形成浮置栅极，第二导电层被蚀刻以使得浮置栅极部分地与垂直选择栅极重叠非零重叠距离。
根据一个实施例，根据光刻布局蚀刻第二导电层，光刻布局在浮置栅极的近边缘和垂直选择栅极的对应近边缘之间定义理论重叠距离，理论重叠距离至少等于制造方法的光刻容差。
根据一个实施例，该方法包括在衬底中注入导电平面以形成存储器单元的源极线的主要步骤。
根据一个实施例，该方法包括在覆盖沟槽的介电层中制作较厚区域的步骤，该较厚区域位于靠近衬底表面。
根据一个实施例，该方法包括在介电层的较厚区域中制作空洞的步骤。
根据一个实施例，形成空洞以便在衬底的表面下方延伸，并且使浮置栅极具有在空洞中延伸并且具有与垂直选择栅极的一部分相对的面的突起。
根据一个实施例，该方法包括在第二导电层上沉积第三介电层以及在第三介电层上沉积第三导电层的步骤和同时蚀刻第三导电层和第二导电层的步骤，以在浮置栅极上形成水平控制栅极。
本公开的一些实施例还涉及在半导体晶片上制造集成电路的方法，包括根据本公开制造存储器单元的方法。
附图说明
通过根据本公开的下文描述的制造存储器单元的方法的实施例的教导，可以更好地理解本公开的这些目的和特征，而根据该方法制作的存储器单元的示例会参照(但不限于)如下附图进行描述，其中：
上文描述的图1示出了包含分栅式存储器单元的传统存储器阵列架构，
上文描述的图2示出了具有垂直选择栅极的传统分栅式存储器单元的截面图，
上文描述的图3示出了包括图2中存储器单元的存储器阵列架构，
图4到图18是示出了根据本公开的制造存储器单元的方法的步骤的截面图，
图19A到图19C示出了使用该方法制作的存储器单元，
图20和图21示出了根据本公开的制造包含存储器单元的集成电路的补充步骤，
图22示出了根据本公开的对存储器单元编程的方法，
图23示出了根据本公开的擦除存储器单元的方法，
图24和图25示出了根据本公开的擦除存储器单元的另一方法，
图26示出了根据本公开的包含存储器单元的存储器阵列架构，以及
图27示出了根据本公开的包含存储器单元的存储器电路的示例。
具体实施方式
图4到图18是示出了根据本公开的制造存储器单元的方法的步骤的截面图。图13A和图13B示出了该方法的步骤的两种备选方式。图14A到图14C和图15A到图15C示出了该方法的两个其他步骤的三种备选方式。图19A到图19C示出了根据本公开的使用该方法及其备选方式制作的存储器单元C3的三种备选形式C31、C32、C33。
图19A、图19B、图19C中示出的存储器单元C3(C31、C32、C33)包括形成在衬底PW上的浮置栅极、在浮置栅极FG上方延伸的水平控制栅极CG、以及在被制作于衬底中的沟槽10内形成的选择栅极SG，该沟槽上覆盖有介电层D1。这里的存储器单元C3与配对的存储器单元C3’(C31’、C32’、C33’)使用相同的选择栅极SG同时制造。
根据本公开，浮置栅极FG在选择栅极SG的一部分的上方延伸。浮置栅极FG的近边缘与选择栅极SG的对应近边缘之间的距离Dov在此处为负，并且在下文中称为“重叠距离”。
存储器单元C3的备选形式C31、C32(图19A、图19B)在介电层D1中进一步包括较厚区域D1’，位于靠近衬底PW的表面。在示出的实施例中，区域D1’的厚度随着接近衬底的表面而增加，并且从截面图中可见，其具有基本上“V”形的剖面，而介电层D1具有基本上“Y”形的对应剖面。作为一个数值的示例，介电层D1的厚度在5到10nm(纳米)的量级，而区域D1’的厚度在15到20nm的量级，而其部分不邻近衬底表面。
此外，存储器单元C3的备选形式C31的浮置栅极FG的底面包括在衬底PW的位于层D1的区域D1’中的表面下方延伸的突起p15，并且具有与选择栅极SG的一部分相对的面。
图4示出了制作存储器单元C3的主要步骤。已经在半导体衬底晶片WF中注入了深掺杂的层NL。该层是例如P型阱的N型隔离层，形成其中制作存储器单元的衬底PW。该层用作源极线SCL，用于注入衬底PW的全部存储器单元，更确切地，用作收集源极平面，其能够收集用于对若干存储器单元编程的编程电流。在共同制造若干行存储器单元的框架中，STI型(浅沟槽隔离)浅隔离沟槽(图4是不可见，因为它们位于的切面与该图切面平行)可以在衬底的表面上制造。之后，牺牲氧化物层SOX可以沉积在衬底PW的表面上。
在图5所示的步骤期间，通过沉积或生长一个或多个固态层(例如由氧化硅或氮化硅或这些材料的结合制成)在氧化物层SOX上形成硬掩模HM1。之后在掩模HM1上沉积光敏树脂掩模PH，之后显影以便形成掩模PH中的开口1。
在其结果在图6中示出的步骤期间，已经通过树脂掩模PH蚀刻掩模HM1，以便在掩模HM1中形成对应的开口1，已经随后移除掩模PH。
在图7所示的步骤期间，通过穿过掩模HM1的开口1蚀刻衬底PW而在衬底中形成沟槽10。使用的蚀刻方法优选为非选择性且各向异性的干法蚀刻，诸如等离子蚀刻方法。此处沟槽的深度小于掺杂层NL的注入的深度。作为一个数值的示例，沟槽具有450nm的深度，层NL被注入至距衬底表面750nm的深度。
在图8中示出的步骤期间，在沟槽10的底部附近，通过沟槽10在衬底中注入深掺杂的袋状部(pocket)n0。袋状部n0延伸至掺杂层NL并且将被用作被形成的存储器单元的源极区，而掺杂层NL在源极区域n0的延续中将被用作源极线SCL。在一个备选实施例中，不注入袋状部n0，而蚀刻沟槽10到更深的位置从而到达层NL，其之后被用作源极区域和源极线。
在图9中示出的步骤期间，例如通过生长氧化物在沟槽10的壁上形成介电层D1。
在图10中示出的步骤期间，例如由多晶硅制成的导电层P1被沉积在整个衬底上，以及在沟槽10内。
在图11中示出的步骤期间，除其中形成选择栅极SG的沟槽10内之外，对层P3进行蚀刻以便不残留在衬底的表面上。该步骤包括同时蚀刻牺牲氧化物层SOX，或者其后跟随有对层SOX进行湿法蚀刻的步骤。
在图12、图13A、图13B上示出的下面的步骤制作单元C31(图19A)和C32(图19B)的介电层D1中的较厚区域D1’。
在图12中示出的步骤中，这里通过生长诸如二氧化硅SiO2的热氧化物而在整个衬底上沉积高电压介电层DHV，例如其厚度为10到15nm的量级。该沉积可以在一个或多个步骤中执行，并且形成的氧化物部分地来自对形成衬底PW的材料(这里是硅)的氧化。首先通过对与沟槽10相对的衬底的材料(这里是硅)的氧化，之后通过对形成垂直栅极SG的材料(这里是多晶硅)的氧化，该氧化制作邻近衬底表面的区域D1’。在介电层D1的任一侧上的硅和多晶硅的相同氧化导致区域D1’基本上为V形。在该氧化步骤期间，层DHV的厚度、以及其实施方式的条件使得能够控制区域D1’的深度和宽度。
应注意，该步骤可选地涉及制造存储器单元的方法，但也期望用于在存储器单元被集成到其中的电路的其他部分中存在的高电压晶体管的同时制造的框架中。
图13A、图13B中任一图上示出的步骤中，通过蚀刻，例如通过使用氢氟酸(HF)的所谓“BOE”技术(“缓冲氧化物蚀刻”)移除介电层DHV。这样需要从区域D1’部分地移除电介质，从而导致了空洞15(图13A)或空洞16(图13B)的外观，其深度取决于执行该蚀刻步骤的状态，并且可以由本领域技术人员控制。因此，在示出的实施例的示例中，形成的存储器单元C31的区域D1’(图13A)具有在衬底表面下方与嵌入的栅极SG相对延伸的空洞15。由于区域D1’为“V”形，故这里的空洞为尖状。然而，形成的存储器单元C32的区域D1’(图13B)仅具有浅薄的空洞16。
在图14A、图14B、图14C中任一图上示出的步骤中，隧道介电层D2(例如氧化硅)沉积在整个衬底上，其厚度为例如7到10nm的量级。
图14A示出了在形成的存储器单元C31上沉积介电层D2之后的区域D1’的剖面。空洞15仅部分地由电介质D2填充，并且仍在衬底表面下方与嵌入的垂直栅极SG相对延伸。图14B示出了在形成的存储器单元C32上沉积介电层D2之后的区域D1’的剖面。浅薄的空洞16几乎被电介质D2完全填充。图14C示出了在形成的存储器单元C33上沉积层D2之后的层D2的剖面。如图11中所示的存储器单元C33的衬底没有经历沉积高电压电介质的步骤，因而不包括区域D1’。
在图15A、图15B、图15C中任一图上示出的步骤中，例如由多晶硅形成的导电层P2沉积在整个衬底上。
图15A示出了在形成的存储器单元C31上沉积之后的层P2的剖面。层P2的底面具有上述突起p15(该突起在空洞15中在衬底表面下方延伸)，并且具有与选择栅极SG的一部分相对的面。图15B示出了在形成的存储器单元C32上沉积之后的层P2的剖面。层P2的底面具有突起p16(该突起的延长很小且在浅薄的空洞16中延伸)。图15C示出了在形成的存储器单元C33上沉积之后的层P2的剖面。在该实施例中，层P2的底面不具有不规则性。在下文中，突起p16被认为是无关紧要的，且存储器单元C32将被考虑为等效于存储器单元C33。
图16、图17、和图18示出了制造单元C3的下一步骤。示出的存储器单元是单元C31，但是这些步骤还应用于存储器单元C32、C33，为了简要，其不被示出。
在图16示出的步骤中，层D2上覆盖有介电层D3，例如所谓的“共聚(interpoly)”的ONO型氧化物(氧-氮-氧)。之后用导电层P3(这里由多晶硅制成)覆盖层D3，之后用硬掩模HM2覆盖层P3。
在图17中示出的步骤中，通过光刻法蚀刻硬掩模HM2，以便保持仅生成对应于栅极堆叠FG/CG的掩模HM2-1、HM2-2的两部分。
在图18中示出的步骤中，通过各向异性干法蚀刻来蚀刻层D2、P2、D3和P3。由部分掩模HM2-1、HM2-2保护的区域不被蚀刻，并且形成包含隧道介电层D2、浮置栅极FG、介电层D3、和控制栅极CG的栅极堆叠FG/CG。
部分掩模HM2-1、HM2-2的定位确定了与垂直栅极SG相关的栅极堆叠FG/CG的位置。在设计存储器单元的光刻布局时确定该定位。为此，设计者考虑制造方法的容差“T”来定义对应于目标重叠距离Dov的理论重叠距离Dovt。获取的重叠距离Dov等于理论重叠距离Dovt加上或减去该容差，因而范围在开区间(Dovt-T；Dovt+T)内(此处考虑的容差T是被认为该制造方法无法达到的极限误差)。
根据一个实施例，为获取区间(0；2T)内的距离Dov，理论重叠距离为Dovt＝T。换言之，制造的存储器单元在栅极堆叠FG/CG的近边缘和垂直栅极SG的对应近边缘之间具有范围从接近零的值到接近2T的值的重叠距离Dov，接近零的值对应于栅极堆叠与垂直栅极SG的最完美对准。
例如，在使浮置栅极FG能够被制造为长度在120到150nm的量级的制造方法中，典型的容差值T为20nm的量级，以及垂直栅极SG的宽度为150到300nm的量级。之后重叠距离Dov位于0到40nm的区间内。
上述图19A、图19B、图19C表示了在完成制造方法的步骤(诸如移除部分掩模HM2-1、HM2-2和将侧面的介电层D4沉积在栅极堆叠FG/DG的垂直侧壁上)之后获取的存储器单元C3的三种备选形式C31、C32、C33。
这些步骤之后可以是制造整个集成电路的补充步骤。例如，如图20所示，成对单元C3、C3’的区域n1可以通过导电过孔V1链接至在第一级金属或“金属1”中制造的位线BL，该导电过孔穿过覆盖存储器单元的介电层D5。类似地，选择栅极SG可以通过一组导电过孔V2链接至在第二级金属或“金属2”中形成的选择线SL，该导电过孔穿过介电层D5并且穿过覆盖“金属1”的一级金属的介电层D6。
如图21所示，作为源极线SCL的掺杂层NL(本文为源极平面)可以通过导电过孔V3链接至一组表面接触件，使得源极线的电势施加至层NL。
图22示出了通过热电子注入对存储器单元C3进行编程的方法。示出的存储器单元是单元C33，但是本方法可以应用于存储器单元的其他备选C31、C32。区域n1形成漏极区域，并且接收正漏极电压VD1，例如4V。控制栅极CG接收正编程电压VG11，例如10V。选择栅极SG接收正选择电压VS1，例如在1V到3V之间。掺杂层NL接收零值源极电压VSC1(电路的地)。成对存储器单元C3’(其连接至相同位线因而也接收电压VD1)在其控制栅极CG上接收负或零值的编程抑制(program-inhibit)电压VG12，例如在-2V到0V之间。
栅极CG、SG的偏置使得存储器单元C3中出现在浮置栅极FG下方延伸的水平沟道区域CH1，与选择栅极SG相对延伸的垂直沟道区域CH2，以及为沟道区域CH1、CH2共用的区域CR，以便后者在热电子注入编程处理中协作。电流从漏极(n1)流动至存储器单元的源极(n0)。电子流在与该电流相反的方向上流动。电子流经过与栅极SG相对延伸的垂直沟道区域CH2，经过在浮置栅极下方的共有区域CR，然后经过沟道区域CH1，以加入漏极区域n1。在由电压VG11创建的横向电场的影响下，位于在沟道区域CH2中的注入区中以及更具体地在共有区域中或者靠近后者，电子流中存在的热电子被注入到浮置栅极FG。
图23示出了擦除存储器单元C3的沟道擦除方法。示出的存储器单元是单元C33，但是该方法可应用于存储器单元的备选C31、C32。区域n1接收零值电压VD2。控制栅极CG接收负擦除电压，例如-10V。选择栅极SG接收正选择电压VS2，例如5V。掺杂层NL接收正源极电压VSC2，例如5V。衬底PW因而被设置为电压VB(等于电压VS2和VSC2)，例如5V。电子通过衬底从浮置栅极FG被提取并且由源极线NL/SCL收集。成对存储器单元C3’在其控制栅极CG上接收正擦除抑制(erase-inhibit)电压VG22，例如-2.5V。
图24示出了根据本公开的擦除方法，用于通过垂直栅极SG执行擦除存储器单元C31。该方法仅可应用于单元C31并且使用浮置栅极FG的突起p15。区域n1接收零值漏极电压VD3。控制栅极CG接收负擦除电压VG31，例如-10V。选择栅极SG接收正选择电压VS3，例如5V。掺杂层NL接收零值源极电压VSC3。衬底PW的电压VB因而为零。成对存储器单元C33’在其控制栅极CG上接收擦除抑制(erase-inhibit)电压VG32，该电压不必须为正，且由于电压VB自身为零的事实，该电压可以为零。
在电压VS3的影响下，电子通过垂直栅极SG从浮置栅极FG被提取，并且由字线收集，垂直栅极SG连接至该字线。该处理在图25中更为详细地示出。介电材料在突起p15和垂直栅极SG之间延伸，该介电材料是区域D1’的一部分并且部分地包括介电层D2的介电材料，并且是包含层D1的原始介电材料的复合介电材料D12，该原始介电材料与剩余的高压介电材料DHV进行结合。突起p15和栅极SG之间的距离(在数十纳米的量级)使得在这两个元件之间出现隧道效应。
与沟道擦除方法相比较，该栅极SG擦除方法具有多种优点。具体地，擦除没有通过与编程相同的介电区域来执行，这减轻了介电材料的电应力及其老化。此外，由于衬底电压保持为零(不像沟道擦除方法)，成对存储器单元不会经历任何擦除应力(缓慢伪擦除，slow spurious erasure)。
应理解，图20中的切面(并且一般而言图4到图19、图22到图25中的切面)垂直于图2的切面。在图20中，位线BL平行于切面，而图2中的位线(21)垂直于切面。类似地，选择线SL垂直于图20中的切面，而由栅极材料(26)形成的选择线平行于图2中的切面。最后，对于根据本公开的存储器单元结构，图2中存储器单元结构中的多条“源极位线”(20)替换为掺杂层NL，该掺杂层NL为注入在相同阱PW内的所有存储器单元形成源极线SCL并且更确切地形成源极平面，并且能够收集用于编程多个存储器单元的编程电流。因此，根据本公开的存储器单元结构所实现的热电子注入可编程存储器阵列架构比图2中存储器单元结构的架构更为简单。
图26示出了这种存储器阵列架构。仅示出了两对成对的存储器单元C3i，j、C3i+1，j，C3i，j+1、C3i+1，j+1。存储器单元C3i，j、C3i，j+1属于字线WLi，而存储器单元C3i+1，j、C3i+1，j+1属于成对字线WLi+1。存储器单元的选择晶体管ST部的选择栅极SG被链接至相同的选择线SLi，i+1，而四个存储器单元的源极S被链接至相同的源极线SCL(由嵌入层NL形成)。存储器单元C3i，j和C3i+1，j的浮置栅极晶体管FGT部的控制栅极CG被连接至控制栅极线CGLi，而存储器单元C3i+1，j和C3i+1，j+1的控制栅极CG被连接至控制栅极线CGLi+1。成对存储器单元C3i，j、C3i+1，j的漏极被链接至位线BLj，而成对存储器单元C3i，j+1、C3i+1，j+1的漏极被链接至位线BLj+1。
因此，存储器阵列中每个存储器单元的垂直行中仅包括一条位线。每条字线WLi、WLi+1仅包括共用于成对字线的一条控制栅极线CGLi、CGLi+1和一条选择线SLi，i+1。位线BLj接收漏极电压VDj，而位线BLj+1接收漏极电压VDj+1。控制栅极线CGLi接收栅极电压VGi，而控制栅极线CGLi+1接收栅极电压VGi+1。选择线SLi，i+1接收选择电压VSi，i+1。共用源极线SCL(此处为源极平面)接收源极电压VSC。
因此，存储器阵列包括少量互连线，并且其结构类似于图1中示出的类型的存储器阵列的结构，同时首先受益于存储器单元具有垂直选择晶体管部所提供的优点(在占用面积方面)，以及其次受益于具有不同的控制和选择栅极用于优化编程处理所提供的优点。
本领域技术人员应理解，根据本公开的方法允许有各种其他备选实施例和应用。具体地，尽管上文描述是关于两个成对存储器单元的形成，根据本公开的方法的一个实施例的目标可以是制造“单位(unit)”的存储器单元，即，没有共用相同垂直选择栅极SG的任何成对存储器单元。
相反地，一些实施例可以包括共同且同时地制造一行或多行成对存储器单元，例如在图27中所示类型的电可编程和可擦除存储器电路MEM1的产品的框架下。
电路MEM1被制作在半导体晶片上并且形成集成电路IC。其包括被制作在衬底PW上的在图26中示出的类型的成对字线WLi、WLi+1，两条成对字线WLi、WLi+1包括共用相同选择线SLi，i+1的成对存储器单元。选择线SL和控制栅极线CGL链接至字线解码器WLDEC，该字线解码器上施加有存储器单元擦除、编程和读取电压。连接至存储器单元的漏极区域n1的位线BL通过列解码器CDEC链接至一组编程锁存器BLT以及链接至一组读出放大器SA。这些元件链接至控制电路CCT，该控制电路确保编程和擦除的时序符合上述方法中的一个。
本领域技术人员应理解，根据本公开的存储器单元允许在其他技术领域中制造，上文中描述的材料(具体为硅、二氧化硅和多晶硅)仅为示例。
类似地，用于形成介电层D1的区域D1’和形成突起p15的上述方法仅是实施例的一个示例。其他技术可以使浮置栅极FG能够被制造为包括使存储器单元通过选择栅极进行擦除的突起。当高电压介电材料被沉积在用于同时制造高电压晶体管的衬底上时，上述方法仅具有不需任何附加制造步骤来制造突起的优点。
上文描述的多个实施例可以进行结合以提供进一步的实施例。在上文详细描述的指引下可以对实施例进行这些或其他修改。总体上，在随附权利要求中，术语不应被解释为将权利要求限制为说明书和权利要求书所公开的特定实施例，而应被解释为包括所有可能的实施例以及等效于这些权利要求的全部范围。因而，权利要求并不被本公开所限制。

Claims (20)

1.一种存储器单元，包括：
垂直选择栅极，在被制作于半导体衬底中的沟槽中延伸；
浮置栅极，在所述衬底上延伸；
水平控制栅极，在所述浮置栅极上方延伸，其中所述浮置栅极具有在所述衬底的上表面下方延伸的突起；以及
第一介电层，定位在所述衬底内，并且在所述浮置栅极的所述突起与所述垂直选择栅极之间。
2.根据权利要求1所述的存储器单元，其中所述第一介电层包括覆盖所述沟槽的壁的较薄区域和邻近所述衬底的上表面的较厚区域。
3.根据权利要求2所述的存储器单元，其中所述突起在所述衬底的在所述介电层的所述较厚区域内的表面的下方延伸，并且具有与所述垂直选择栅极的一部分相对的面。
4.根据权利要求1所述的存储器单元，包括：
垂直沟道区域，与所述选择栅极相对延伸；以及
嵌入层，形成收集源极平面，用于收集用于对形成在相同衬底上的所述存储器单元和其他存储器单元进行编程的编程电流，所述嵌入层电耦合至所述垂直沟道区域。
5.根据权利要求1所述的存储器单元，包括：
第二介电层，覆盖所述控制栅极和所述浮置栅极的侧壁并且在所述垂直选择栅极上方垂直延伸；以及
电接触件，沿所述第二介电层垂直延伸并且与所述垂直选择栅极相接触。
6.根据权利要求1所述的存储器单元，其中所述浮置栅极在所述垂直选择栅极的一部分的上方延伸从第一平面到第二平面的非零重叠距离，所述第一平面与所述浮置栅极的侧边缘对准并且延伸通过所述垂直选择栅极的内部，所述第二平面与所述垂直选择栅极的侧边缘对准。
7.一种电路，包括：
第一存储器单元，其包括在半导体衬底上延伸的第一浮置栅极和在所述第一浮置栅极上方延伸的第一水平控制栅极，其中所述第一浮置栅极具有在所述衬底的上表面下方延伸的第一突起；以及
第二存储器单元，其包括在半导体衬底上延伸的第二浮置栅极和在所述第二浮置栅极上方延伸的第二水平控制栅极，其中所述第二浮置栅极具有在所述衬底的上表面下方延伸的第二突起；
垂直选择栅极，在所述衬底中的沟槽中并且在所述第一突起和所述第二突起之间延伸；
第一介电层部分，定位在所述衬底内，并且在所述第一突起与所述垂直选择栅极的第一侧之间；以及
第二介电层部分，定位在所述衬底内，并且在所述第二突起与所述垂直选择栅极的第二侧之间。
8.根据权利要求7所述的电路，其中所述第一介电层部分和所述第二介电层部分是第一介电层的部分，所述第一介电层包括覆盖所述沟槽的壁的较薄区域和邻近所述衬底的上表面的第一较厚区域和第二较厚区域。
9.根据权利要求8所述的电路，其中所述第一突起在所述衬底的在所述第一介电层的所述第一较厚区域内的表面的下方延伸，并且具有与所述垂直选择栅极的第一部分相对的面，而所述第二突起在所述衬底的在所述第一介电层的所述第二较厚区域内的表面的下方延伸，并且具有与所述垂直选择栅极的第二部分相对的面。
10.根据权利要求7所述的电路，包括：
第一垂直沟道区域，与所述垂直选择栅极的第一侧相对延伸；
第二垂直沟道区域，与所述垂直选择栅极的第二侧相对延伸；以及
嵌入层，形成收集源极平面，用于收集用于对形成在相同衬底上的所述存储器单元和其他存储器单元进行编程的编程电流，所述嵌入层电耦合至所述第一垂直沟道区域和所述第二垂直沟道区域。
11.根据权利要求7所述的电路，包括：
第二介电层，覆盖所述第一控制栅极和所述第一浮置栅极的侧壁并且在所述垂直选择栅极上方垂直延伸；
第三介电层，覆盖所述第二控制栅极和所述第二浮置栅极的侧壁并且在所述垂直选择栅极上方垂直延伸；以及
电接触件，沿所述第二介电层和所述第三介电层并且在所述第二介电层和所述第三介电层之间垂直延伸，并且与所述垂直选择栅极相接触。
12.根据权利要求7所述的电路，其中所述第一浮置栅极在所述垂直选择栅极的一部分的上方延伸从第一平面到第二平面的非零重叠距离，所述第一平面与所述第一浮置栅极的侧边缘对准并且延伸通过所述垂直选择栅极的内部，所述第二平面与所述垂直选择栅极的侧边缘对准。
13.根据权利要求7所述的电路，包括编程电路，所述编程电路被配置用于对所述第一存储器单元和所述第二存储器单元进行编程，所述编程电路被配置用于将电势施加至所述衬底、所述垂直选择栅极、所述第一水平控制栅极、以及所述第一存储器单元的漏极区域和源极区域，使得电子在与所述垂直选择栅极相对延伸的垂直沟道区域中流动并且被注入到注入区中的所述第一浮置栅极，所述注入区位于与所述第一浮置栅极相对延伸的水平沟道区域中。
14.根据权利要求7所述的电路，包括擦除电路，所述擦除电路被配置用于通过隧道效应擦除所述第一存储器单元和所述第二存储器单元，所述擦除电路被配置用于将电势施加至所述垂直选择栅极和所述第一存储器单元的所述第一水平控制栅极，使得电荷通过所述第一浮置栅极的所述第一突起以及在所述第一突起和所述垂直选择栅极之间延伸的所述第一介电层部分而从所述第一浮置栅极中被提取并且由所述垂直选择栅极收集。
15.一种方法，包括：
在半导体衬底上制造电可编程存储器单元，所述制造包括：
形成在被制作于半导体衬底中的沟槽中延伸的垂直选择栅极；
形成在所述衬底上延伸的浮置栅极，其中所述浮置栅极具有在所述衬底的上表面下方延伸的突起；
形成在所述浮置栅极上方延伸的水平控制栅极；以及
形成第一介电层，所述第一介电层定位在所述衬底内，并且在所述浮置栅极的所述突起与所述垂直选择栅极之间。
16.根据权利要求15所述的方法，其中形成所述垂直选择栅极包括：
在所述衬底中蚀刻所述沟槽，
在所述沟槽中沉积所述第一介电层之后，在所述衬底上沉积第一导电层，并且蚀刻所述第一导电层，以形成在所述沟槽中延伸的所述垂直选择栅极。
17.根据权利要求16所述的方法，包括在所述衬底上沉积第二介电层，其中形成所述浮置栅极包括：
在所述第二介电层上沉积第二导电层；以及
蚀刻所述第二导电层，以便形成所述浮置栅极，蚀刻所述第二导电层包括蚀刻所述第二导电层以便所述浮置栅极部分地与所述垂直选择栅极重叠从第一平面到第二平面的非零重叠距离，所述第一平面与所述浮置栅极的侧边缘对准并且延伸通过所述垂直选择栅极的内部，所述第二平面与所述垂直选择栅极的侧边缘对准。
18.根据权利要求17所述的方法，其中根据光刻布局蚀刻所述第二导电层，所述光刻布局在所述第一平面和所述第二平面之间定义理论重叠距离，所述理论重叠距离至少等于所述制造方法的光刻容差。
19.根据权利要求15所述的方法，包括：
在所述第一介电层中制作邻近所述衬底的上表面的较厚区域，
在所述第一介电层的所述较厚区域中制作空洞，其中形成所述空洞以便在所述衬底的表面下方延伸，以及所述突起在所述空洞中延伸并且具有与所述垂直选择栅极的一部分相对的面。
20.根据权利要求19所述的方法，其中：
制作所述第一介电层的所述较厚区域包括在所述衬底上生长第二介电层，所述生长使得所述第一介电层在所述较厚区域中伸展；以及
制作所述空洞包括蚀刻所述第一介电层的较厚区域和所述第二介电层。
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