JP2006208031A - 半導体センサ装置とその製造方法と補正方法 - Google Patents
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Abstract
【課題】 簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を提供する。
【解決手段】 観測部での物理量の電気的特性の変化を変換部で計測し、上記変換部の出力信号の校正を行う補正部を備えた半導体センサ装置において、上記変換部と識別情報発生回路は第1半導体集積回路に搭載し、上記補正部と不揮発性記憶部とを第2半導体集積回路に搭載し、上記第1半導体集積回路と組み合わされた第2半導体集積回路の不揮発性記憶部には、上記第1半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第2半導体集積回路の上記不揮発性記憶部に上記該当する校正情報を記憶する。
【選択図】 図1
【解決手段】 観測部での物理量の電気的特性の変化を変換部で計測し、上記変換部の出力信号の校正を行う補正部を備えた半導体センサ装置において、上記変換部と識別情報発生回路は第1半導体集積回路に搭載し、上記補正部と不揮発性記憶部とを第2半導体集積回路に搭載し、上記第1半導体集積回路と組み合わされた第2半導体集積回路の不揮発性記憶部には、上記第1半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第2半導体集積回路の上記不揮発性記憶部に上記該当する校正情報を記憶する。
【選択図】 図1
Description
本発明は、半導体センサ装置とその製造方法及び補正方法に関し、例えば半導体センサ装置に補正(校正又は調整)機能を設けた半導体センサ装置とその製造方法と補正方法に利用して有効な技術に関するものである。
MEMS(Micro Electro Mechanical System)と言われる技術で作られるデバイス(素子ともいう。)は、小型であることと、半導体の製造技術が流用できること及びそれによって大量生産が比較的容易であるという理由で近年活発に研究とその実用化が進んでいる。次に示されるのは、MEMSデバイスの代表的な分類である。光MEMSはプロジェクタや光交換機の鏡であり、センサMEMSは圧力センサ、加速度センサ、ジャイロセンサであり、バイオMEMSはDNAチップ、マイクロ医療器具であり、RF−MEMSは高周波用スイッチ、フィルタであり、アクチュエータはマイクロピンセット、マイクロモータ等である。とりわけ近年では、センサMEMSは半導体センサ装置の代名詞といってもよいほどとなった。
上記のような半導体センサ装置に関する第1の先行技術として、特開2003−240797公報(半導体加速度センサ)があり、センサ感度を低下させることなく、良好なシールド効果が得られ、可動電極とシールド電極との間に電位差がなく、可動電極の固着を確実に防止した半導体加速度センサを提供することを目的とし、ダイパッド2上に信号処理用IC5と接続されたセンサチップを備え、前記センサチップの半導体基板9上に、固定電極と可動電極を配設し、固定電極と可動電極を保護キャップ4で覆い、半導体基板の上面部にシールド電極層を埋設し、これらを封止樹脂で封止した半導体加速度センサにおいて、可動電極の電位を、信号処理用ICの容量/電圧変換回路51の出力電位から得ることができ、シールド 電極層と保護キャップの少なくともいずれか一方が可動電極と電気的に接続して同電位とする。
半導体センサ装置に関する第2の先行技術の例として、特開平6−331647号公報(半導体加速度センサおよび製造方法)があり、半導体加速度センサの感度較正方法およびセンサ構成法を提供し、センサのパーフォーマンスを高めることを目的とし、半導体加速度センサ内部にセンサ較正データ記録領域2を有し、較正データが蓄えられる。ここには感度、オフセット、各々の値の温度係数などが記録されている。このデータは半導体加速度センサシステム内にある信号処理回路1に導かれて、半導体加速度センサの較正演算に利用される。
半導体センサ装置に関する第3の先行技術の例として、特開平8−82637号公報(半導体センサ装置および半導体センサ装置の感度調整方法)があり、多くの外部抵抗素子を準備することなく感度調整が的確に行われ、またその感度調整の自動化を容易ならしめ、量産に対応できるように改善された半導体センサ装置を提供することを目的とし、加速度検出部22aと、その出力信号を増幅する利得可変増幅器22bとを有するセンサ部22を電気回路基板21に実装する。電気回路基板21には、加速度検出部22aの感度データを記憶した不揮発性メモリ24と、内部メモリ24に記憶されている加速度検出部22aの感度データとシステムが要求するセンサ部感度とに基づいて、利得可変増幅器22bの増幅率を制御する制御回路23cとを設ける。
特開2003−240797公報
特開平6−331647号公報
特開平8−82637号公報
上記センサMEMSは、基本的に機械的構造物を主要部品としており、例えば、観測しようとする物理量をその変化に因って生じる該構造物(以下「観測部」という。)の機械的変形量に依存する抵抗または静電容量等の電気的特性の変化を利用して捕えるものである。そのため、該観測部には、『前記電気的特性の変化を計測するための回路』を搭載した半導体集積回路(以下、「変換回路」または「変換部」という。)が付随している。前記観測部は、その形状、寸法または素材の均質性などのバラツキにより、一般的に観測しようとする物理量の変化と電気的特性の誤差のバラツキも大きい。そのため、市場に出ているセンサMEMSには、検査時にその誤差を確認し、特定の許容誤差範囲内のものを製品としているものもある。しかし、高精度の物理量の観測を目的とする場合、該誤差の補正機能が搭載されている。
前記先行技術1乃至3によると、バラツキによる誤差を補正するために、不揮発性メモリに補正データを格納する方法が開示されている。不揮発メモリによる補正は、半導体センサ装置の精度と歩留りを向上させるために有効な手法であるが、不揮発性メモリを搭載する半導体装置は価格が高く、また該不揮発性メモリに補正データを書き込む工程が追加になるなどの理由で製品の価格を押し上げる要因となる。前記第1の先行技術では、観測部と、変換回路や補正回路並びに不揮発性メモリを含む半導体集積回路を、一つのパッケージに搭載する方法が示されている。第2の先行技術では、観測部及び変換部等を一つのチップ上に形成する方法が開示されている。上記第1と第2の両先行技術では、それぞれ観測部、変換部、補正部及び該補正のデータを格納する不揮発性メモリ等が一つのパッケージに一体となりセンサが完成して始めて機能する。そのため、観測部の検査は各部が一体となった後でないと実施できない。該観測部に補正回路で対応できない重大な欠陥や大きな誤差が検査工程において、検出された場合、不揮発性メモリ等の他の部分を廃棄することとなるため製造コストの観点で経済的であるとは言えない。
第3の先行技術では、観測部の特性の誤差を検査する工程(第1の工程という。)と、該工程で得られた補正データを不揮発性メモリに格納する工程(第2の工程という。)からなる作業手順による半導体センサ装置の製造方法が開示されている。なお、補正回路と不揮発性メモリが搭載されていることについては、前2つの先行技術と同様である。概略的には、前記第1の工程では、半導体センサ装置の誤差を検査し、補正データを一時保管場所に保存すると同時に半導体センサ装置に半導体センサ装置を識別するバーコードラベルを貼付し、前記第2の工程では、半導体センサ装置の該バーコードラベルの情報を読み取り、該情報に基づいた前記補正データを不揮発性メモリに書き込むというものである。該バーコードラベルの目的は、前記第1の工程における観測部とその補正データを対応付け、前記第2の工程において補正データを、正しく対応する半導体センサ装置に搭載された不揮発性メモリに格納することが目的である。しかしながら、識別情報としてバーコードラベルを利用する方法には、幾つかの課題が残る。一つには、ラベルの大きさである。情報量が多いと当然ラベルの面積が大きくなり、小さなパッケージに貼付することが困難である。また、汚れや傷に対して耐久性が低い、バーコードラベルの読み出しの精度が低い、スループットが低いなどである。さらに、補正データを不揮発性メモリに書き込む際に使用する装置に、光学的な特殊な装置を合体する必要があり、製造設備の設計及び費用等の負担が増加するという課題がある。
この発明の目的は、簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。観測部での物理量の電気的特性の変化を変換部で計測し、上記変換部の出力信号の校正を行う補正部を備えた半導体センサ装置において、上記変換部と識別情報発生回路は第1半導体集積回路に搭載し、上記補正部と不揮発性記憶部とを第2半導体集積回路に搭載し、上記第1半導体集積回路と組み合わされた第2半導体集積回路の不揮発性記憶部には、上記第1半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第2半導体集積回路の上記不揮発性記憶部に上記該当する校正情報を記憶する。
第1組立工程において、物理量の観測部と、該観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第1半導体集積回路とを実装基板に組み立て、第1検査工程において、上記第1半導体集積回路の識別情報発生回路から識別情報を取り出し、それに上記観測部及び変換部の検査によって得られた校正情報を生成して保持し、第2組立工程において、上記実装基板に上記変換部の出力信号の校正を行う補正部及び上記補正部に対して校正情報を供給する不揮発性記憶部とを備えた第2半導体集積回路を上記実装基板に組み立て、補正データ書き込み工程において、上記第1検査工程で保持された識別情報と校正情報を上記第2組立工程で組み立てられた第1半導体集積回路の識別情報に対応したものを選択して上記第2半導体集積回路の不揮発性記憶装置に書き込む。
物理量の観測部での電気的特性の変化を計測する変換部と、識別情報発生回路とを備えた半導体センサ装置を、かかる半導体センサ装置の出力信号を受けて信号処理を行う信号処理部及び記憶部を含むシステムに搭載し、特定の製造単位でまとめられた複数個からなる上記半導体センサ装置の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の出力信号から校正データ群を生成しておいて、上記システムの検査時に上記半導体センサ装置から識別情報を取り出して、上記校正データ群の中から該当する校正情報を抽出して記憶させ、上記信号処理の中に上記記憶部の校正情報に従い上記出力信号の校正を行う。
簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を得ることができる。
図17から図22には、前記先行技術等に基づいて本願発明者において検討されたセンサMEMSのブロック図が示されている。図17には、代表的なセンサMEMSの構成例の一つが示されている。センサ10は、観測部11と変換部12という別々の素子が、一つのパッケージに一体となったものである。観測部11は、いわゆるMEMS技術で作成されたセンサチップである。例えば、加速度センサや圧力センサである。変換部12は、観測部11で観測された物理量の変化を電気信号に変換する半導体集積回路チップである。変換部12の出力13は、観測部11で観測された物理量に応じた電圧値を示すものである。例えば加速度センサであれば、1G(Gは重力加速度。)あたり1Vの電圧変化を生じるものである。
図18には、また別の代表的なセンサMEMSの構成例の一つが示されている。センサ20は、観測部11と半導体集積回路チップ21が一つのパッケージに一体となったものである。半導体集積回路チップ21は、変換部12の出力22の電圧値をデジタル値に変換するA/D変換部23及び制御部24で構成されている。制御回路24の出力26は、観測部11で観測された加速度に応じたデジタル値が出力される。図17及び図18に示された検討例においては、観測部に加えられた、例えば加速度のような物理量と出力13の電圧値の誤差は、該観測部と変換部のバラツキによって決定するため一般に5%から20%と粗いものとなり、定められた精度基準を満たさないものは不良品となる。
図19には、観測部の誤差を補正する機能を搭載したセンサMEMSの代表的な構成例が示されている。センサ100はセンサ10に感度調整機能を付加したものである。変換部12の出力13は、EPROM102に格納された補正データに基づき感度調整部101で補正され出力104へ出力する。本実施例において、観測部に加えられた物理量と出力104の電圧値の依存性(相関)は感度調整の作用によって、補正され、前述のセンサ10のそれより観測の精度が高まることが期待される。
図20には、また別の観測部の誤差を補正する機能を搭載したセンサMEMSの代表的な構成例が示されている。センサ200はセンサ20に補正機能を付加したものである。A/D変換部23の出力27は、補正部201で、EPROM204に格納された補正データに基づき、ある種の演算や数値変換によって補正され制御回路203を介して出力207へ出力するものである。本実施例において、観測部に加えられた例えば加速度のような物理量と出力207の電圧値の依存性は、補正部201の作用によって、前記センサ10やセンサ100のそれより観測の精度が高まることが期待される。
図21には、センサ200の代表的な実装の構成例が示されている。該センサ200は、観測部11、変換部12とA/D変換部23からなる集積回路チップ205、補正部201と制御部203からなる集積回路チップ206、不揮発性メモリEPROM204及び引き出し電極208が、一つのパッケージ上の構成されたものである。各構成要素間は、例えば金配線により接続されている。本構成では、パッケージ上に異なったプロセスを使用したチップを搭載できる。例えば、変換部12はバイポーラプロセスを採用し、その他はCMOSプロセスを使用することができる。しかしながら、本構成では、パッケージ上に複数のチップを実装しなければならず、組み立てのコストが大きくなる。
図22には、センサ200のまた別の代表的な実装の構成例が示されている。本構成例では、A/D変換部23、補正部201、制御部203及びEPROM204が、一つの半導体集積回路チップ209となっており、組み立てコスト増大の欠点は軽減される。なお、前記半導体集積回路チップ209に含まれる各部の組み合わせ方は、例えば観測部11、変換部12及びA/D変換部23を組み合わせたもののように、特に制限されるものではない。
図1には、この発明に係る半導体サンサ装置の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサMEMSの製造の効率化に係わる該センサMEMSの有効な構成の一つの例である。該構成にかかるセンサ300は、前記説明した図20におけるセンサ200に搭載の集積回路チップ205に、識別情報発生回路230を追加したものである。この識別情報発生回路230の詳細については後に説明する。
図2には、図1の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図2(a)に示される工程は、(1)組立−1工程と、(2)検査−1工程及び(3)検知データ取得工程とからなる。(1)組立−1工程では、観測部11及び集積回路チップ220をセンサ300の実装基板に実装する。(2)検査−1工程では、検査装置310を用いて該観測部11の特性を検査する。この段階では、EPROM204が搭載された集積回路チップ221は実装しないが、集積回路チップ220は、該観測部11に加わる物理量を電気的変化に変換するため必要不可欠である。
(2)検査−1工程では、観測部11の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。(3)検知データ取得工程では、観測部11に加えられた物理量に応じた集積回路チップ220の出力27を収集する。例えば、加速度センサであれば、物理量を、0G、0.5G、1G、1.5G…と変化させながら、それらに応じたA/D変換部23の出力27を収集330するものである。また同時に、集積回路チップ220に搭載された識別情報発生回路230の出力231から第1の識別情報を得る。得られた前記観測部11の特性データと第1の識別情報は、データ蓄積装置312へ転送320され蓄積される。また、データ蓄積装置312では、前記検査工程で取得した観測部11の特性データから、補正データを生成する。
図2(b)に示される(4)組立−2工程では、前記(2)検査−1工程から進んできたセンサ300に、集積回路チップ221が実装される。該集積回路チップ221は、補正データを格納するEPROM204が搭載されているため比較的高価である。そのため、正常な観測部を持つセンサ300のみに該集積回路チップ221を実装する目的で、前記(2)検査−1工程では該集積回路チップ221は実装しない。
図2(c)に示される(5)補正データ書き込み工程では、次の手順によって前記補正データを、書き込み装置311を用いて集積回路チップ221に搭載されたEPROM204へ書き込む。先ず、書き込み工程に到着したロットに含まれる全てのセンサ300に対応した前記第1の検査工程で取得した補正データと、第1の識別情報とを、データ蓄積装置312から書き込み装置311に転送する。書き込み装置311は、集積回路チップ220から第2の識別情報を読み出す。書き込み装置311は、該第2の識別情報と合致する前記第1の識別情報に対応する補正データを、集積回路チップ221に搭載されたEPROM204に書き込む。
図2(d)に示される(6)検査−2工程では、センサ300の最終検査が行われ、規格に合格した製品のみが出荷される。このような製造工程及び半導体センサ装置においては、識別情報発生回路を集積回路チップ220に搭載することで、前記第3の先行技術において開示されたバーコードラベルを用いる方法より工程が簡略化され、製造コストの大幅な低減が図れる。
図3には、この発明に係る半導体サンサ装置の他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサMEMSの製造の効率化に係わる該センサMEMSのまた別の有効な構成である。センサ400は、前記センサ300の集積回路チップ221に変更を加えたものである。集積回路チップ403には、制御・演算部402とRAM404、EPROM405が搭載されている。集積回路チップ403は、該センサ400の全体の制御を司ると同時に、観測部11の誤差を補正する。集積回路チップ221は、いわゆる、マイクロコントローラの類である。なお、該センサ400の本発明にかかる特長とその効果については、次に示される図4及び図5とともに明らかにされる。
図5には、図3の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図5(a)に示される工程は、(1)組立−1工程と、(2)検査−1工程及び(3)検知データ取得工程とからなる。(1)組立−1工程では、観測部11及び集積回路チップ401をセンサ400の実装基板に実装する。なお、本実施例では、特定の数量のセンサ400をロットという一つの集合の単位で常に扱う。例えば、ロットとしては、同一のウェハから取得された観測部11の集まりを一つのロットとする方法や、前記EPROM405の記憶容量等によって定まる数のセンサ400の集まりを一つのロットとする方法がある。
(2)検査−1工程では、検査装置450を用いて前記同一ロットに含まれるセンサ400の観測部11の特性を検査する。この段階では、EPROM405が搭載された集積回路チップ403は実装しないが、集積回路チップ401は、該観測部11に加わる物理量を電気的変化に変換するため必要不可欠である。(2)検査−1工程では、観測部11の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。当検査工程で、不良品となったセンサ400は、属していたロットから除外され、残りのセンサ400のみで新たなロットの集合となる。
(3)検知データ取得工程では、観測部11に加えられた物理量に応じたA/D変換部23の出力27を収集する。例えば、加速度センサであれば、物理量を、0G、0.5G、1G、1.5G…と変化させながら、それらに応じたA/D変換部23の出力27を収集330するものである。また同時に、集積回路チップ401に搭載された識別情報発生回路230の出力231から第1の識別情報を得る。得られた前記観測部11の特性データと第1の識別情報は、データ蓄積装置470へ転送463され蓄積される。また、データ蓄積装置470では、前記(3)検知データ取得工程で取得した観測部11の特性データから、補正データを生成する。当工程においても、センサ400と同様に、前記特性データ、第1の識別情報及び補正データも該センサ400が属するロットと同一の単位で管理される。
図5(b)に示される(4)補正データ書込み工程では、前記センサ400に搭載される集積回路チップ403内のEPROM405に前記補正データとそれに対応する第1の識別情報を書き込む。なお、前記図2にかかる実施例では、補正データとそれに対応する第1の識別情報の書き込みは図2(b)に示される(4)組立−2工程終了後に行われることが本実施例と異なる。
さらに、前記図2(c)にかかる実施例では、ひとつひとつのセンサに一対一に対応する第1の識別情報を、該センサに搭載されているEPROMごとに格納するが、図5(b)に示される(4)補正データ書込み工程では、同一ロットに属する全ての前記集積回路チップ403に搭載されているEPROM405に対して後述の同一データ(「集合補正データ」という。)を書き込む。
上記書込み工程では、複数の前記集積回路チップ403に対して同時に上記共通のデータを書き込むことができるので、前記集積回路チップ403ひとつあたりにかかる書き込み時間を大幅に軽減することができる。すなわち、前記図1(c)の補正データ書き込み工程では個々のセンサ300の集積回路チップ221内のEPROM204に第1の識別情報と第2の識別情報をもとに特定の補正データ書き込むが、この実施例では複数の前記集積回路チップ403に一斉書き込みを行うことができるため、例えば既に実績のある量産品向けEPROM書き込み工程を使用することによって、大幅なコスト低減が期待できる。
図5(c)に示される(5)組立−2工程では、図5(a)に示される(2)検知データ取得工程から進んできたセンサ400に、(4)補正データ書込み工程を終了した集積回路403が実装される。
図5(d)に示される(6)検査−2工程では、センサ400の最終検査が行われ、規格に合格した製品のみが出荷される。
図4には、前記図3のRAM404及びEPROM405のデータ構成図が示されている。該EPROM405には、集合補正データ430が格納されている。集合補正データ430に含まれる個々のデータ431は、補正データ441及び対応するセンサ400の識別情報440からなる。補正データ441及び識別情報440は、それぞれ前記図5(a)に示される(3)検知データ取得工程で取得され、センサ400の観測部11の特性データをもとにデータ蓄積装置470によって生成された補正データと、それに対応するセンサ400の第1の識別情報である。また、集合補正データ430は、複数のデータ431からなり、個々のセンサ400が属するロットを構成する全てのセンサ400に対応する前記データ431からなる。
すなわち、前記図5(b)に示される(4)補正データ書き込み工程では、特定のセンサ400が属するロットを構成する全てのセンサ400に対応する補正データが集積回路チップ403内のEPROM405に書き込まれる。該書き込み工程で製作される集積回路チップ403の総数は少なくとも該ロットを構成するセンサ400の数である。
次に図5(c)に示される(5)組立−2工程では、前記のとおり図5(a)に示される(2)検知データ取得工程から進んできたセンサ400と図5(b)に示される(4)補正データ書込み工程を終了した集積回路403が実装される。本願発明にかかる図5に示される実施例によれば、該(5)組立−2工程では、特定センサ400とそれに対応する集積回路チップ403選択して組み合わせる必要はなく、同一ロットに属する任意のセンサ400と任意の集積回路チップ403を組み合わせることができる。そのため、組み立てにかかるセンサや集積回路チップの管理や実際の作業等を軽減することができる。
上記の(5)組立−2工程を終了した状態の個々のセンサ400には、該それぞれのセンサ400に対応する適当な補正データ441が集積回路チップ403内のEPROM405の集合補正データ430中に必ず存在する。そこで、該それぞれのセンサ400は、電源投入直後に次の動作を開始し、集合補正データ430の中から、適当な補正データ441の抽出を行う。
センサ400は、電源投入後、制御・演算部402によって識別情報発生回路230から第2の識別情報231が読み出され、該第2の識別情報231とEPROM405に格納された全ての集合補正データ431の識別情報440が照合比較され、一致した識別情報440に対応する補正データ441が、RAM404に複写される。それ以降は、RAM404に格納された補正データを用いて、制御・演算部403によって観測部11の誤差が補正される。これらの一連の動作は、前記図5(d)に示される(6)検査−2工程においても実行される。
上記(6)検査−2工程において、前記集積回路チップ403内のEPROM405に、(4)補正データ書込み工程で書き込まれた補正データのうち、同じ実装基板に搭載されたセンサ11と対応するものだけを残し、それ以外の補正データを消去すれば、該集積回路403内のEPROM405の記憶領域を他の目的にも有効に利用できると同時に、前記電源投入後の識別情報231とEPROM405に格納された全ての集合補正データ431の識別情報440の照合比較の動作を簡略化することができる。
図6には、この発明に係る半導体センサ装置の更に他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサMEMSの製造の効率化に係わる該センサMEMSのまた別の有効な構成である。センサ500は、前記センサ400に比して、その構成要素は全く同じであるが、組み合わせが異なる。集積回路チップ503は、制御・演算部502、RAM505、EPROM506及びA/D変換部23からなる。集積回路チップはいわゆる、一般的なマイクロコントローラの構成であり、現在は比較的多くの種類が安価に入手できる。
図7には、図6の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図7(a)に示される工程は、(1)組立−1工程と、(2)検査−1工程及び(3)検知データ取得工程とからなる。(1)組立−1工程では、観測部11及び集積回路チップ501、集積回路チップ503をセンサ500の実装基板に実装する。なお、本実施例では、特定の数量のセンサ500をロットという一つの集合の単位で常に扱う。例えば、ロットとしては、同一のウェハから取得された観測部11の集まりを一つのロットとする方法や、前記EPROM506の記憶容量等によって定まる数のセンサ500の集まりを一つのロットとする方法がある。
(2)検査−1工程では、検査装置510を用いて前記同一ロットに含まれるセンサ500の観測部11の特性を検査する。(2)検査−1工程では、観測部11の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。それ以外は、観測部11に加えられた物理量に応じた集積回路チップ501の出力27を引き出し電極502から取り出し収集する。例えば、加速度センサであれば、物理量を、0G、0.5G、1G、1.5G…と変化させながら、それらに応じた出力値520を収集するものである。当検査工程で、不良品となったセンサ500は、属していたロットから除外され、残りのセンサ500のみで新たなロットの集合となる。
また同時に、集積回路チップ501に搭載された識別情報発生回路230の出力231から第1の識別情報を得る。得られた前記観測部11の特性データと第1の識別情報は、データ蓄積装置540へ転送530され蓄積される。また、データ蓄積装置540では、前記(3)検知データ取得工程で取得した観測部11の特性データから、補正データを生成する。センサ500と同様に、前記特性データ、第1の識別情報及び補正データも該センサ500が属するロットと同一の単位で管理される。
図7(b)に示される(4)補正データ書込み工程では、前記センサ400に搭載される集積回路チップ503内のEPROM506に前記補正データとそれに対応する識別情報を書き込む。なお、前記図2(c)に示される(5)補正データ書込み工程では、ひとつひとつのセンサ300に一対一に対応する識別情報を、該センサ300に搭載されているEPROMごとに格納するが、図7(b)に示される(4)補正データ書込み工程では、同一ロットに属する全ての前記集積回路チップ503に搭載されているEPROM506に対して集合補正データを書き込む。
一方図7に示される(4)補正データ書込み工程では、複数の前記集積回路チップ503に対して同時に上記共通の情報を書き込むことができるので、前記集積回路チップ403ひとつあたりにかかる書き込み時間を大幅に軽減することができる。すなわち、前記図1(c)の補正データ書き込み工程では個々のセンサ300のEPROM204に個別の識別情報をもとに該当する補正データ書き込むが、この実施例では複数の前記集積回路チップ503に一斉書き込みを行うことができるため、例えば既に実績のある量産品向けEPROM書き込み工程を使用することによって、大幅なコスト低減が期待できる。
なお、上記集合補正データは、前記図4にかかる実施例に準ずるものである。すなわち、図6に示されたRAM505及びEPROM506は、それぞれ図4におけるRAM404およびEPROM405に相当する。さらに、図7にかかる実施例におけるセンサ500の電源投入後の動作は図5にかかる実施例のそれと同様である。
上記(4)補正データ書き込み工程において、前記集積回路チップ503内のEPROM506に、同じ実装基板に搭載されたセンサ11に対応する補正データのみを集積回路チップ501内の識別情報発生回路230の発生する第1の識別情報をもとに書き込み動作中に選別しながら記録すれば、該集積回路403内のEPROM405の記憶領域を最小限に節約きると同時に、前記電源投入後の識別情報231とEPROM506に格納された全ての集合補正データの識別情報440の照合比較の動作を簡略化することができる。
図7(c)に示される(5)検査−2工程では、センサ500の最終検査が行われ、規格に合格した製品のみが出荷される。この実施例の製造フローは、前記図5に示される製造フローに対して、組み立ての工程が1つと少ないため、さらなるコストの低減が期待できる。
図8には、この発明に係る半導体サンサ装置の更に他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサMEMSの製造の効率化に係わる該センサMEMSの更に別の有効な構成である。前記センサ500には、不揮発性メモリが搭載されていたが、本願発明にかかるセンサ600は、前記センサ20に、識別情報発生回路230を追加しただけのものである。該センサ600によって、高精度のセンサMEMSを実現する方法、目的、効果並びにその理由については、以下に示される実施例の説明によってより明らかになるであろう。
図9には、前記図8のセンサ600の概略外観図が示されている。集積回路チップ602には、変換部12、A/D変換部23、制御部601及び識別情報発生回路203が搭載されている。このように、部品点数が少ないことから、非常に安価な製造が期待できる。
図10には、前記図8のセンサ600を使用したシステムの一実施例の構成図が示されている。該システム700は、例えば、圧力センサ、温度センサ、加速度センサ、方位センサ等を多く搭載する自動車制御システムやセンサネットシステムなどである。該システム700には、複数のセンサが取り付けられ、うち一つ以上が前記センサ600である。センサ600は、前記センサ500の如き観測部の誤差を補正する機能を搭載していない。本願発明においては、かかる補正の機能を該システム700の中央制御装置705に負担させている。
補正にかかる処理は、該中央制御装置内705のプロセッサ702とソフトウェアプログラムに委ねられる。また、個々のセンサ600に搭載された観測部11の誤差を補正するための補正データは、該中央制御装置705内の補助記憶装置704に格納される。該補正データの補助記憶装置704への格納は、該システム700の製造時あるいは検査時等に、CD−ROM711のデータあるいはインターネット等の通信手段710から取得する。
上記補正データは、例えば次のような手段によって上記システム700へ提供される。前記図9に示されるセンサ600が組み立てられた後、該センサ600は続く検査工程にて搭載された観測部11の特性を検査する。該検査工程では、観測部11の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。それ以外は、観測部11に加えられた物理量に応じた集積回路チップ602の出力の値を引き出し電極603から取り出し収集する。例えば、加速度センサであれば、物理量を、0G、0.5G、1G、1.5G…と変化させながら、それらに応じた特性データを収集するものである。また同時に、集積回路チップ602に搭載された識別情報発生回路230の第1の識別情報を得る。得られた前記観測部11の特性データと第1の識別情報は、データ蓄積装置に蓄積される。さらに該データ蓄積装置では、前記観測部11の特性データから、補正データを生成する。このように前記センサ600のそれぞれに対応する補正データと第1の識別情報は、前記データ蓄積装置に収集・蓄積される。言うまでもないが、該データ蓄積装置は、該センサ600を製造する者が管理するものである。
上記補正データと第1の識別情報を蓄積した上記データ蓄積装置は、図10図には示されないがインターネット等の通信手段710に接続される。前記システム700は、該システム700に接続されたおのおののセンサ600に固有の第2の識別情報を認識して、前記通信手段710を介して前記図示されないデータ蓄積装置をアクセスして、対応する適当な正データを得るため第2の識別情報をデータ蓄積装置に送信する。一方、アクセスされたデータ蓄積装置側は、受信した該第2の識別情報と一致する補正データを検索し、再び該通信手段710を介して前記システム700へ送信する。システム700は、受信した補該助記憶装置704へ格納する。また別の実施形態として、該センサ600が属するロットに含まれるセンサ600の補正データおよび対応する第1の識別情報を一括して補助記憶装置704に格納し、中央制御装置705において前記システム700に接続されたセンサ600に対応する補正データを選択する方法もある。
この場合、前記システム700と図示しないデータ蓄積装置間の通信手順が簡略化される。また、前記インターネット等の通信手段710及びそれに類する通信手段がないような場合、CD−ROM711等の記録媒体に、前記センサ600が属するロットに含まれるセンサ600の補正データおよび対応する第1の識別情報を一括して前記システム700へ提供する。すなわち、中央制御装置内のプロセッサ702は、それに組み込まれたセンサ600の識別情報発生回路から第2の識別情報を、制御部を通して取り出し、該第2の識別情報に対応された補正データを抽出して補助記憶装置に格納する。上記の格納は、前記のようなロット単位で一斉に行い、プロセッサがその中から該当する補正データを選択してレジスタ等に取り込むようにしてもよい。
図11には、この発明に用いられる識別情報発生回路の一実施例の基本的回路図が示されている。この実施例では、2入力のナンドゲート回路G1〜G4が用いられる。ゲート回路G1は、一方の入力と出力とが結合される。このゲート回路G1の共通化された入出力がゲート回路G2の一方の入力と接続される。ゲート回路G2の出力はゲート回路G3の一方の入力に接続される。ゲート回路G3の出力はゲート回路G4の一方の入力に接続される。そして、これらのゲート回路G1〜G4の他方の入力には、動作制御信号Gが共通に供給される。
図12には、図11の識別情報発生回路の一実施例の具体的回路図が示されている。ゲート回路G1は、直列形態にされたNチャネルMOSFETQ1とQ3、並列形態にされたPチャネルMOSFETQ2とQ4から構成される。上記MOSFETQ1とQ3のゲートが共通に接続されて第1の入力とされる。上記MOSFETQ2とQ4のゲートが共通に接続されて第2の入力とされる。上記MOSFETQ3のソースは回路の接地電位VSSが供給され、上記MOSFETQ1のドレインは、PチャネルMOSFETQ2とQ4のドレインに接続される。PチャネルMOSFETQ2とQ4のソースには電源電圧VDDが印加される。他のゲート回路G2〜G4も上記同様な回路により構成される。
上記ゲート回路G1〜G4は、半導体集積回路装置の設計及び製造の上では、現実的に制御可能な範囲内において、互いに同じ特性を持つように構成される。複数のゲート回路を互いに同じ特性とする技術について、以下に概略的に説明する。ゲート回路G1〜G4において、その特性である論理しきい値は、概略的には、それを構成するPチャネルMOSFETとNチャネルMOSFETとに決まると理解されているであろう。その観点ではチャネル幅Wとチャネル長Lとの比W/Lは同じであるがサイズが異なるMOSFETによっても同じ特性のCMOSゲート回路を構成できると理解され得る。しかしながら、半導体集積回路装置の製造バラツキによる電気特性への影響は、異なったサイズの素子に対しては異なったものとなる。
この実施例では、かかる複数のゲート回路G1〜G4のそれぞれは、好適には、それぞれを構成する素子の相互、すなわちPチャネル型MOSFETの相互、及びNチャネル型MOSFETの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のゲート回路G1〜G4は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
図11のように1つの入力と出力が短絡させられたゲート回路G1の出力電圧は、論理しきい値電圧に到達する。ゲート回路G2が、完全に同じ電気的特性を持っていれば、2つのゲート回路G1とG2の論理しきい値は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、ゲート回路G1とG2の論理しきい値電圧に差が生じる。
ゲート回路G1とG2の論理しきい値のバラツキの要因としては、MOSトランジスタ特性のバラツキが支配的であると捉えてよい。そして、MOSトランジスタ特性のバラツキの原因としては、MOSトランジスタのゲート幅や、ゲート絶縁膜膜厚、導電決定不純物濃度とその分布などを挙げることができる。これらのバラツキはマクロ的な部分とミクロ的とに分けることができる。マクロ的な部分としては、同一ロット内の複数のウェハ間のゲート幅バラツキなどである。
この識別情報発生回路においては、主としてミクロ的な部分のバラツキを利用するものであり、比較的に近接した位置に配置された素子問におけるバラツキを用いる。このようなミクロ的なバラツキは、比較的に近接した素子間にランダムに発生するものとして観測されるからである。すなわち、図11のゲート回路G1とG2の論理しきい値のバラツキもランダムであると考えられる。この論理しきい値のバラツキが、本願の解決しようとする課題である「半導体素子の持つ特徴的な特性のバラツキを固有の識別情報として抽出する」という解決手段の基となっている。
CMOSゲート回路を用いた場合には、論理しきい値に生じるバラツキがNチャネル型MOSトランジスタの持つバラツキにPチャネル型MOSトランジスタの持つバラツキが加えられたものと見做すことができ、バラツキ範囲が広くなり識別番号ないし識別情報の発生を効果的に行うようにすることができる。
図11に示した実施例では、2つのゲート回路G1とG2の論理しきい値の差を判定する。つまり、ゲート回路G1の短絡された入出力ノードの電圧(論理しきい値に相当する)をゲート回路G2の入力として供給し、その大小比較結果を後段のゲート回路G3、G4により増幅してCMOSレベルの2値信号を得るものである。したがって、厳密にはゲート回路G3とG4は、ゲート回路G1とG2のようにPチャネル型MOSFETの相互、及びNチャネル型MOSFETの相互が互いに同じ構造、同じサイズを持って構成される必要は無いが、後述する理由から同じ構造、同じサイズを持って構成される。
単に識別情報を得るだけが目的なら、上記ゲート回路G1ないしG4をCMOSインバータ回路に置き換えることができる。しかしながら、CMOSインバータ回路に置き換えると、上記入出力が短絡されたインバータ回路及びそれを受けるインバータ回路に大きな貫通電流が流れてしまい、低消費電力をその特徴の1つとするCMOS回路には好ましくなくい。この実施例では、ゲート回路の他方の入力に動作制御信号Gを供給することにより、上記識別情報を得るときのみに動作制御信号Gをハイレベルとして、上記各ゲート回路G1〜G4を一方の入力に供給された信号に従った動作、つまりはインバータ回路と見做せるような動作を行わせることによって上記識別情報を得るものである。かかる識別信号を取り出した後は、上記動作制御信号をロウレベルにし、各論理ゲート回路G1〜G4の出力信号をハイレベルに固定させる。
図13には、上記識別情報発生回路の動作の一例を説明するための波形図が示されている。動作制御信号Gをロウレベルからハイレベルに変化させると、上記各ゲート回路G1〜G4が実質的に動作状態となり、ゲート回路G1の出力ノードN1がその論理しきい値に対応した電圧にされる。ゲート回路G2は、その論理しきい値によってノードN1の電圧を判定し、その出力ノードN2の電位を決める。この例では、ゲート回路G1の論理しきい値が、ゲート回路G2の論理しきい値によりも僅かに大きいので、ゲート回路G2での増幅動作によってノードN2の電位が上記ノードN1に対して小さい電圧にされる。このノードN2の電圧は、ゲート回路G3により増幅されてノードN3のようにハイレベルに大きくされる。そして、ゲート回路G4により更に増幅されてノードN4のように回路の接地電位VSSに到達する。
この実施例では、回路が停止状態すなわち動作制御信号Gがロウレベルであるとき、図12のNチャネルMOSFETQ3、Q7、Q11、Q15がオフ状態となり、前記のCMOSインバータ回路を用いた場合の貫通電流が抑制される。さらに、特に図示されないが、上記動作制御信号Gをパルス動作とすることで、さらに貫通電流を抑制することができる。すなわち、動作制御信号Gがロウレベルからハイレベルとなり上記ノードN4の電位が十分に安定した後に、一時記憶回路(レジスタなど)に該ノードN4の情報を記憶し、その後該動作制御信号Gをハイレベルからロウレベルとすることで貫通電流の発生する期間を最小限とすることができる。また、ゲート回路としてナンド(NAND)回路を用いた利点は、CMOS論理LSIの標準素子であるため、適用する製品を限定しないことである。つまり、完全論理記述型回路で構成されるため、回路設計が容易になるものである。
図12の実施例では、動作制御信号Gが、直列のNチャネルMOSFETのQ3、Q7、Q11、Q15のゲートに接続されているが、NチャネルMOSFETQ1、Q5、Q9、Q13に接続されて、ノードN1、N2、N3はNチャネルMOSFETのQ3、Q7、Q11、Q15のゲートに接続されてもよい。
トランジスタレベル回路記述において重要なのは、個々のNAND素子中のMOSFETの信号接続位置である。上記の停止状態では各ゲート回路G1〜G4の出力すなわちノードN1、N2、N3の電位が自動的に電源電圧となるため、それら信号の接続先のPチャネルMOSFETのNBTIによる特性の変動を防止できる効果がある。
MOSトランジスタは、そのしきい値電圧が電界強度と温度とに依存するような電界ストレスによって不所望に変動することが有る。特にNBTI(Negative Bias Temperature Instability)と称される現象は、Pチャネル型MOSFETで顕著に現われる現象である。この防御策として、目的外の時間においてPMOSのゲートに印加される電圧を高い電圧にする方法がよく用いられる。この実施例では、上記動作制御信号Gのハイレベルにより論理しきい値判定動作を行わせ、かかる論理しきい値判定動作以外の時には、動作制御信号GをロウレベルにしてPチャネル型MOSFETのゲートには、電源電圧を供給するようにゲート電圧を固定電圧にするものである。これにより、Pチャネル型MOSFETは、ゲート、ドレイン及びソースと基板の全てが電源電圧に等しい同電位となり、上記Pチャネル型MOSFETのNBTIによる経時的論理しきい値の変動が極力抑えられる。
図14には、この発明に用いられる多ビット識別番号発生回路の一実施例の回路図が示されている。この実施例は、図11の1ビット識別番号発生回路を4個連結し、デコーダないしシフトレジスタの選択出力信号G0〜G3の遷移に従い、出力端子N44から4ビツトの識別番号を逐次取り出す回路例である。端子Tは、通常ハイレベル状態である。
1ビットの識別番号発生回路、つまり単位識別番号発生回路UC0〜UC3のそれぞれは、前記図11の識別情報発生回路が用いられる。単位識別番号発生回路UC0において、4段目のゲート回路G04は、前記のように動作制御信号G0等で制御されるのではなく、上記のように定常的にハイレベルにされる信号Tが供給される。これにより、等価的にインバータ回路として動作する。他の単位識別番号発生回路UC1〜UC3は、上記4段目のゲート回路G14〜G34には、前段の単位識別番号発生回路の出力信号が伝えられる。例えば、最上段の単位識別番号発生回路UC0の出力信号は、上記ゲート回路G04の出力信号がインバータ回路IV0によって反転されて出力される。このインバータ回路IV0の出力信号が、次段の単位識別番号発生回路UC1の上記4段目のゲート回路G14のゲート制御信号として入力される。
以下、単位識別番号発生回路UC1、UC2及びUC3には、それぞれ4段目のゲート回路G14、G24及びG34の出力側にそれぞれインバータ回路IV1、IV2、IV3が設けられ、上記インバータ回路IV1の出力信号は次段の単位識別番号発生回路UC2の4段目のゲート回路G24のゲート制御信号として入力され、上記インバータ回路IV2の出力信号は次段の単位識別番号発生回路UC3の4段目のゲート回路G34のゲート制御信号として入力される。
各1ビット識別番号発生回路UC0〜UC3には、それを活性化するためのデコーダ又はシフトレジスタで構成された選択回路の出力信号G0、G1、G2及びG3が動作制御信号として供給されており、各出力信号G0〜G3は、図15の#1から#4サイクルのごとく遷移する。#5サイクル目は上記#1サイクルと同じである。
#1サイクルでは動作制御信号G0がハイレベルとなり、他の動作制御信号G1〜G3はロウレベルとなる。上記信号G0のハイレベルにより単位識別番号発生回路UC0が動作状態となり、ゲート回路G01とG02の論理しきい値の大小に対応した信号がゲート回路G03により増幅され、例えばN31のようにロウレベルにされる。この信号N31は、信号T1のハイレベルによりゲートを開いて、等価的にインバータ回路として動作するゲート回路G04及びインバータ回路IV0を介して増幅される。
このとき、他の動作制御信号G1〜G3は上記のようにロウレベルであるので、第3段目のゲート回路G13、G23及びG33の各出力信号はハイレベルとなり、それぞれに対応した第4段目のゲート回路G14、G24及びG34のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路UC0の上記信号N31に対応したインバータ回路IV0の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力N44からはN31に対応したロウレベルの上記単位識別番号発生回路UC0の識別信号が出力される。
#2サイクルでは動作制御信号G1がハイレベルとなり、他の動作制御信号G0、G2、G3はロウレベルとなる。上記信号G1のハイレベルにより単位識別番号発生回路UC1が動作状態となり、ゲート回路G11とG12の論理しきい値の大小に対応した信号がゲート回路G13により増幅され、例えばN32のようにロウレベルにされる。このとき、単位識別番号発生回路UC0において信号T1のハイレベルと、動作制御信号G0のロウレベルによるゲート回路G03の出力信号N31のハイレベルとにより、ゲート回路G04の出力信号がロウレベルとなり、インバータ回路IV0の出力信号がハイレベルにされているので、ゲート回路G14がゲートを開いて、上記N32の信号がゲート回路G14及びインバータ回路IV1を介して出力される。
このとき、他の動作制御信号G2、G3は上記のようにロウレベルであるので、第3段目のゲート回路G23及びG33の各出力信号はハイレベルとなり、それぞれに対応した第4段目のゲート回路G24及びG34のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路UC1の上記信号N32に対応したインバータ回路IV1の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力N44からはN32に対応したロウレベルの上記単位識別番号発生回路UC1の識別信号が出力される。
#3サイクルでは動作制御信号G2がハイレベルとなり、他の動作制御信号G0、G1、G3はロウレベルとなる。上記信号G2のハイレベルにより単位識別番号発生回路UC2が動作状態となり、ゲート回路G21とG22の論理しきい値の大小に対応した信号がゲート回路G23により増幅され、例えばN33のようにハイレベルにされる。このとき、前段の単位識別番号発生回路UC1において信号T1のハイレベルと、動作制御信号G0、G1のロウレベルによるゲート回路G03の出力信号N31及びG13の出力信号N32のハイレベルにより、ゲート回路G14の出力信号がロウレベルとなり、インバータ回路IV1の出力信号がハイレベルにされているので、ゲート回路G24がゲートを開いて、上記N33の信号がゲート回路G24及びインバータ回路IV2を介して出力される。
他の動作制御信号G3は上記のようにロウレベルであるので、第3段目のゲート回路G33の出力信号はハイレベルとなり、それぞれに対応した第4段目のゲート回路G34のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路UC2の上記信号N33に対応したインバータ回路IV2の出力信号のハイレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力N44からはN33に対応したハイレベルの上記単位識別番号発生回路UC2の識別信号が出力される。
#4サイクルでは動作制御信号G3がハイレベルとなり、他の動作制御信号G0〜G2はロウレベルとなる。上記信号G3のハイレベルにより単位識別番号発生回路UC3が動作状態となり、ゲート回路G31とG32の論理しきい値の大小に対応した信号がゲート回路G33により増幅され、例えばN34のようにロウレベルにされる。このとき、前段の単位識別番号発生回路UC2において信号T1のハイレベルと、動作制御信号G0、G1、G2のロウレベルによるゲート回路G03の出力信号N31、G13の出力信号N32及びG23の出力信号N33のハイレベルにより、ゲート回路G24の出力信号がロウレベルとなり、インバータ回路IV2の出力信号がハイレベルにされているので、ゲート回路G34がゲートを開いて、上記N34の信号をインバータ回路IV3を介して出力させる。
#5サイクル以降に同じ動作制御信号G0〜G3を発生させると、上記と同じ動作が繰り替えされるが、上記4ビット分の識別番号をレジスタ等の記憶回路に保持しておけば、#5以降は全信号G0〜G3をロウレベルに固定し、前記のような動作停止状態にして、消費電流の削減と素子特性の劣化を防止する。
本回路の重要な利用目的に後述するような半導体の追跡があるが、そのためにはこの回路自体の信頼性を工場出荷段階で保証することが重要である。通常、半導体製品は出荷直前の最終検査の前に加速試験、いわゆるバーインを行う。加速には、温度、印加電圧を実使用条件より高く設定する環境加速の方法と、特定回路の動作頻度を増やす方法が採られることが一般的である。
図15の#11から#14サイクルには、回路の動作頻度を増やすための方法を示している。サイクル#11は、待機状態にあたる。信号Tは、ハイレベルにされる。サイクル#12は、待機状態にて、信号Tをロウレベルにする。チェイン接続されたナンドゲート回路とインバータ回路G04、IV0、G14、IV1、G24、IV2及びG34、IV3の状態が遷移する。サイクル#13は、全ての1ビット識別番号活性回路UC0〜UC3を活性化する。これにより、前記#1〜#4サイクルのような通常動作に比べて4倍の活性化率を作り出すことができる。そして、サイクル#14は、再び待機状態に戻る。上記#11〜#13のサイクルを繰り返すことにより、特定回路の動作頻度を増やして初期不良の洗い出しを効率よく行うようにすることができる。
上記動作制御信号G0〜G3を形成する回路は、デコーダ又はシフトレジスタで構成される。デコーダの場合には、上記4つの動作制御信号を形成するためには、2ビットの信号を供給し、それをデコードして上記4通り動作制御信号G0〜G3を形成する。全信号G0〜G3をロウレベルにしたり、あるいはバーインのために全信号G0〜G3をハイレベルにしたりするためには、更に1ビットずつの制御信号が必要になる。シフトレジスタの場合には、ハイレベルを順次にシフトさせれば上記通常動作のためのG0〜G3を発生させることができる。シフトレジスタの各ビットR0〜R3にロウレベルを設定すれば上記動作停止状態を作り出すことができるので、バーインのために全信号G0〜G3をハイレベルにするために、更に1ビットの制御信号を追加してゲート回路を制御して各動作制御信号G0〜G3を強制的にハイレベルにするようにすればよい。
図16には、この発明に用いられる多ビット識別番号発生回路の他の一実施例の回路図が示されている。この実施例は、前記図14の変形例であり、各単位識別番号発生回路UC0〜UC3が、4個のナンドゲート回路により構成される。つまり、図14の実施例において、各単位識別番号発生回路UC0〜UC3のそれぞれにおいて、第3段目のゲート回路G03〜G33と出力部に設けられたインバータ回路IV0〜IV3とが省略される。このように素子数を節減しつつ機能は同等である。また、インバータ回路を削除したことで、レイアウト的な均等性が高まる利点がある。
図16の実施例のように同じゲート回路を並べて回路を構成する場合、Nチャネル型MOSトランジスタのための単位領域の複数個、及びPチャネル型MOSトランジスタのための単位領域の複数個を行列状に配列させることが容易である。すなわち、得るべき回路規模に応じて、基本パターン繰返し単位が、半導体基板上において規則正しく配置させることができる。このような規則的なレイアウトではなく、同じ領域列を成すべき複数の単位領域が、他の回路を構成する素子領域など挟んで配置されてしまうようなことによって、互いに比較的大きな距離を持って配置されるような場合、次のような難点が生ずる。すなわち複数の単位領域が、半導体集積回路装置の製造条件の変動に基づくようなパターンの寸法のマクロ的な変動もしくはパターン歪みのマクロ的な変動による影響を強く受けるようになり、相対的に大きなパターン形状の相違を生ずることになる。
半導体チップを実装することなどによって半導体チップに与えられてしまう機械的応力は、半導体チップの部分部分によって異なる可能性が大きいので、複数の単位領域の相互では互いに比較的大きく異なったものとなる可能性を持つ。回路に電源電流が流れることによってもたらされる動作温度の上昇は、複数の単位領域相互に対して一様でなくなる。ゲート絶縁膜の厚さや、導入不純物の微妙な濃度変化も、また複数の単位領域相互が比較的離れていることによって比較的大きくなってしまう危険性を持つ。これに対して、規則的なレイアウトによる場合、同じ領域列に有る複数の単位領域は、それらが比較的近接して配置され、互いに同じサイズ、同じ方向を持って構成されていることから、上述のような相対的なパターン寸法、パターン歪み、機械的応力、動作温度、膜厚、不純物濃度による影響を受け難い。
いわゆる位相シフトマスク技術は、半導体集積回路装置を構成する回路素子、配線等を、いわゆるサブミクロンレベルに微細化する上での有効な技術と理解される。かかる位相シフトマスク技術では、マスクとする感光材層を感光せしめる際の光の位相差のわずかな変化にも起因して、得るべきパターンの左右形状の相違のように、パターンに非対称性ないしは歪みをもたらすことが有る。規則的な素子レイアウトは、その種のパターン歪みが有っても、複数の単位領域相互の電気特性の偏りを充分に小さくする事が可能である。
上のような観点での構成上の相違とともに、半導体におけるキャリヤ・モビリテイの結晶方位依存性による影響もまた、前述のようなミクロ的な特性を利用する本発明にとっては軽視できないものである。規則的なレイアウトによる場合、第1領域列をなす複数のゲート電極層の全てが互いに同じ方向かつ同じパターンとされていること、同様に第2領域列をなす複数のゲート電極層の全ても互いに同じ方向かつ同じパターンとされていることから、それら第1領域列に属するMOSトランジスタの相互、及び第2領域列に属するMOSトランジスタの相互は、上述の結晶方位性に基づく特性の違いを生じない。
このように、素子の規則的なレイアウト配置を可能とする前記図16の実施例のような識別番号発生回路は、半導体集積回路装置の設計上、及び製造上からは、前述のようなマクロ的バラツキないしは特性の偏りが、著しく小さくなるように考慮され、前述のようなミクロ的なバラツキを適切に利用できるように考慮されたものであることが理解されるであろう。
図16の構成によって得られるMOSトランジスタの電気特性の偏りを更に充分に排除する必要が或る場合には、図16の基本繰返し単位の複数によって構成される全体配列の端部効果を解消するためのダミー領域を設定することができる。ダミー領域は、上記全体配列の上記端部を、レイアウト的に上記全体配列の内部と対等にするための構成であり、少なくとも上記基本繰返し単位における端部の複数の単位領域を持って構成する事ができる。
この種のダミー領域を設定しない場合には、上記全体配列における端部の外側がどのような構成にされるかによって、かかる端部の加工形状が影響を受けることが有り、また半導体基板とその表面の絶縁膜との間でもたらされる応力のような素子特性に影響を与えかねない力の加わり方が、かかる端部とそれ以外の部分と異なってくることがある。それらは電気特性の偏りをもたらす要因ともなる。上のようなダミー領域を設定する場合には、上述の電気特性の偏りをもたらす要因を充分に排除する。ダミー領域は、回路として利用しない領域とすることも、電気特性の偏りを留意しなくて良い他の回路を構成するための構成とすることもできる。
上記識別情報発生回路は、本願発明者により既に提案されたものであり、より詳細な構成は、特開2002−1423582公報、WO02/50910A1公報、WO02/45139A1公報に詳しく述べられており、これらの公報に述べられている前記実施例とは別の識別情報発生回路も利用することができる。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体サンサ装置の具体的構成は種々の実施形態を採ることができるものである。この発明は、半導体センサ装置とその製造方法及び補正方法に広く利用することができる。
10,20,100,200,300,400,500,600…センサ、11…観測部、12…変換部、13,22,27,104,207…出力、21,209…半導体集積回路チップ、23…A/D変換部、24…制御部、102,204,405,506…EPROM、201…補正部、203…制御部、205,220,221,401…集積回路チップ、312…データ蓄積装置、320…転送、311…書き込み装置、404,505…RAM、431…集合補正データ、441…適正補正データ、403,502…制御・演算部、230…識別情報発生回路、231…識別情報、
G1〜G4、G01〜G34…ナンドゲート回路、IV0〜IV3…インバータ回路、R0〜R3…デコーダ又はレジスタ、Q1〜Q16…MOSFET。
G1〜G4、G01〜G34…ナンドゲート回路、IV0〜IV3…インバータ回路、R0〜R3…デコーダ又はレジスタ、Q1〜Q16…MOSFET。
Claims (10)
- 物理量の観測部と、
上記観測部での電気的特性の変化を計測する変換部と、
識別情報発生回路と、
上記変換部の出力信号の校正を行う補正部と、
上記補正部に対して校正情報を供給する不揮発性記憶部と、
上記補正部を通した上記観測部での計測信号を受ける制御部とを備え、
上記変換部と識別情報発生回路は第1半導体集積回路に搭載され、
上記補正部と不揮発性記憶部とは第2半導体集積回路に搭載され、
上記第1半導体集積回路と組み合わされた第2半導体集積回路の不揮発性記憶部には、上記第1半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第2半導体集積回路の上記不揮発性記憶部に上記該当する校正情報が記憶されてなることを特徴とする半導体センサ装置。 - 請求項1において、
上記第2半導体集積回路には、上記制御部も搭載されてなることを特徴とする半導体センサ装置。 - 請求項2において、
上記第2半導体集積回路の制御部は、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報発生回路から出力される識別情報に対応した校正情報を選択して上記補正部に供給する回路を備えてなることを特徴とする半導体センサ装置。 - 請求項3において、
上記複数の校正情報は、上記観測部と第1半導体集積回路の特定の製造単位でまとめられた複数個からなり、かかる製造単位で上記複数の校正情報が一括して上記不揮発性記憶部に記録されるものであることを特徴とする半導体センサ装置。 - 請求項1ないし4のいずれか1において、
上記識別情報発生回路は、
互いに同じ製造過程をもって同一の形態として形成された複数の識別要素を有して上記複数の識別要素によって決まる固有の識別情報をもつようにされてなり、
上記固有の識別情報は、上記複数の識別要素の特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に対応される状態をとるようにされてなることを特徴とする半導体センサ装置。 - 物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第1半導体集積回路を実装基板に組み立てる第1組立工程と、
上記第1半導体集積回路の識別情報発生回路から識別情報を取り出し、それに上記観測部及び変換部の検査によって得られた校正情報を生成して保持する第1検査工程と、
上記実装基板に上記変換部の出力信号の校正を行う補正部及び上記補正部に対して校正情報を供給する不揮発性記憶部とを備えた第2半導体集積回路を上記実装基板に組み立てる第2組立工程と、
上記第1検査工程で保持された識別情報と校正情報を上記第2組立工程で組み立てられた第1半導体集積回路の識別情報に対応したものを選択して上記第2半導体集積回路の不揮発性記憶装置に書き込む補正データ書き込み工程とを含んでなることを特徴とする半導体センサ装置の製造方法。 - 請求項6において、
上記第2半導体集積回路には、上記制御部も搭載されてなり、
上記制御部には、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報発生回路から出力される識別情報に対応した校正情報を選択して上記補正部に供給する回路を備え、
上記検査工程において、上記第1組立工程により特定の製造単位でまとめられた複数個からなる校正情報を一括して保持し、
上記書き込み工程において、上記一括して保持された上記複数の校正情報は上記特定の製造単位の不揮発性記憶部に一括して記録されるものであることを特徴とする半導体センサ装置の製造方法。 - 物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第1半導体集積回路を実装基板に組み立てる第1組立工程と、
上記第1組立工程により特定の製造単位でまとめられた複数個からなる第1半導体集積回路の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の校正情報を生成して一括して保持する第1検査工程と、
上記第1半導体集積回路の変換部の出力信号の校正を行う補正部と、上記補正部に対して校正情報を供給する不揮発請求項記憶部と、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報に対応した校正情報を選択して上記補正部に供給する回路を備えた制御回路とを含んでなり、上記第1半導体集積回路に組み合わされる第2半導体集積回路の上記不揮発性記憶装置に対して、上記第1検査工程で保持された識別情報と校正情報を一括して記録する書き込み工程と、
上記実装基板に第2半導体集積回路を組み立てる第2組立工程とを含んでなることを特徴とする半導体センサ装置の製造方法。 - 請求項6ないし8のいずれか1において、
上記識別情報発生回路は、
互いに同じ製造過程をもって同一の形態として形成された複数の識別要素を有して上記複数の識別要素によって決まる固有の識別情報をもつようにされてなり、
上記固有の識別情報は、上記複数の識別要素の特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に対応される状態をとるようにされてなるものであることを特徴とする半導体センサ装置の製造方法。 - 物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部と、識別情報発生回路とを備えた半導体センサ装置を、かかる半導体センサ装置の出力信号を受けて信号処理を行う信号処理部及び記憶部を含むシステムに搭載し、特定の製造単位でまとめられた複数個からなる上記半導体センサ装置の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の出力信号から校正データ群を生成しておいて、上記システムの検査時に上記半導体センサ装置から識別情報を取り出して、それに該当する校正情報を上記校正データ群の中から抽出して記憶部に記憶させ、上記信号処理の中に上記記憶部の校正情報に従い上記出力信号の校正を行うことを特徴とする半導体センサ装置の補正方法。
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- 2005-01-25 JP JP2005016800A patent/JP2006208031A/ja active Pending
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