KR100371147B1 - 반도체 소자의 콘택 저항 측정 방법 - Google Patents
반도체 소자의 콘택 저항 측정 방법 Download PDFInfo
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Abstract
본 발명은 반도체 장치의 콘택 저항 측정 방법에 관한 것으로서, DRAM에서 셀 트랜지스터의 소스/드레인의 콘택 저항을 측정시 체인이 형성된 제 1 테스트 패턴과 어레이가 형성된 제 2 테스트 패턴을 이용하여 게이트를 턴온 하지 않고도, 콘택 저항을 정확하게 측정함으로써 셀 트랜지스터의 설계를 용이하게 하기 위한 반도체 소자의 콘택 저항 측정 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 콘택 저항 측정 방법에 관한 것으로서, 보다 상세하게는 DRAM에서 셀 트랜지스터의 소스/드레인의 콘택 저항을 측정함에 있어서, 체인이 형성된 제 1 테스트 패턴과 어레이가 형성된 제 2 테스트 패턴을 이용하여, 게이트를 턴온 하지 않고도 콘택 저항을 정확하게 측정함으로써 셀 트랜지스터의 설계를 용이하게 하기 위한 반도체 소자의 콘택 저항 측정 방법에 관한 것이다.
최근 반도체 소자가 점차적으로 고집적화 됨에 따라 반도체 기판 상의 배선의 너비뿐만 아니라 배선과 배선 사이의 간격이 현저히 감소함에 따라 콘택 홀(Hole) 형성에 관한 문제가 대두되고 있다.
또한 반도체 소자를 다층 구조로 형성하면서 금속층의 수가 증가됨에 따라 각 금속층 간의 연결하기 위해 필요한 공간인 위한 비아 콘택 형성의 중요도가 점점 증가하고 있다.
실제로 반도체 소자에서 콘택은 수백 개가 연결된 채로 사용되고 있는데 이때의 콘택 저항을 모니터링 하기 위해 수백 개 체인의 콘택 집합체에서 저항을 측정하는 체인 저항 측정법을 사용하고 있다.
종래의 테스트 패턴(미도시함)은 실제 셀과 동일하게 게이트를 형성하고, 게이트의 하부에 게이트와 수직으로 절연산화막을 형성하여 콘택 저항 체인을 한다.
상기와 같은 테스트 패턴을 이용하여 콘택 저항 측정시 게이트를 턴 온(TurnOn)하여 콘택 저항을 측정함에 있어서, 콘택 저항에 비해 상대적으로 큰 트랜지스터 채널 저항 때문에 실제 패턴에서는 정확한 콘택 저항 값을 측정하기 힘든 문제가 있었다.
또한, 또 다른 테스트 패턴으로 게이트 없이 체인을 형성하는 경우는 콘택의 크기가 바뀌기 때문에 콘택 저항 값을 정확하게 측정 할 수 없는 문제점이 있었으며, 이때 측정되는 콘택 저항 값은 프로세스에 의해 콘택이 오픈 되었는지의 여부를 판단하는데 주로 사용되었고 체인 저항을 어떤 특정 전압과 전류에서 측정함으로써 단순하게 상대적인 값의 비교만으로 사용되는 문제가 있었다.
그 결과, 콘택 저항 값을 정확하게 측정하기 어렵기 때문에 셀에서 데이터에 관계된 콘택 저항의 스펙(Spec)을 정하기 매우 어려운 문제점이 있었으며, 셀 트랜지스터의 설계에 어려움을 겪는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 DRAM에서 셀 트랜지스터의 소스/드레인의 콘택 저항을 측정함에 있어서, 체인이 형성된 제 1 테스트 패턴과 어레이가 형성된 제 2 테스트 패턴을 이용하여 게이트를 턴온 하지 않고도 콘택 저항을 정확하게 측정함으로써, 셀 트랜지스터의 설계를 용이하게 하기 위한 반도체 소자의 콘택 저항 측정 방법을 제공하는 것이다.
도 1a 내지 도1c는 본 발명의 콘택 저항 측정을 위한 제1 테스트 패턴을 보인 평면도들이다.
도 2a 내지 도2c는 본 발명의 콘택 저항 측정을 위한 제2 테스트 패턴 을 보인 평면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 게이트 20 : 랜딩 플러그 콘택
30 : 비트라인 콘택 40 : 비트라인
50 : 제 1 테스트 패턴의 제 1 절연산화막
60 : 제 2 테스트 패턴의 제 1 절연산화막
상기와 같은 목적을 달성하기 위하여, 반도체 소자의 주변 영역에 실제 셀과 동일하게 테스트 패턴을 형성하되, 절연산화막을 게이트 방향과 평행하게 형성하고 각 셀의 절연산화막을 체인으로 연결시킨 제 1 테스트 패턴을 형성하고, 절연산화막을 제 1 테스트 패턴의 절연산화막과 길이가 다르도록 하여 액티브 영역만을 갖도록 하는 제 2 테스트 패턴을 형성함으로써, 제 1 테스트 패턴과 제 2 테스트 패턴에서 저항을 측정하여 RC로 정리하여 표면 저항성분을 제거하고 아래의 [수학식]을 이용하여 콘택 저항을 측정하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정방법을 제공한다.
[수학식]
R1 :제 1테스트 패턴에서의 저항
R2: 제 2 테스트 패턴에서 측정된 저항,
m : 제 1 테스트 패턴의 체인 개수 (1∼100K)
Rc:콘택 저항 , Rs: 표면저항(LP 한 칸 건너까지의 저항)
n: 제 2 테스트 패턴의 표면 저항 개수(어레이 개수, 1∼100K)
위와 같이 본 발명은 콘택 저항을 측정함에 있어서 게이트를 턴온 하지 않고 테스트 패턴의 체인 저항을 이용하여 콘택 저항의 실제 값을 정확히 측정할 수 있는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시 예는 본 발명의 권리 범위를 한정하는 것은 아니고 단지 예시로 제시된 것이다.
도 1a 내지 도1c는 본 발명의 콘택 저항 측정을 위한 제 1 테스트 패턴을 보인 평면도들이다.
도1a에 도시된 바와 같이, 웨이퍼의 반도체 소자 주변 영역에 실제 셀과 동일하게 게이트(10)를 형성한 후, 절연산화막(30)을 게이트에 평행하게 형성한다.
그리고, 도1b에 도시된 바와 같이, 상기 절연산화막 내부에 랜딩 플러그 콘택(20)을 리얼 셀과 동일한 형태로 형성한다.
이어서, 도1c에 도시된 바와 같이,상기 랜딩 플러그 콘택 노드가 형성되는 지역에 비트라인 콘택(30)을 형성하고, 비트라인(40)으로 연결하여 체인을 형성하여 제 1 테스트 패턴을 형성한다.
이때 체인을 형성함에 있어서, 절연산화막을 비트라인이 내지는 스토리지 노드를 사용하여 연결하고, 체인의 개수는 1개에서 m개까지 사용하며, 이때 m은 2~백만개까지로 한다.
또한 체인으로 사용되는 절연산화막의 단축폭을 키워 옆의 절연 산화막과 붙임으로써 게이트와 오버랩 마진을 증가시키고, 상기 제 1 테스트 패턴에서 체인을 형성할 수 있는 최소 단위로는 최단 이웃 콘택 까지 절연 산화막을 사용하여 연결하는 것을 특징으로 한다.
또한 제 1 테스트 패턴은 최대 1M개의 콘택으로 형성되는 것을 특징으로 한다.
도 2a 내지 도2c는 본 발명의 콘택 저항 측정을 위한 제 2 테스트 패턴 형성 과정을 보인 평면도들이다.
도2a에 도시된 바와 같이, 게이트와 평행하고 제 1 테스트 패턴의 절연산화막의 길이와는 다른 길이의 절연산화막(60)으로 액티브 영역만을 형성한다.
도2b에 도시된 바와 같이, 상기 도2a의 액티브만 형성된 절연산화막에 랜딩 플러그 콘택(20)을 리얼 셀과 동일한 형태로 형성한다.
도2c에 도시된 바와 같이, 도2b의 랜딩 플러그 콘택 노드가 형성되는 지역에 비트라인 콘택(30)을 형성하고 비트라인(40)으로 연결하여 어레이를 형성한다.
이때 제 2 테스트 패턴을 형성하는 어레이의 개수는 1개에서 n개 까지 사용하는데, 여기서 n은 2~백만개 까지 인 것을 특징으로 한다.
위와 같이 형성된 제 1 테스트 패턴과 제 2 테스트 패턴을 이용하여콘택 저항을 측정한다.
이때 콘택 저항은 아래의 수학식에 의해 산출이 된다.
제 1 테스트 패턴에서 측정된 저항값 R1은 수학식1에 의해 정의된다. 여기에서 m은 제 1 테스트 패턴의 체인 개수로 1∼100K개까지 이고, Rs는 표면 저항 성분으로 랜딩플러그 한칸 건너까지의 저항이고, Rc는 콘택 저항이다. 이와 같이 제 1 테스트 패턴에서의 저항 R1은 2개의 콘택 저항과 표면저항으로 이루어진 체인 저항 m개의 값과, 체인에 포함되지 않으면서 1개의 콘택 저항 값으로 이루어진다.
또한 제 2 테스트 패턴에서 측정된 저항값 R2는 수학식2에 의해 정의된다. 여기에서 n은 제 2 테스트 패턴에서의 어레이 개수로 1~100K개까지이다. 이와 같이 제 2 테스트 패턴에서의 저항 R2는 n개의 표면 저항과 2개의 콘택 저항으로 이루어진다.
따라서, 수학식1과 수학식2를 Rc로 정리하면 수학식3과 같이 되며 이를 이용하여 콘택 저항 Rc를 구할 수 있다.
이와 같이 테스트 패턴을 이용하여 체인 저항을 측정함으로써 게이트를 턴온 하지 않고 정확한 콘택 저항값을 측정할 수 있다.
상기한 바와 같이 본 발명에서는 테스트 패턴의 체인 저항을 이용하여 콘택 저항의 실제 값을 정확히 알 수 있게되어 개발 단계의 디바이스에서는 셀 트랜지스터에서의 콘택 저항의 정확한 스펙을 가지고 반도체 소자를 설계함으로써 셀 트랜지스터형성 모듈(Module)을 조기에 셋 업(Set Up) 할 수 있어 생산 개발 기간을 단축할 수 있는 이점이 있다.
또한 생산 중인 디바이스에서는 공정이 콘택 저항에 미치는 영향을 정확히 측정하여 셀과 공정 변수와의 관계를 정확하게 평가함으로써 수율을 증대시킬 수 있는 이점이 있다.
Claims (8)
- 테스트 패턴을 이용하여 체인 저항 성분을 측정하는 반도체 장치의 콘택 저항 측정 방법에 있어서,실제 셀과 동일하게 형성하되 절연 산화막을 게이트 방향과 평행하게 형성하여 각 셀의 절연산화막에 콘택을 형성하고, 이 콘택을 연결하여 체인이 형성되도록 제 1 테스트 패턴을 형성하고,제1 테스트 패턴의 절연산화막의 길이와 다른 길이를 갖는 절연산화막을 형성하고, 이 절연산화막에 콘택을 형성하여 콘택을 연결하여 어레이가 형성되도록 제2 테스트 패턴을 형성하여,제1 테스트 패턴과 제 2 테스트 패턴에서 저항을 측정하여 표면 저항성분을 제거하고 콘택 저항을 측정하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정방법
- 제1항에 있어서 상기의 콘택 저항은 아래의 수학식에 의해 산출되는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정 방법.(수학식)R1 : 제1 테스트 패턴에서 측정된 저항 ,R2 : 제2 테스트 패턴에서 측정된 저항,m : 제1 테스트 패턴의 체인 개수Rc:콘택 저항 , Rs: 표면저항(LP 한 칸 건너까지의 저항)n: 제2 테스트 패턴의 표면 저항 개수
- 제1항에 있어서, 상기에서 체인은 비트 라인, 또는 스토리지 노드를 사용하여 연결하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정 방법.
- 제1항에 있어서, 상기 제 1 테스트 패턴의 체인 개수는 1개에서 m개까지 사용하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정 방법.
- 제3항에 있어서, 상기 m개는 2~백만개 까지인 것을 특징으로 하는 반도체 소자의 콘택저항 측정 방법
- 제1항에 있어서, 상기 제 2 테스트 패턴의 어레이 개수는 1개에서 n개까지 사용하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정 방법.
- 제 5항에 있어서, 상기 n개는 2~백만개 까지인 것을 특징으로 하는 반도체 소자의 콘택 저항 측정 방법.
- 제1항에 있어서, 상기 제 1 테스트 패턴에서 체인을 형성할 수 있는 최소 단위로는, 최단 이웃 콘택 까지 절연산화막을 사용하여 연결하는 것을 특징으로 하는 반도체 소자의 콘택 저항 측정방법
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| JPH07211759A (ja) * | 1994-01-25 | 1995-08-11 | Fujitsu Ltd | 半導体装置の試験方法 |
| KR20010058689A (ko) * | 1999-12-30 | 2001-07-06 | 황인길 | 콘택 및 비아 홀의 저항 측정용 반도체 패턴 |
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2001
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