KR20020058462A - 반도체 소자의 성능 검증용 테스트 패턴 - Google Patents

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    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

본 발명은 반도체 설계의 패턴 효과 및 제조 공정의 지형학적 효과를 확인하기 위한 테스트패턴에 관한 것으로, 이를 위한 본 발명은 제 1 크기를 갖는 제 1 소스영역과 제 2 크기를 갖는 제 1 드레인영역으로 이루어진 제 1 트랜지스터, 상기 제 1 드레인영역과 상기 제 1 드레인영역의 크기와 동일한 제 2 소스영역으로 이루어진 제 2 트랜지스터, 상기 제 2 소스영역과 상기 제 1 소스영역의 크기와 동일한 제 2 드레인영역으로 이루어진 제 3 트랜지스터, 상기 제 2 드레인영역과 상기 제 1 소스영역으로 이루어진 제 4 트랜지스터, 및 상기 각 트랜지스터의 십자형 공통 게이트전극을 포함하여 구성된다.

Description

반도체 소자의 성능 검증용 테스트 패턴{TEST PATTERN FOR VERIFICATION PERFORMANCE OF SEMICONDUCTROR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 반도체 설계의 패턴 효과(Pattern effect) 및 제조 공정의 지형학적 효과를 확인하기 위한 테스트패턴에 관한 것이다.
통상적으로, 반도체 제조 공정 완료후 공정이 정확하게 진행되었는지의 여부를 웨이퍼 레벨(Wafer level)에서 확인하는 방법은 소자 측면과 제품 측면에서 테스트를 실시하였는데, 소자 측면에서는 반도체 제품과 제품 사이의 공간 즉, 스크라이브라인(Scribe line)에 소자의 일반적인 성질을 확인하기 위한 패턴을 다수개 넣어서 직류(DC)적인 항목과 값들을 측정하였다.
이와 같은 방법을 이용하여 소자 측면을 검증하려고 할 때, 반도체 제조에 필요한 많은 패턴들을 스크라이브 라인에 삽입해야 하는데, 이 공간에는 소자를 검증하는 패턴외에도 반도체 제조 공정을 진행하면서 필요한 모든 정보가 삽입되어야 하기 때문에 소자 검증 패턴을 최소로 해야 한다.
따라서, 충분히 소자를 검증할 수 없으며 만약에 제품에 문제가 발생하여 불량 분석을 하려고 해도 충분치 않은 정보를 가지고 진행해야 하기 때문에 문제 해결력이 떨어지며 정확하지 않은 결과를 도출할 가능성이 많이 있다.
그리고, 소자 검증의 패턴수가 제한적이기 때문에 반도체 장비나 공정이 가지는 독특한 특성인 지형적인 특성이라든가 장비의 능력, 소자들의 패턴 효과등을 정확하게 진단하는 것이 어렵다.
상술한 것처럼, 테스트패턴은 소자의 전공정 또는 부분적인 공정으로 완성되는, 이른 바 TEG(Test Element Group)에 의해 여러가지 전기적 측정을 해서 실제소자의 특성을 모니터하기 위한 것이다. 이러한 테스트패턴은 칩 영역에 트랜지스터들을 형성할 때 개별 칩들 사이의 칩 분리시 제거되는 여유 영역인 스크라이브라인영역에 동시에 트랜지스터 형태로 형성된다.
이러한 테스트 트랜지스터(Test transistor)는 트랜지스터의 성능만을 검증할 수 있는 패턴들이었으나, 최근에 이를 보완하기 위하여 여러가지 패턴들이 제안되고 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 반도체 제조 공정의 고유 지형학적인 특성과 소자들의 패턴 효과를 확인하는데 적합한 테스트 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 테스트패턴의 평면도,
도 2a 내지 도 2b는 도 1의 Ⅰ-Ⅰ'선에 따른 제조 공정 단면도
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트전극 24 : 측벽스페이서
25 : 층간절연막 26 : 콘택
S1, S2: 소스
D1, D2: 드레인
상기의 목적을 달성하기 위한 본 발명의 테스트패턴은 제 1 크기를 갖는 제 1 소스영역과 제 2 크기를 갖는 제 1 드레인영역으로 이루어진 제 1 트랜지스터, 상기 제 1 드레인영역과 상기 제 1 드레인영역의 크기와 동일한 제 2 소스영역으로 이루어진 제 2 트랜지스터, 상기 제 2 소스영역과 상기 제 1 소스영역의 크기와 동일한 제 2 드레인영역으로 이루어진 제 3 트랜지스터, 상기 제 2 드레인영역과 상기 제 1 소스영역으로 이루어진 제 4 트랜지스터, 및 상기 각 트랜지스터의 십자형 공통 게이트전극을 포함하여 구성됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 테스트패턴의 평면도이다.
도 1에 도시된 바와 같이, 테스트패턴은 제 1 크기를 갖는 제 1 소스영역(S1)과 제 2 크기를 갖는 제 1 드레인영역(D1)으로 이루어진 제 1 트랜지스터(T1), 제 1 드레인영역(D1)과 제 1 드레인영역(D1)의 크기와 동일한 제 2 소스영역(S2)으로 이루어진 제 2 트랜지스터(T2), 제 2 소스영역(S2)과 제 1 소스영역(S1)의 크기와 동일한 제 2 드레인영역(D2)으로 이루어진 제 3 트랜지스터(T3), 제 2 드레인영역(D2)과 상기 제 1 소스영역(S1)으로 이루어진 제 4 트랜지스터(T4), 그리고 각 트랜지스터(T1∼T4)의 십자형 공통 게이트전극(23)을 포함하여 하나의 테스트패턴을 구성한다.
여기서, 각 트랜지스터들(T1∼T4)은 인핸스먼트 트랜지스터(Ehancement transsitor)이며, 소스영역과 드레인영역의 구분을 무시한다면 각 트랜지스터들은 패턴 방향이 직각으로 배열된다. 즉 제 1 트랜지스터와 제 3 트랜지스터의 크기비가 동일하고, 제 2 트랜지스터와 제 4 트랜지스터의 크기비가 동일하며,
그리고, 십자형 공통 게이트전극(23) 하부의 소정부분에 필드산화막이 형성된다.
상기와 같이 구성된 테스트패턴을 이용하여 반도체 소자의 여러가지 성능을 검증하는 방법에 대해 설명하기로 한다.
먼저, 구현한 트랜지스터의 레이아웃 배열이 공정에서 어떻게 영향을 받는지 확인하기 위한 패턴효과(Pattern effect)를 검증하는 방법에 대해 설명한다.
통상적으로 레이아웃시 트랜지스터 배열은 일방향으로 하지 않고 동일 크기의 트랜지스터라도 용도에 따른 블럭의 위치에 따라 직각 방향으로도 배열하지만, 반도체 소자의 제조 공정에서는 트랜지스터가 놓이는 방향(X,Y)에 따라 트랜지스터의 성능에서 차이를 보인다.
분석코자 하는 트랜지스터의 소스를 접지(Ground)하고 게이트에 전압을 인가하면서 제 1 드레인영역(D1)과 제 2 드레인영역(D2)을 각각 측정하고, 이렇게 얻어지는 제 1, 2 드레인영역(D1,D2)의 측정값 차이를 이용하면 트랜지스터의 X 방향 배열 및 Y 방향 배열에 대한 성능 차이를 확인할 수 있다. 즉, 트랜지스터의 동일한 패턴 방향이 직각으로 구성되어 있어 테스트패턴이 직각으로 구성되어 있을 때 트랜지스터의 성능 차이를 발견할 수 있다.
이러한 방법은 바람직하게 마스크 공정과 트랜지스터의 이온주입 공정에 대한 오류를 확인하는데 적당하다.
두 번째, 트랜지스터의 크기를 검증하는 방법으로서, 통상적으로 고유한 트랜지스터의 성능을 기초로 하여 사용자가 원하는 크기의 트랜지스터를 이용하여 반도체 소자를 설계하고, 따라서 트랜지스터의 모델 파라미터(Model parameter)를 추출할 때 이러한 사용자의 적용 때문에 마진을 주어 추출한다.
그러나, 반도체 소자 제조시 공정 조건이 최적화되어 진행되는 것이 아니기에 본 발명의 실시예에 따른 테스트패턴을 이용하면 보다 쉽게 소자의 성능을 검증할 수 있다.
다시 말하면, 2개의 서로 다른 트랜지스터를 가지고 있어 서로 다른 트랜지스터의 동일한 방향으로 제조되어 있는 것과 직각으로 제조되어 있는 것을 측정하면 순수하게 반도체 소자 제조에 사용된 공정 조건, 예컨대 패터닝 작업의 능력에 따라 트랜지스터의 패턴효과에 따른 성능이 얼마나 바뀌어져 있는지를 쉽게 분석할 수 있다. 이는 마스크 공정에 의한 오류를 확인하는데 적당하다.
세 번째, 테스트패턴의 중심부분, 즉 게이트전극 하부에 필드산화막이 형성되어 있으므로 필드트랜지스터의 특징을 확인할 수 있다.
즉, 필드산화막을 대칭으로 놓고 제1소스영역과 제2소스영역을 측정하면 필드산화막의 특성을 확인할 수 있으며, 이 때 사용하지 않은 2개의 드레인영역에 반대의 바이어스를 인가하면 보다 안정된 조건에서 측정할 수 있다.
또한, 중심부 필드산화막의 형태를 변형시켜 필드산화막의 크기를 다양하게 형성할 수 있어 필드산화막의 마진도 확인할 수 있다.
상술한 것처럼 본 발명의 실시예에 따른 테스트패턴을 이용하면, 통상 4개의 테스트패턴이 필요했던 것에 비해 하나의 테스트패턴을 이용하여 소자의 다양한 성능 평가를 진행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 테스트패턴은 하나의 테스트패턴으로 형성하므로서 보다 많은 패턴들을 같은 면적에 삽입할 수 있어 보다 정확한 반도체소자의 제조 능력을 검증할 수 있는 효과가 있다.
그리고, 반도체 소자 설계에서 지날칠 수 있는 트랜지스터의 위치에 따른 분석을 진행할 수 있으므로 추후 반도체소자를 설계하는 사용자에게 반도체 제조 공정의 정보를 효과적으로 제공할 수 있는 효과가 있다.
또한, 테스트패턴을 이용한 분석 자료를 반도체소자의 제조 공정으로 정보를 제공하여 반도체소자의 제조 장치의 능력을 용이하게 검증할 수 있는 효과가 있다.

Claims (4)

  1. 스크라이브라인내에 삽입되는 테스트패턴에 있어서,
    제 1 크기를 갖는 제 1 소스영역과 제 2 크기를 갖는 제 1 드레인영역으로 이루어진 제 1 트랜지스터;
    상기 제 1 드레인영역과 상기 제 1 드레인영역의 크기와 동일한 제 2 소스영역으로 이루어진 제 2 트랜지스터;
    상기 제 2 소스영역과 상기 제 1 소스영역의 크기와 동일한 제 2 드레인영역으로 이루어진 제 3 트랜지스터;
    상기 제 2 드레인영역과 상기 제 1 소스영역으로 이루어진 제 4 트랜지스터;
    상기 각 트랜지스터의 십자형 공통 게이트전극
    을 포함하여 구성됨을 특징으로 하는 테스트패턴.
  2. 제 1 항에 있어서,
    상기 각 트랜지스터들은 인핸스먼트 트랜지스터인 것을 특징으로 하는 테스트패턴.
  3. 제 1 항에 있어서,
    상기 각 트랜지스터들은 동일한 패턴 방향이 직각으로 배열된 것을 특징으로 하는 테스트패턴.
  4. 제 1 항에 있어서,
    상기 게이트전극 하부의 소정부분에 필드산화막이 형성된 것을 특징으로 하는 테스트패턴.
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