KR20030056011A - 반도체 소자의 게이트 라인 테스트 패턴 - Google Patents

반도체 소자의 게이트 라인 테스트 패턴 Download PDF

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Abstract

본 발명은 게이트 테스트 패턴을 어느 한 부분에서 진행 방향을 달리하는 굴곡 부분을 갖도록 하여 실제 셀 영역의 게이트 라인과 동일한 프로파일 갖도록한 반도체 소자의 게이트 라인 테스트 패턴에 관한 것으로, 소자 격리층에 의해 기판상에 정의되는 활성 영역;셀 영역에서의 게이트 라인과 동일 물질,동일 공정으로 형성되고, 최소한 한 부분이상에서 최초 진행 방향에서 굴곡되는 부분을 갖고 상기 활성 영역에 형성되어 상기 셀 영역의 게이트 라인의 테스트시에 사용되는 게이트 테스트 패턴;상기 게이트 테스트 패턴의 양측의 활성 영역상에 형성되는 복수개의 콘택홀들을 포함한다.

Description

반도체 소자의 게이트 라인 테스트 패턴{Gate line test pattern in semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 구체적으로 게이트 테스트 패턴을 어느 한 부분에서 진행 방향을 달리하는 굴곡 부분을 갖도록 하여 실제 셀 영역의 게이트 라인과 동일한 프로파일 갖도록한 반도체 소자의 게이트 라인 테스트 패턴에관한 것이다.
일반적으로 트랜지스터를 이용한 반도체 장치에서 회로에 쓰이는 트랜지스터의 특성을 측정하기 위해서 동일한 기판에 크기와 특성이 같은 테스트용 트랜지스터를 만들어서 측정한다.
즉, 대부분의 반도체 설계 분야에서는 프로덕트 다이의 트랜지스터 특성을 간접 모니터하기 위해서, 통상 테스트 패턴 지역에 프로덕트 다이의 트랜지스터와 유사 또는 간소하게 설계 및 구성하여 대략적인 전기적 특성을 얻어내고 있다.
그런데 웨이퍼에 형성된 다수의 프로덕트 다이내에는 게이트 어레이가 좁은 간격으로 일정하게 밀집된 패턴으로 형성되어 있기 때문에 프로덕트 다이의 패턴과 테스트 패턴간에 게이트 임계 바이어스(gate CD bias)가 달라지므로써 정확한 트랜지스터 특성을 모니터하기 어렵다.
이를 해결하기 위하여 실제 게이트 라인과 가장 유사한 프로파일을 갖는 게이트 라인 테스트 패턴 형성이 요구되고 있다.
이하에서 종래의 반도체 소자의 게이트 테스트 라인에 관하여 설명한다.
도 1은 종래 기술의 반도체 소자의 게이트 테스트 패턴 레이 아웃 구성도이다.
활성 영역(1)과 필드 영역으로 정의된 반도체 기판의 필드 영역에 필드 산화막(도면에 도시하지 않음)이 형성되고, 상기 활성영역(1)의 반도체 기판상에 일방향으로 트랜지스터용 게이트 전극이 형성된다.
그리고 상기 트랜지스터용 게이트 전극의 일측에 수직한 방향으로 실제 셀영역의 게이트 라인의 테스트를 위한 게이트 테스트 패턴(2) 및 콘택홀(3)등이 형성된다.
종래 기술에서 MOS 트랜지스터의 특성을 평가 할 때에 실제의 칩에서는 트랜지스터의 특성을 평가 할 수 없으므로 칩에 사용된 사이즈와 같은 사이즈로 테스트할 수 있는 패턴을 따로 설계하여 트랜지스터의 특성을 테스트 패턴에서 측정하여 평가하게 된다.
여기서, 트랜지스터의 게이트 폴리가 주로 문제가 되는데, 현재 0.15, 0.13um등 고도의 테크놀러지와, MML(merged memory & logic) 칩 처럼 한개의 칩 사이즈가 큰 디바이스의 경우에서 칩과 똑같은 패턴을 형성하여도 실제에 있어 칩에 비해 테스트 패턴의 게이트 폴리가 커지거나 작아진다.
또한, 가는 게이트 폴리 라인의 끊김 현상등이 발생하면서, 신뢰성 있는 소자를 구현하지 못하는 요인이 되었고, 전기적 특성에도 영향을 주어 신뢰성있는 반도체 소자의 구현에 문제가 되어왔다.
이와 같은 종래 기술의 반도체 소자의 게이트 테스트 패턴은 다음과 같은 문제가 있다.
마스크상에서는 트랜지스터의 크기(게이트 길이, 폭 등)가 실제 회로내의 트랜지스터와 테스트용 트랜지스터가 같지만, 실제 회로내의 트랜지스터 게이트는 주변 게이트와 인접해 있어서 포토 공정 진행후 게이트 길이를 측정하면 회로상에 형성된 트랜지스터 게이트 길이와 테스트용 트랜지스터 게이트 길이의 차이 때문에 특성이 서로 다르게 된다.
또한, 테스트용 트랜지스터에 더미 게이트를 만들 경우에도 콘택을 형성할 공간확보 때문에 실제 회로에서와 같은 거리에 더미 게이트를 형성할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 테스트 패턴을 어느 한 부분에서 진행 방향을 달리하는 굴곡 부분을 갖도록 하여 실제 셀 영역의 게이트 라인과 동일한 프로파일 갖도록한 반도체 소자의 게이트 라인 테스트 패턴을 제공하기 위한 것이다.
도 1은 종래 기술의 반도체 소자의 게이트 테스트 패턴 레이 아웃 구성도
도 2는 본 발명에 따른 반도체 소자의 게이트 테스트 패턴의 레이 아웃 구성도
-도면의 주요 부분에 대한 부호의 설명-
21. 활성 영역 22. 게이트 테스트 패턴
23. 콘택홀
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 라인 테스트 패턴은 소자 격리층에 의해 기판상에 정의되는 활성 영역;셀 영역에서의 게이트 라인과 동일 물질,동일 공정으로 형성되고, 최소한 한 부분이상에서 최초 진행 방향에서 굴곡되는 부분을 갖고 상기 활성 영역에 형성되어 상기 셀 영역의 게이트 라인의 테스트시에 사용되는 게이트 테스트 패턴;상기 게이트 테스트 패턴의 양측의 활성 영역상에 형성되는 복수개의 콘택홀들을 포함하는 것을 특징으로 한다.
이하에서 본 발명에 따른 반도체 소자의 게이트 라인 테스트 패턴에 관하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자의 게이트 테스트 패턴의 레이 아웃 구성도이다.
게이트 라인을 포토 마스크상의 OPC(Optical Proximity Effect Correction)를 하여 사이즈를 조정하거나, 미리 칩에서의 사이즈를 예측하여, 테스트 패턴의 설계시에 약간 키우거나, 줄이는 등의 작업을 진행하여 왔는데, 이는 포토 마스크를 재 제작해야만 하는 위험 부담을 안고 진행하는 것이다.
본 발명은 테스트 패턴의 설계시에 트랜지스터의 설계시 게이트 폴리 라인의 가늘어지는 현상이나 끊김 현상을 없애고자 한 줄로 긴 게이트 폴리를 중간에 꺽인 형태로 제작하여, 실제 칩에서 구현된 것과 비슷한 수준의 형태로 테스트 패턴을 설계하는 것이다.
그 구성은 도 2에서와 같이, 소자 격리층(도면에 도시되지 않음)에 의해 기판상에 정의되는 활성 영역(21)과, 실제 셀 영역에서의 게이트 라인과 동일 물질,동일 공정으로 형성되고, 최소한 한 부분이상에서 최초 진행 방향에서 45°~ 90°정도의 굴곡 부분을 포함하고 활성 영역(21)에 형성되어 상기 실제 셀 영역의 게이트 라인의 테스트시에 사용되는 게이트 테스트 패턴(22)과, 상기 게이트 테스트 패턴(22)의 양측의 활성 영역(21)상에 형성되는 복수개의 콘택홀(23)들을 포함한다.
여기서, 상기 게이트 테스트 패턴(22)은 포토 공정에서의 라인 프로파일 변경(주로 최초 설계 사이즈보다 작아지는) 문제를 해결하기 위하여 게이트 라인을 2개 또는 그 이상의 개수로 연속적으로 배치하여 설계하는 것도 가능하다.
또한, 게이트 테스트 패턴(22)을 격자 형태로 설계하는 것도 가능하다.
본 발명은 게이트 폴리가 가늘고 길게 형성되는 것을 극복하고자 꺽인 형태의 게이트 폴리 라인을 설계하여 가늘고 길게 형성되는 게이트 폴리를 극복하고 전기적으로는 같은 특성을 가진 게이트 폴리를 설계하여 포토와 에치 공정후에도 설계시와 같은 원하는 사이즈로 게이트 폴리를 형성하여 트랜지스터의 원하는 특성을 구현한다.
이와 같은 본 발명에 따른 반도체 소자의 게이트 라인 테스트 패턴은 다음과 같은 효과가 있다.
실제 칩에서 구현된 것과 비슷한 수준의 형태로 테스트 패턴을 설계할 수 있어 실제 게이트 라인의 테스트의 정확성을 높여 신뢰성 있는 반도체 소자의 제조를 가능하게 한다.
단순한 레이 아웃의 변경으로 신뢰성 있는 테스트 특성을 추출하여 반도체 소자 제조시에 수율 향상을 기할 수 있다.

Claims (4)

  1. 소자 격리층에 의해 기판상에 정의되는 활성 영역;
    셀 영역에서의 게이트 라인과 동일 물질,동일 공정으로 형성되고, 최소한 한 부분이상에서 최초 진행 방향에서 굴곡되는 부분을 갖고 상기 활성 영역에 형성되어 상기 셀 영역의 게이트 라인의 테스트시에 사용되는 게이트 테스트 패턴;
    상기 게이트 테스트 패턴의 양측의 활성 영역상에 형성되는 복수개의 콘택홀들을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 라인 테스트 패턴.
  2. 제 1 항에 있어서, 게이트 테스트 패턴의 굴곡 부분은 45°~ 90°의 크기로 진행 방향을 달리하여 설계되는 것을 특징으로 하는 반도체 소자의 게이트 라인 테스트 패턴.
  3. 제 1 항에 있어서, 게이트 테스트 패턴을 2개의 라인으로 구성하는 것을 특징으로 하는 반도체 소자의 게이트 라인 테스트 패턴.
  4. 제 1 항에 있어서, 게이트 테스트 패턴을 격자 형태로 설계하는 것을 특징으로 하는 반도체 소자의 게이트 라인 테스트 패턴.
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* Cited by examiner, † Cited by third party
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CN103943607A (zh) * 2013-01-23 2014-07-23 无锡华润上华科技有限公司 划片槽条宽测试结构及方法

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