KR100811406B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 주변회로 영역에 형성되는 비트라인 감지증폭기용 트랜지스터의 길이 차이를 줄이고, 레이아웃 면적을 감소시키기 위해, 비트라인 감지증폭기용 트랜지스터를 원형으로 형성하여 길이 차이를 감소시켜 문턱전압을 일정하게 유지할 수 있고, 지그재그로 배치함으로써 레이아웃 면적을 감소시킬 수 있도록 하는 기술이다.
주변회로 영역, BLC1, BLC2

Description

반도체 소자의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 센스앰프용 트랜지스터의 길이 차이를 줄이고, 레이아웃 면적을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 기술이다.
반도체 메모리 소자 중 DRAM등은 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 셀을 복수개 포함하는 셀영역과 그 이외의 단위 소자들을 포함하는 주변영역으로 구분된다.
예컨데, 비트라인(Bit line)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트 전극(예컨데, 워드라인) 측면의 소스/드레인 접합 영역에 콘택된 셀 콘택 플러그와 비트라인 콘택을 통해 연결되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지증폭기(Bitline sense amplifier)를 포함하는 주변영역 측면에서는 비트라인 감지증폭기(구체적으로 비트라인 감지증폭기를 이루는 트랜지스터의 게이트와 소스/드레인 접합)와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
이러한 콘택 중 셀 영역에서 워드라인 측면의 소스/드레인 영역에 콘택된 셀 콘택 플러그를 연결시키는 비트라인 콘택을 BLC1이라하고, 주변영역에서 비트라인 감지증폭기의 게이트전극과 소스/드레인 영역을 연결시키는 비트라인 콘택을 BLC2라 한다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(미도시)의 주변회로 영역에 액티브 영역(11)을 형성하고, 상기 액티브 영역(11) 상에 일렬로 배치된 다수개의 비트라인 감지증폭기용 트랜지스터(13)를 형성한다.
이때, 상기 비트라인 감지증폭기용 트랜지스터(13)는 직사각형 형태이다.
그리고, 다수개의 상기 비트라인 감지증폭기용 트랜지스터(13)의 내부와 외부에 각각 원 모양으로 패터닝된 비트라인 콘택(BLC2)(15)을 형성한다.
이때, 상기 비트라인 감지증폭기용 트랜지스터(13)는 직사각형 형태로 형성되기 때문에, 리소그래피 공정시 모서리 부분과 라인 부분이 바이어스(bias) 차이로 인해 길이(length) 차이가 발생된다. 이에 따라, 문턱전압(Vt)이 변화되는 문제점이 있다.
또한, 상기 비트라인 감지증폭기용 트랜지스터(13)가 일렬로 배치되어 면적 을 많이 차지하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 주변회로 영역에 형성되는 비트라인 감지증폭기용 트랜지스터의 길이 차이를 줄이고, 레이아웃 면적을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체 소자의 제조방법은, 반도체 기판의 주변회로 영역에 액티브 영역을 형성하는 단계; 액티브 영역 상에 게이트 마스크를 이용하여 원형 게이트 패턴을 형성하되, 원형 게이트 패턴이 지그재그로 배치되도록 형성하는 단계; 원형 게이트 패턴을 이용하여 비트라인 감지증폭기용 트랜지스터를 형성하는 단계; 및 비트라인 감지증폭기용 트랜지스터의 내부와 외부에 각각 비트라인 콘택(BLC2)을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 평면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(미도시)의 주변회로 영역에 액티브 영역(17)을 형성하고, 상기 액티브 영역(17) 상에 게이트 마스크(미도시)를 이용하여 다수개의 원형 게이트 패턴(19)을 형성한다.
이때, 상기 다수개의 원형 게이트 패턴(19)은 지그재그(ZigZag)로 배치되는 것이 바람직하다.
그 다음, 도 2b에 도시된 바와 같이, 상기 다수개의 원형 게이트 패턴(17)을 이용하여 다수개의 비트 라인 감지증폭기용 트랜지스터(21)를 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 다수개의 비트라인 감지증폭기용 트랜지스터(21)의 내부와 외부에 각각 원 모양으로 패터닝된 비트라인 콘택(BLC2)(23)을 형성한다.
이때, 상기 비트라인 콘택(BLC2)(23)은 지그재그(ZigZag)로 배치되는 것이 바람직하다.
즉, 상기 비트라인 감지증폭기용 트랜지스터(21)가 원형으로 형성되어 길이(length) 차이가 감소됨으로써 문턱전압(Vt)이 일정하게 되고, 지그재그로 배치하여 종래에 일렬로 배치되는 것에 비해 레이아웃 면적이 감소된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 소자의 제조방법은 주변회로 영역에 형성되는 비트라인 감지증폭기용 트랜지스터를 원형으로 형성함으로써 길이 차이를 줄여 문턱전압을 일정하게 유지할 수 있는 효과를 제공한다.
또한, 본 발명의 반도체 소자의 제조방법은 주변회로 영역에 형성되는 비트라인 감지증폭기용 트랜지스터를 지그재그로 배치함으로써 레이아웃 면적을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 기판의 주변회로 영역에 액티브 영역을 형성하는 단계;
    상기 액티브 영역 상에 게이트 마스크를 이용하여 원형 게이트 패턴을 형성하되, 상기 원형 게이트 패턴이 지그재그로 배치되도록 형성하는 단계;
    상기 원형 게이트 패턴을 이용하여 비트라인 감지증폭기용 트랜지스터를 형성하는 단계; 및
    상기 비트라인 감지증폭기용 트랜지스터의 내부와 외부에 각각 비트라인 콘택(BLC2)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 비트라인 콘택은 지그재그로 배치되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050134859A 2005-12-30 2005-12-30 반도체 소자의 제조방법 KR100811406B1 (ko)

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* Cited by examiner, † Cited by third party
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KR20000066005A (ko) * 1999-04-12 2000-11-15 김영환 다층 에스오아이 기판에 형성된 메모리 디바이스 구조
KR20010058931A (ko) * 1999-12-30 2001-07-06 박종섭 컬럼 트랜지스터의 레이아웃방법

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