KR100293711B1 - 미세 게이트 선폭을 갖는 모스트랜지스터의 특성검사를 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야

반도체 장치 제조 분야

2. 발명이 해결하고자 하는 기술적 과제

미세 게이트 선폭을 갖는 모스트랜지스터의 동작 특성을 검사할 수 있는 모스트랜지스터 패턴을 형성한다.

3. 발명의 해결 방법의 요지

반도체 기판의 스크라이브 레인 영역에 형성된 주 게이트 패턴, 주 게이트 패턴의 양단의 소오스 및 드레인과 각각 연결되는 소오스 전극 및 드레인 전극, 주 게이트 패턴과 소오스 전극 또는 드레인 전극 사이에 위치하되, 셀 영역에 형성되는 모스트랜지스터의 게이트 전극간 간격 만큼 주게이트 패턴 및 소오스 전극 또는 드레인 전극으로부터 이격하여 위치하는 제1 보조 전도막 패턴 및 제2 전도막 패턴을 구비하는 모스트랜지스터 테스트 패턴을 포함하는 반도체 장치를 제공한다.

4. 발명의 중요한 용도

모스트랜지스터의 특성 검사에 이용됨

Description

미세 게이트 선폭을 갖는 모스트랜지스터의 특성 검사를 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치{Semiconductor device having MOSFET pattern for testing characteristics of MOSFET comprising fine gate line}

본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 미세 게이트 선폭을 갖는 모스트랜지스터(MOSFET)의 특성을 검사하기 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치에 관한 것이다.

모스트랜지스터의 특성 검사를 위한 모스트랜지스터 패턴은 통상적으로 스크라이브 레인(scribe lane)에 존재하기 때문에, 매우 조밀한 패턴들이 밀집되어 잇는 셀 영역의 모스트랜지스터와 달리 크게 형성된다.

도 1 및 도 2는 각각 종래 기술에 따른 모스트랜지스터의 테스트 패턴의 평면도 및 그 회로도를 나타낸다.

도 1에 도시한 바와 같이 종래 모스트랜지스터 테스트 패턴은 게이트(11) 선폭(a)이 0.3 내지 2 ㎛로 형성되는데, 모스트랜지스터 주변의 패턴 밀집도가 셀 영역에 비하여 비교적 작기 때문에 게이트를 형성하기 위한 사진식각 공정시 로딩효과(loading effect)가 적다. 미설명 도면 부호 '12', '13' 및 '14'는 각각 소오스 전극, 드레인 전극 및 콘택홀을 나타낸다.

그러나, 셀 영역에 위치하는 모스트랜지스터의 게이트 선폭은 검사를 위한 트랜지스터의 게이트 선폭보다 작을 뿐 아니라, 셀 영역의 패턴 밀집도가 큼으로 인하여 사진 식각 공정시 로딩효과가 크게 일어나 게이트 길이를 동일하게 유지하기가 어렵다.

따라서, 종래 기술에 따르면 셀 영역에 형성되는 실제의 반도체 소자 동작을위한 셀 영역의 모스트랜지스터와 특성 검사를 위한 스크라이브 레인의 모스트랜지스터 패턴이 상이하게 형성되어 정확한 트랜지스터 특성을 검사하기 어려운 단점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명은 미세 게이트 선폭을 갖는 모스트랜지스터의 동작 특성을 보다 정확하게 검사할 수 있는, 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치를 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 특성 검사를 위한 모스트랜지스터 테스트 패턴의 평면도,

도 2는 상기 도 1의 회로도,

도 3은 본 발명의 실시 예에 따른 미세 게이트 선폭을 갖는 모스트랜지스터의 특성 검사를 위한 모스트랜지스터 테스트 패턴의 평면도,

도 4는 상기 도 3의 회로도.

* 도면의 주요 부분에 대한 설명

11: 주 게이트 패턴 12: 소오스 전극

13: 드레인 전극 14: 콘택홀

15: 보조 전도막 패턴

상기 목적을 달성하기 위한 본 발명은 모스트랜지스터 테스트 패턴을 포함하는 반도체 장치에 있어서 상기 모스트랜지스터 테스트 패턴은, 반도체 기판의 스크라이브 레인 영역에 형성된 주 게이트 패턴; 상기 주 게이트 패턴 양단의 상기 반도체 기판 내에 형성된 소오스 및 드레인; 상기 주 게이트 패턴의 양단으로부터 소정 간격 이격하여 위치하며, 상기 소오스 및 드레인과 각각 연결되는 소오스 전극 및 드레인 전극; 상기 주 게이트 패턴과 상기 소오스 전극 사이에 위치하되, 셀 영역에 형성되는 모스트랜지스터의 게이트 전극간 간격 만큼 상기 주게이트 패턴 및 상기 소오스 전극으로부터 이격하여 위치하는 제1 보조 전도막 패턴; 및 상기 주 게이트 패턴과 상기 드레인 전극 사이에 위치하되, 셀 영역에 형성되는 모스트랜지스터의 게이트 전극간 간격 만큼 상기 주게이트 패턴 및 상기 드레인 전극으로부터각각 소정간격 이격하여 위치하는 제2 보조 전도막 패턴을 구비하는 반도체 장치를 제공한다.

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 설명한다.

도 3 및 도 4는 본 발명의 실시 예에 따른 미세 게이트를 갖는 모스트랜지스터의 특성 검사를 위한 테스트 패턴의 평면도 및 그 회로도를 각각 나타낸다.

도 3에 도시한 바와 같이 본 발명의 실시 예에 따른 특성 검사를 위한 모스트랜지스터 패턴은 소정 크기의 미세 선폭(b)을 갖는 게이트(11)와, 상기 게이트(11)의 일단 및 타단으로부터 소정 간격(d)을 두고 형성되는 보조 전도막 패턴(15) 및 상기 보조 전도막 패턴(15)을 사이에 두고 상기 게이트(11)의 일단 및 타단으로부터 각각 소정 간격을 두고 반도체 기판 내에 형성된 소오스 및 드레인 영역(도시하지 않음)과 연결되는 소오스 및 드레인 전극(12, 13)으로 이루어진다. 미설명 도면부호 '14'는 콘택홀을 나타낸다.

여기서, 상기 게이트(11)의 선폭(b)은 0.1 내지 0.3 ㎛이며, 상기 보조 전도막 패턴(15)의 선폭(c)은 0.05 내지 0.1 ㎛이다. 또한, 상기 게이트(11)와 보조 전도막 패턴(15) 사이의 간격(d)은 셀 영역에 형성되는 트랜지스터의 게이트 전극간의 간격이다.

상기 보조 전도막 패턴(15)은 도 4에 도시한 바와 같이, 단채널(short channel) 고집적 반도체 장치의 펀치쓰루우(punch through)가 발생하는 트랜지스터(PT)의 게이트를 이루게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 미세 게이트 선폭을 갖는 모스트랜지스터의 특성 검사를 위하여 스크라이브 레인에 형성되는 모스트랜지스터를, 셀영역에서 실제로 동작하는 트랜지스터와 비교적 유사하게 형성하여 보다 정확하게 모스트랜지스터 특성을 검사함으로써 제조 수율을 향상시키는 것이 가능하다.

Claims (4)

1. 모스트랜지스터 테스트 패턴을 포함하는 반도체 장치에 있어서 상기 모스트랜지스터 테스트 패턴은,

   반도체 기판의 스크라이브 레인 영역에 형성된 주 게이트 패턴;

   상기 주 게이트 패턴 양단의 상기 반도체 기판 내에 형성된 소오스 및 드레인;

   상기 주 게이트 패턴의 양단으로부터 소정 간격 이격하여 위치하며, 상기 소오스 및 드레인과 각각 연결되는 소오스 전극 및 드레인 전극;

   상기 주 게이트 패턴과 상기 소오스 전극 사이에 위치하되, 셀 영역에 형성되는 모스트랜지스터의 게이트 전극간 간격 만큼 상기 주게이트 패턴 및 상기 소오스 전극으로부터 이격하여 위치하는 제1 보조 전도막 패턴; 및

   상기 주 게이트 패턴과 상기 드레인 전극 사이에 위치하되, 셀 영역에 형성되는 모스트랜지스터의 게이트 전극간 간격 만큼 상기 주게이트 패턴 및 상기 드레인 전극으로부터 각각 소정간격 이격하여 위치하는 제2 보조 전도막 패턴

   을 구비하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 제1 보조 전도막 패턴 및 상기 제2 보조전도막 패턴 각각의 선폭은 상기 주 게이트 패턴의 선폭보다 상대적으로 작은 것을 특징으로 하는 반도체 장치.
3. 제 2 항에 있어서,

   상기 주 게이트 패턴의 선폭은 0.1 내지 0.3 ㎛이고, 상기 제1 보조 전도막 패턴 및 상기 제2 보조 전도막 패턴 각각의 선폭은 0.05 내지 0.1 ㎛인 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서,

   상기 제1 보조 전도막 패턴 및 상기 제2 보조 전도막 패턴 각각은 단채널 효과에 의해 펀치쓰루우가 발생하는 게이트 전극인 것을 특징으로 하는 반도체 장치.

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