KR20010046831A - 테스트 패턴 - Google Patents
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Abstract
본 발명은 스크라이브라인(scribe line) 상에 MOSFET의 소자특성을 테스트하기 위해 제조되는 테스트패턴에 있어서, 특히, 소오스/드레인을 연결하는 콘택저항을 최소화할 수 있는 테스트패턴에 관한 것이다.
스크라이브라인영역 상에 형성되어, 소오스/드레인영역을 포함한 트랜지스터 및 소오스/드레인영역을 노출시키는 소오스/드레인콘택이 각각 형성되는 테스트패턴에 있어서, 본 발명의 테스트패턴에서는 소오스/드레인콘택은 톱니 형상으로 패터닝된 것이 특징이다.
따라서, 상기 특징을 갖는 본 발명의 테스트패턴에서는 소오스/드레인콘택이 톱니 형상으로 형성됨에 따라, 전류 접촉면적이 증가하여 소오스/드레인콘택 저항이 감소된다.
따라서, 소오스/드레인 콘택저항감소로 인하여 정확한 트랜지스터 특성을 평가할 수 있다.
Description
본 발명은 스크라이브라인(scribe line) 상에 MOSFET의 소자특성을 테스트하기 위한 테스트패턴에 관한 것으로, 특히, 소오스/드레인을 연결하는 콘택저항을 최소화할 수 있는 테스트패턴에 관한 것이다.
웨이퍼에는 칩영역과 이 칩영역 가장자리 부위에 해당되는 스크라이브라인영역이 형성되어 있다. 스크라이브라인영역은 반도체 소자 제조공정이 완료된 후, 진행되는 쏘잉공정에서 제거되는 부분으로, 마스크와 어라인하기 위한 테스트패턴 또는 MOSFET 소자의 특성을 테스트하기 위한 테스트패턴 등 여러 패턴이 형성된다. 여기에서는 MOSFET 소자의 특성을 테스트하기 위한 테스트패턴을 설명한다.
도 1 내지 도 2는 종래기술에 따른 테스트패턴을 도시한 평면도로, 도 1은 레이아웃 상의 MOSFET 특성을 테스트하기 위한 테스트패턴 평면도이고, 도 2는 공정이 완료된 테스트패턴의 평면도이다.
종래의 테스트패턴 설명에 앞서, 도면에 구체적으로 도시되어 있지는 않지만, 웨이퍼에는 칩영역 및 스크라이브라인영역에는 소오스/드레인영역을 포함한 트랜지스터가 형성되어져 있으며, 테스트패턴은 스크라이브라인영역(미도시) 상에 MOSFET 소자의 특성을 테스트하기 위하여 형성된 것이다.
도 1 및 도 2와 같이, 종래의 테스트패턴에는 게이트라인(100) 양측에 형성되는 소오스/드레인(미도시)을 연결시키기 위한 통로인 소오스/드레인콘택(102)이 형성된다.
종래의 테스트패턴은 도 1과 같이, 소오스/드레인콘택(102)이 소오스/드레인 형성을 위한 금속배선층(120) 상에 형성되며, 레이아웃에서 게이트라인(100) 사이에 섬(island) 형태로 일정간격으로 패터닝된다.
그러나, 스크라이브라인영역 상에 별도의 MOSFET 특성 평가를 위헤 제조된 종래의 테스트 패턴에서는 소오스/드레인콘택 형성 시, 소오스/드레인콘택의 크기가 작을 경우, 소오스/드레인 콘택저항이 증가하게 된다.
따라서, 트랜지스터 특성 평가 시, 정확한 특성 평가가 어려운 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 트랜지스터 특성 평가를 정확하게 진행시킬 수 있도록 소오스/드레인콘택이 정의된 테스트패턴을 제공하려는 것이다.
상기 목적을 달성하고자, 스크라이브라인영역 상에 형성되어, 소오스/드레인영역을 포함한 트랜지스터 및 소오스/드레인영역을 노출시키는 소오스/드레인콘택이 각각 형성되는 테스트패턴에 있어서, 본 발명의 테스트패턴에서는 소오스/드레인콘택은 톱니 형상으로 패터닝된 것이 특징이다.
도 1 내지 도 2는 종래기술에 따른 테스트패턴을 도시한 도면으로,
도 1은 레이아웃 상의 MOSFET 특성을 테스트하기 위한 테스트패턴 평면도이고,
도 2는 공정이 완료된 테스트패턴의 평면도이다.
도 3 내지 도 4는 본 발명에 따른 테스트패턴을 도시한 도면으로,
도 3은 레이아웃 상의 MOSFET 특성을 테스트하기 위한 테스트패턴 평면도이고,
도 4는 공정이 완료된 테스트패턴의 평면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 게이트라인 102, 202. 소오스/드레인콘택
110, 210. 액티브영역 120, 220. 금속배선층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 3 내지 도 4는 본 발명에 따른 테스트패턴을 도시한 도면으로, 도 3은 레이아웃 상의 MOSFET 특성을 테스트하기 위한 테스트패턴 평면도이고, 도 4는 공정이 완료된 테스트패턴의 평면도이다.
도면에 구체적으로 도시되어 있지는 않지만, 웨이퍼에는 칩영역 및 스크라이브라인영역이 정의되며, 각각의 칩영역 및 스크라이브라인영역에는 소오스/드레인 등의 불순물영역을 포함한 트랜지스터 및 소오스/드레인 등의 불순물영역을 노출시키는 소오스/드레인콘택이 각각 형성된다.
스크라이브라인영역에 형성되는 트랜지스터 및 소오스/드레인콘택 등의 패턴은 이 후의 MOSFET 소자 특성을 평가 시에 사용되는 테스트패턴이 된다.
이 테스트패턴에는 소오스/드레인 등의 불순물영역이 포함된 트랜지스터가 형성된 후, 소오스/드레인 금속배선층에는 소오스/드레인영역을 노출시키는 소오스/드레인콘택이 패터닝된다.
소오스/드레인콘택은 콘택저항과 밀접한 관계를 갖고 있으므로, 본 발명에서는 상기 콘택저항이 최소화된 소오스/드레인콘택을 도 3 및 도 4에 도시한다.
본 발명의 테스트 패턴은 도 3 및 도 4와 같이, 게이트라인(200) 양측에 형성되는 소오스/드레인(미도시)을 연결시키기 위한 통로인 소오스/드레인콘택(202)이 패터닝된다.
본 발명의 테스트패턴은 도 3과 같이, 소오스/드레인콘택(202)이 소오스/드레인 형성을 위한 금속배선층(220) 상에 형성되며, 레이아웃에서 소오스/드레인콘택(202)은 게이트라인(200) 사이에 좁게 패터닝된다.
따라서, 포토 공정 시, 로딩효과에 의하여 본 발명의 테스트 패턴에서는 도 4와 같이, 소오스/드레인콘택(202) 형상이 각각의 이웃한 열의 소오스/드레인콘택이 서로 연결되어 톱니 모양이 된다.
본 발명의 톱니형상의 소오스/드레인콘택(202)은 이 후, 소자특성을 측정하기 위한 테스트 시, 소오스/드레인 콘택저항을 최소화시키는 역할을 한다.
상술한 바와 같이, 본 발명의 테스트패턴에서는 소오스/드레인콘택이 톱니 형상으로 형성됨에 따라, 전류 접촉면적이 증가하여 소오스/드레인콘택 저항이 감소된다.
따라서, 소오스/드레인 콘택저항감소로 인하여 정확한 트랜지스터 특성을 평가할 수 있다.
Claims (1)
- 스크라이브라인영역 상에 형성되어, 소오스/드레인영역을 포함한 트랜지스터 및 소오스/드레인영역을 노출시키는 소오스/드레인콘택이 각각 형성되는 테스트패턴에 있어서,상기 소오스/드레인콘택은 톱니 형상으로 패터닝된 것이 특징인 테스트 패턴.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990050753A KR20010046831A (ko) | 1999-11-16 | 1999-11-16 | 테스트 패턴 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990050753A KR20010046831A (ko) | 1999-11-16 | 1999-11-16 | 테스트 패턴 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010046831A true KR20010046831A (ko) | 2001-06-15 |
Family
ID=19620250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990050753A KR20010046831A (ko) | 1999-11-16 | 1999-11-16 | 테스트 패턴 |
Country Status (1)
Country | Link |
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KR (1) | KR20010046831A (ko) |
-
1999
- 1999-11-16 KR KR1019990050753A patent/KR20010046831A/ko not_active Application Discontinuation
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