JPH0878438A

JPH0878438A - 半導体装置及びその製造方法

Info

Publication number: JPH0878438A
Application number: JP20646294A
Authority: JP
Inventors: Isao Murase; 功村瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】ゲート抵抗を抑えつつ、ゲートパターン形成
用のフォトレジスト膜厚変化を抑えてゲートパターン寸
法の均一性向上を図り、微細化を可能とする。【構成】能動層領域４外のソース電極１とドレイン電
極２との近傍に、両電極１，２と同一の材料により０．
５μｍのラインアンドスペース形状のダミーパターン８
を形成する。フォトレジスト膜６を塗布後、ゲート電極
のパッド部７ａがダミーパターン８を含む様にフォトレ
ジスト膜６をパターニングし、ゲートパターン開口部７
を形成する。その後、リセスエッチングによりリセスエ
ッジ部を形成する。その際に、ダミーパターン８も除去
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものであり、特に、電界効果トランジスタに
於けるゲートパターンの形成方法の改良に関している。
又、この発明は、上記ゲートパターンの構造にも関して
いる。

【０００２】

【従来の技術】図２３は、従来の電界効果トランジスタ
の製造途中のパターンを示す図であり、その内、図２３
（ａ）は上面図を，図２３（ｂ）は、図２３（ａ）のＩ
−Ｊ線による側断面図を示している。図２３において、
５は半導体基板であり、この半導体基板５の主面側に能
動層領域４を形成し、この上にソース，ドレイン電極
１，２を形成した後、ゲート電極形成用のフォトレジス
ト膜６を形成している。

【０００３】また、図２４は、ゲート電極形成用のフォ
トレジスト膜６をパターニングした後の上記電界効果ト
ランジスタの上面図であり、写真製版工程により、フォ
トレジスト膜６を開口した上で、当該開口内にゲートパ
ターン７を形成した状態を示している。尚、図２３
（ｂ）中にＫ，Ｌで示す部分は、後述の説明に必要な位
置を示す。

【０００４】次に、ゲートパターン７を形成するための
レジストパターニング時の現象について説明する。

【０００５】図２３（ｂ）は、図２３（ａ）のＩ−Ｊ線
による側断面図であり、フォトレジスト膜６の膜厚分布
は、ソース電極１およびドレイン電極２の断差により、
本図に示したように、ソース電極１及びドレイン電極２
の電極端部近傍の位置ＫおよびＬにおいて急激な膜厚変
化を起こす。寸法の一例を示すと、ソース電極１，ドレ
イン電極２の膜厚が約３５００オングストロームの場
合、半導体基板５上で５４００オングストロームの厚さ
のフォトレジスト膜６であるときには、ソース電極１，
ドレイン電極２間上では約１３００オングストローム厚
くなり、その厚さは約６７００オングストロームとな
る。また、フォトレジスト膜厚６が最大膜厚より薄くな
る膜厚変化量最大の位置である前述の位置ＫおよびＬ
は、ソース電極１及びドレイン電極２のメタル端部（図
２３において能動層領域４の端部）より中央側へ，０〜
５μｍ入った場所である。なお、このときのソース電極
１とドレイン電極２との間隔は、４μｍである。

【０００６】以上のように、ゲート電極形成用のフォト
レジスト膜６の膜厚変動が発生するため、ステッパを用
いて露光し、現像すると、図２４に示す様に、位置Ｋお
よび位置Ｌにおいて、ゲートパターン７のフィンガー部
にくびれが発生する。場合によっては、くびれ部分でゲ
ートパターンのフィンガー部が解像不可能となり、不良
となることもあった。更に、０．１μｍ程度のくびれが
発生するため、その分のマージンをもたせる必要があ
り、当該マージン分だけゲートフィンガー部のパターン
幅（ゲート長）を大きくしなければならない等の問題点
があった。

【０００７】そこで、かかる問題点を解決する製造方法
として、特開平５−２８３４３７号公報に開示されたも
のが提案されている。図２６，図２７は、この従来技術
を説明するための図である。両図２６，図２７に示す様
に、本方法では、ソース・ドレインメタルを用いて、能
動層領域４Ｐ外において、ゲートパターン７Ｐを挟み込
む構造のダミーパターン３Ｐを形成している。この製造
方法によれば、図２６（ｂ）の断面図に示す様に、ソー
ス・ドレインパターン１Ｐ，２Ｐに挟まれた領域ではフ
ォトレジスト膜６Ｐの膜厚は均等となり、その結果、ゲ
ート開口部７Ｐをパターニングすると、図２７に示す様
に、ソース・ドレイン電極１Ｐ，２Ｐに挟まれた部分の
ゲートパターン７Ｐは均一な寸法となり、上記した問題
点を解決することができる。

【０００８】

【発明が解決しようとする課題】しかし、図２６，図２
７に示した従来の製造方法では、ゲートパターンのパッ
ド部から実際のＦＥＴ動作に寄与する能動層領域４Ｐま
での距離が、ダミーパターン３Ｐの側辺の長さ分だけ長
くなり、その結果、ゲート抵抗が高くなるという問題点
が新たに発生していた。又、ダミーパターン３Ｐの側辺
の長さ分だけゲートパターンのフィンガー長が長くなる
のに加えて、能動層領域４Ｐ外に、４つのダミーパター
ン３Ｐを形成する必要があるため、勢いチップ面積が大
きくならざるを得ないというデメリットも発生してい
た。

【０００９】そのため、ゲート抵抗やチップ面積の増大
をもたらすことなく、ゲートパターンの寸法を均一化す
ることができる新たな製造方法の開発が要望されてい
た。

【００１０】又、ゲートパターン形成後もダミーパター
ンが後工程で存続してしまう点は、それ自体による半導
体装置への影響を考えると好ましいものとは言えず、従
って、ゲートパターン形成後は、ダミーパターンを除去
することが望ましいとも言える。しかるに、上述した従
来技術では、この点を克服するための製造方法が何ら提
案されていないという問題点もあった。

【００１１】また、以上の説明では、ゲートフィンガー
方向のレジスト膜厚変化に関してのみ論じていたが、程
度の差はあるものの、ゲートフィンガーに垂直の方向に
おいてもレジスト膜厚の変化があり、ゲート寸法の変動
に影響があった。

【００１２】この問題点を例示した図が、図２８
（（ａ）は上面図，（ｂ）はＧ−Ｈ線についての側断面
図）である。同図に示す通り、ソース・ドレイン電極間
において、フォトレジスト膜６の膜厚変動が発生してい
る。このため、ゲートパターンのずれ（アライメントず
れ他）で、パターン幅が変動する。従って、ゲートフィ
ンガーに垂直な方向に関しても、ゲート寸法均一化のた
めの対策を施す必要があった。

【００１３】この発明は、上記の懸案事項を解決するた
めになされたものであり、その目的は、ゲート抵抗を高
めることなく且つチップ面積の増大化をもたらすことな
く、ゲート電極のパターンをゲートフィンガー方向に関
して均一化することができる半導体装置の製造方法を提
供することにある。又、この発明は、ゲートフィンガー
に垂直な方向についてもゲート電極のパターンを均一化
できる製造方法の提供を目的としている。又、その様な
製造方法で用いられるダミーパターンを最終的に除去し
うることをも目的としている。更にゲート電極のパター
ンが均一に形成され、ゲート抵抗の高くない，チップ面
積の増大をおさえた半導体の構造を実現することをも、
目的としている。

【００１４】

【課題を解決するための手段】請求項１に係る発明は、
能動層領域上に於いて、同一材料・同一厚みのソース電
極とドレイン電極とによってゲート電極のフィンガー部
を挟み込む構造の半導体装置の製造方法において、前記
ソース電極及び前記ドレイン電極の近傍であって前記フ
ィンガー部が形成される位置の外側に、前記ソース電極
及び前記ドレイン電極と同一の厚みのダミーパターンを
形成し、更に前記ソース電極、前記ドレイン電極及び前
記ダミーパターンの上にフォトレジスト膜を形成し、前
記ゲート電極のパッド部が前記ダミーパターンを含む様
に前記フォトレジスト膜をパターニングして前記ゲート
電極のパターンを形成している。

【００１５】請求項２に係る発明は、請求項１記載の半
導体装置の製造方法に関して、前記ダミーパターンをサ
ブミクロンの幅と間隔とを有するラインアンドスペース
形状で形成している。

【００１６】請求項３に係る発明は、請求項１又は２記
載の半導体装置の製造方法に関し、前記ダミーパターン
を前記ソース電極及び前記ドレイン電極と同一の材料で
形成している。

【００１７】請求項４に係る発明は、請求項２記載の半
導体装置の製造方法に関し、前記ゲート電極のパターン
形成後に、前記ダミーパターンをウエットエッチングに
より除去している。

【００１８】請求項５に係る発明は、請求項１又は２記
載の半導体装置の製造方法に関し、前記ダミーパターン
を絶縁物で形成している。

【００１９】請求項６に係る発明は、請求項５記載の半
導体装置の製造方法において、前記ゲート電極のパター
ン形成後に、前記ダミーパターンをウエットエッチング
により除去している。

【００２０】請求項７に係る発明は、請求項１又は２記
載の半導体装置の製造方法に関して、前記ダミーパター
ンを水溶性の前記フォトレジスト膜で形成している。

【００２１】請求項８に係る発明は、請求項７記載の半
導体装置の製造方法に関して、前記ダミーパターン形成
後に当該ダミーパターンに紫外線を照射した上で、前記
フォトレジスト膜を形成している。

【００２２】請求項９に係る発明は、能動層領域上に於
いて、同一材料・同一厚みのソース電極とドレイン電極
とによってゲート電極のフィンガー部を挟み込む構造の
半導体装置の製造方法であって、前記ソース電極と前記
ドレイン電極とで挟み込まれた領域内に於いて、前記ソ
ース電極及び前記ドレイン電極の両パターンエッジに平
行に、前記ソース電極及び前記ドレイン電極と同一の厚
みのダミーパターンを形成し、更に前記ソース電極、前
記ドレイン電極及び前記ダミーパターンの上にフォトレ
ジスト膜を形成し、前記フォトレジスト膜をパターニン
グして前記ゲート電極のフィンガー部のパターンを前記
ダミーパターンと平行に形成している。

【００２３】請求項１０に係る発明は、請求項９記載の
半導体装置の製造方法に関して、前記ダミーパターンを
絶縁物で形成している。

【００２４】請求項１１に係る発明は、請求項９記載の
半導体装置の製造方法に関して、前記ダミーパターンを
水溶性の前記フォトレジスト膜で形成している。

【００２５】請求項１２に係る発明は、能動層領域上に
於いて、同一材料・同一厚みのソース電極とドレイン電
極とによってゲート電極のフィンガー部を挟み込む構造
の半導体装置において、前記能動層領域外であって前記
ソース電極と前記ドレイン電極とに近傍し且つ前記フィ
ンガー部の両端に繋がったダミーパターンと、前記ダミ
ーパターンを取り囲む様に形成された前記ゲート電極の
パッド部とを備えている。

【００２６】請求項１３に係る発明は、能動層領域上に
於いて、同一材料・同一厚みのソース電極とドレイン電
極とによってゲート電極のフィンガー部を挟み込む構造
の半導体装置において、ソース電極とドレイン電極とで
挟み込まれた領域内においてゲート電極のフィンガー部
に平行に形成されたダミーパターンを備えている。

【００２７】

【作用】請求項１記載の発明では、ソース電極及びドレ
イン電極の近傍であってフィンガー部が形成される位置
の外側にダミーパターンを形成し、且つゲート電極のパ
ッド部のパターンがダミーパターンを含んでいるので、
ゲート電極のフィンガー部の長さがダミーパターンの存
在により長くなるのが防止される。そして、ドレイン電
極及びソース電極に挟まれた部分に形成されたフォトレ
ジスト膜の膜厚が、ゲート電極のフィンガー部の方向に
ついて均一となり、均一な膜厚のフォトレジスト膜に対
して、ゲート電極のパターニングが行われる。

【００２８】請求項２記載の発明では、ゲート電極のパ
ッド部のパターン内に形成されたラインアンドスペース
形状のダミーパターンの存在により、ゲート電極のフィ
ンガー部の長さが長くなるのが防止される一方、ドレイ
ン電極及びソース電極に挟まれた部分に形成されたフォ
トレジスト膜の膜厚も均一となる。これにより、均一な
膜厚のフォトレジスト膜に対して、ゲート電極のパター
ニングが行われる。

【００２９】請求項３記載の発明では、ダミーパターン
はドレイン電極とソース電極の形成時に同時に形成され
る。

【００３０】請求項４記載の発明では、ラインアンドス
ペース形状のダミーパターンはサブミクロンの幅と間隔
とで形成されている。このため、ゲート電極のパターニ
ング後のウエットエッチング処理により、ラインアンド
スペース形状のダミーパターンもまた除去される。

【００３１】請求項５記載の発明では、ドレイン電極及
びソース電極に挟まれた部分に形成されたフォトレジス
ト膜の膜厚が、ゲート電極のフィンガー部の方向につい
て均一となり、均一な膜厚のフォトレジスト膜に対し
て、ゲート電極のパターニングが行われる。

【００３２】請求項６記載の発明では、絶縁物のダミー
パターンは、ゲート電極のパターニング後のウエットエ
ッチング処理により、除去されてしまう。

【００３３】請求項７記載の発明では、ダミーパターン
は水溶性のフォトレジストから成るため、ゲート電極の
パターン形成時又はその後の処理に於いて除去されてし
まう。

【００３４】請求項８記載の発明では、ダミーパターン
は紫外線照射を受け水溶性となる。この為、その後に形
成されるフォトレジスト膜とダミーパターンとの混合が
起こらない。

【００３５】請求項９記載の発明では、ダミーパターン
の存在により、ドレイン電極及びソース電極に挟まれた
部分に形成されたフォトレジスト膜の膜厚が、ゲート電
極のフィンガー部に垂直な方向について均一となり、そ
の後、均一な膜厚のフォトレジスト膜に対してゲート電
極のパターン形成が行われる。

【００３６】請求項１０記載の発明では、絶縁物として
のダミーパターンの存在により、ドレイン電極及びソー
ス電極に挟まれた部分に形成されたフォトレジスト膜の
膜厚が、ゲート電極のフィンガー部に垂直な方向につい
て均一となり、その後、均一な膜厚のフォトレジスト膜
に対してゲート電極のパターン形成が行われる。

【００３７】請求項１１記載の発明では、ダミーパター
ンは水溶性のフォトレジストから成るため、ゲート電極
のパターン形成時又はその後の処理に於いて除去されて
しまう。

【００３８】請求項１２記載の発明では、ソース電極及
びドレイン電極の近傍であってフィンガー部が形成され
る位置の外側にダミーパターンを形成し、且つゲート電
極のパッド部のパターンがダミーパターンを含んでいる
ので、ゲート電極のフィンガー部の長さがダミーパター
ンの存在により長くなるのを防止する。又、ダミーパタ
ーンの存在は、ゲート電極のパターンを正確な寸法で形
成する方法に寄与しうる。

【００３９】請求項１３記載の発明では、ゲート電極の
パターンを正確な寸法で実現しうるダミーパターンが、
ドレイン電極及びソース電極に挟まれた部分において、
フィンガー部に平行に形成されているので、その存在
は、ゲート電極のフィンガー部の長さ及びチップ面積に
影響を及ぼすこともない。

【００４０】

【実施例】（実施例１）以下、この発明の第一の実施例を図１〜
図６に基づき説明する。図１（ａ），（ｂ）は、第一の
実施例におけるダミーパターン３の形状を示す図であ
り、ダミーパターン形成後の状態を示している。この
内、図１（ａ）は上面図を，図１（ｂ）は図１（ａ）の
Ａ−Ｂ線における側断面図を示している。図１において
は、図２３と同一符号で示す部分は同一部分を表わして
おり、３は、ソース電極１およびドレイン電極２と同じ
厚さをもつダミーパターンであり、しかもソース・ドレ
イン電極メタル、例えばＡｕＧｅ／Ｎｉ／Ａｕで形成さ
れている。

【００４１】図２は、図１のダミーパターン形成後に、
ソース，ドレイン電極１，２及びダミーパターン３上に
フォトレジスト膜６を形成した状態を示している。この
内、（ａ）は上面図を、（ｂ）は（ａ）のＡ−Ｂ線にお
ける側断面図を示している。

【００４２】このように、ソース，ドレイン電極１，２
の端部の近傍で能動層領域４の外の位置にダミーパター
ン３を形成することにより、図２（ｂ）に示すように、
フォトレジスト膜６の膜厚の変動領域は、能動層領域４
の外側のダミーパターン３上の位置Ｃと位置Ｄ、およ
び、ダミーパターン３の端付近の位置Ｅ，位置Ｆとな
る。

【００４３】次に、マスク（図示せず）に形成されたゲ
ートパターンを露光によりフォトレジスト膜６に転写
し、現像処理等を行ってフォトレジスト膜をパターニン
グする。図３は、図２のフォトレジスト膜６にゲートパ
ターン７，すなわちゲートパターン形成用レジスト開口
パターン７を形成した状態を示している。この内、
（ａ）が上面図を、（ｂ）がＡ−Ｂ線における側断面図
を示す。図３の（ａ）に示されている様に、ゲートパタ
ーン７のパッド部７ａはダミーパターン３を含む形状及
び位置に形成される。

【００４４】しかも、図３に示されるように、位置Ｃ，
位置Ｄ，位置Ｅ，位置Ｆは、共にゲートパターン７のフ
ィンガー部７ｂ以外の広がったパターン部分に位置する
ので、寸法くびれによるパターン現像不良は発生しな
い。これは、次の理由による。

【００４５】ステッパのように単一波長を用いて露光を
行うと、フォトレジスト膜厚とパターン寸法（抜きパタ
ーンの寸法）との関係は、図２５に示すように波型とな
る。すなわち、フォトレジスト膜６内において露光光の
多重反射が干渉をおこし、露光エネルギーがフォトレジ
スト膜厚によって変化するためにおこる。露光光にｉ線
（３６５ｎｍ）を用いた場合には、寸法波形のボトムか
らピークまでの膜厚変化量は約６００オングストローム
であり、また、パターン寸法変動量は一般的に０．１μ
ｍ程度である。従って、従来の電界効果トランジスタの
製造方法では、図２３（ｂ）のようにフォトレジスト膜
厚に分布があるので、図２４に示すように、ゲートパタ
ーン７のフィンガー部の位置ＫおよびＬ付近でパターン
のくびれが発生し、場合によっては、くびれ部分でパタ
ーンの解像がなくなり不良となることもあった。また、
０．１μｍ程度のくびれが発生するため、その分のマー
ジン分だけゲートパターン７のフィンガー部のパターン
幅（ゲート長）を大きくしなければならなかったのであ
る。

【００４６】図３のゲートパターン開口後は、半導体基
板１の主面から３００オングストロームから４０００オ
ングストローム程度の深さまでリセスエッチングを行
い、リセスエッチング部１０を形成する。図４は、上記
リセスエッチング後の状態を示した図であり、同図中、
（ａ）は上面図を、（ｂ）はＡ−Ｂ線における側断面図
を、それぞれ示している。

【００４７】図３で開口されたフォトレジスト膜６のパ
ターンをマスクとしてリセスエッチングすると、ダミー
パターン３の周囲も０〜０．２５μｍ程度エッチングさ
れる。しかし、ダミーパターン３自体の寸法は上記エッ
チング量よりはるかに大きいので、その大部分がエッチ
ングされずに残る。即ち、ダミーパターン３自体は、リ
セスエッチング時には除去されない。

【００４８】図４のリセスエッチング後は、ゲートメタ
ル１１、例えばＴｉ（１５００オングストローム）／Ａ
ｌ（４０００オングストローム）／Ｍｏ（５００オング
ストローム）を蒸着する。蒸着後の状態を、図５の上面
図（ａ）及びＡ−Ｂ線についての側断面図（ｂ）に示
す。その際、同図（ｂ）に示す通り、ダミーパターン部
３のエッジに空洞１１ａが発生する。この空洞１１ａの
存在自体は電界効果トランジスタの性能に大きな影響を
与えるものではなく、大きな問題とはならないと言える
が、プロセス的にはあまり好ましくないものである。

【００４９】ゲートメタル蒸着後は、リフトオフ法によ
りゲートメタル（ゲート電極）１１を形成する。図６
は、リフトオフ後・ゲートパターン形成後の状態を示し
ており、同図の（ａ）は上面図を、（ｂ）はＡ−Ｂ線に
おける側断面図を、各々示している。本工程では、図５
のフォトレジスト膜６を溶解することにより、フォトレ
ジスト膜６と当該フォトレジスト膜６上のゲートメタル
１１とが除去される。図６より明かな通り、ダミーパタ
ーン３上に、ダミーパターン３を含み込む様にゲートメ
タル１１のパッド部が形成されている。

【００５０】本実施例１では、上述の通り、図２（ｂ）
の位置Ｅ，Ｆで膜厚の変動を起こしうるので、ソース電
極１とドレイン電極２とで挟まれた能動層領域４上のフ
ォトレジスト膜６の膜厚を均一化することができる。こ
れにより、均一なレジスト膜厚の状態でゲートフィンガ
ーの露光が可能となり、フィンガー方向におけるゲート
電極のパターン寸法の均一性を向上させることができ
る。又、膜厚変動分のマージンを見込む必要がなくなる
ので、より微細なパターンが形成できる。

【００５１】しかも、ダミーパターン３が、能動層領域
４外の両電極１，２の近傍の位置において、ゲート電極
のパッド部のパターン７ａ内に納まる様に設けられてい
るので、ゲート抵抗を増加させることはない。そして、
周囲にダミーパターンを設ける必要はないので、チップ
面積の増大化をもたらさずに本目的を達成できるメリッ
トがある。

【００５２】尚、本ダミーパターン使用によるＦＥＴ性
能へのデメリットは、発生しない。

【００５３】本実施例１においては、ダミーパターンを
形成する工程は、ソース・ドレイン電極形成と同一の工
程で行えば良く、従来のプロセスフローに比べて工程数
の増加はない。又、ダミーパターンをソース・ドレイン
電極メタルで形成する為、ダミーパターンの厚みを容易
にソース・ドレイン電極の厚みと同じにすることがで
き、本発明の効果が再現性良く得られる。

【００５４】（実施例２）次に実施例２について、図
７〜図１３を用いて説明する。

【００５５】実施例１では、ダミーパターンをゲート電
極のフィンガー部両端に各一片のパターンとして形成し
たが、本実施例２では、図７に示すように、０．５μｍ
のラインアンドスペース形状のダミーパターン８を形成
する。ダミーパターンの位置、材質および厚みは、実施
例１と同様である。

【００５６】以上のようなサブミクロンの幅と間隔とを
有するラインアンドスペース形状のダミーパターンを形
成する利点は、次の通りである。即ち、ゲート電極用の
レジストパターンの形成後に、半導体基板をウェットエ
ッチングで約３５００オングストローム程堀り込むリセ
スエッチング工程が行われるが、同工程により、ウェッ
トエッチングの性質上、ダミーパターンの下部の半導体
基板がサイドエッチングされ、その際にダミーパターン
も半導体基板より分離され、除去される。このときの、
リセスエッチング条件は、例えば、半導体基板がＧａＡ
ｓの場合では、酒石酸：水＝１：４０で、３５０秒であ
る。

【００５７】以上の点をより明確にするため、以下に、
図７〜図１３で示された工程を説明する。

【００５８】図７は、ラインアンドスペース形状のダミ
ーパターン８を形成した後の状態を示しており、同図
（ａ）が上面図を、同図（ｂ）が同図（ａ）のＫ−Ｌ線
についての側断面図を、それぞれ示している。尚、同図
（ａ）のＡ−Ｂ線についての側断面図は、実施例１の図
１（ｂ）と同一である。

【００５９】ダミーパターン８の形成後は、フォトレジ
スト膜６を塗布してベーキングする。フォトレジスト膜
塗布後の状態を図８に示す。同図（ａ）は上面図を、同
図（ｂ）は同図（ａ）のＫ−Ｌ線についての側断面図で
あり、Ａ−Ｂ線についての側断面図は実施例１の図２
（ｂ）に相当している。

【００６０】フォトレジスト膜６の塗布後は、マスク上
のゲートパターンをフォトレジスト膜６に転写して現像
処理を行い（レジストパターニング）、ゲート電極のパ
ターンを開口する。ここで、開口後の状態を示した図が
図９であり、（ａ）は上面図を、（ｂ）は（ａ）のＫ−
Ｌ線についての側断面図を、各々示している。又、Ａ−
Ｂ断面は、実施例１の図３（ｂ）と同一である。図９に
示す通り、ゲート電極７のパッド部パターン７ａの開口
内に、ラインアンドスペース形状のダミーパターンが納
まっている。

【００６１】ゲートパターン７の開口後は、リセスエッ
チングによってリセスエッジ溝１０を形成する。このリ
セスエッチング後の状態を、図１０における、上面図
（ａ）のＡ−Ｂ線についての側断面図（ｂ）と上面図
（ａ）のＫ−Ｌ線についての側断面図（ｃ）とに示す。
同図（ｂ），（ｃ）に示された通り、リセスエッチング
の横方向サイドエッチング（〜０．２５μｍ）によっ
て、０．５μｍのＬ／Ｓ（ラインアンドスペース）形状
のダミーパターン８は完全に除去される。従って、実施
例１の後工程で発生していた空洞１１ａ（図５（ｂ））
が生ずることがなく、本実施例２における図１０で示す
状態は、プロセス的に好ましいものとなっている。

【００６２】次に、実施例１と同一構造のメタルを蒸着
して、ゲートメタル１１を全面に形成する。ゲートメタ
ル蒸着後の状態を図１１（（ａ）は上面図，（ｂ）はＡ
−Ｂ線についての側断面図）に示す。

【００６３】更にリフトオフ法によりゲート１１電極を
形成する。この状態を、図１２に示す。同図（ａ）は上
面図であり、（ｂ）は（ａ）のＡ−Ｂ線についての側断
面図である。このように、本実施例２では、実施例１の
場合と比べ、ダミーパターン８が残らないためにパッド
部（ダミーパターン形成部分）がフラットとなり、空洞
等の発生もなくなる。

【００６４】本実施例２の方法で半導体装置を製造する
ことにより、上述した実施例１の方法によるメリットに
加え、ダミーパターンが後工程まで残らない効果とし
て、リセスエッチングによるダミーパターン端の半導体
基板の断差やダミーパターンそのものによる半導体装置
への影響を避けられるメリットがある。

【００６５】尚、Ｌ／Ｓ形状のダミーパターン８の幅及
び隣り合うダミーパターン８の間隔の寸法は、０．５μ
ｍに限らず、０．４μｍ〜０．６μｍの範囲内で同様に
望ましい結果が得られる。

【００６６】（実施例３）実施例３は、実施例１の変
形例であり、その場合のダミーパターン３の材質とし
て、ソース・ドレインメタルに代えて、絶縁膜（ＳｉＯ
ＮやＳｉＮやＳｉＯ等）を用いるものである。ダミーパ
ターンの位置および厚みは、実施例１の場合と同様であ
る。

【００６７】ダミーパターンを絶縁膜で形成するメリッ
トは、次の点にある。即ち、ゲート電極用のレジストパ
ターンの形成後に、バッファードフッ酸等の薬品（エッ
チャント）を用いたウェットエッチングによってダミー
パターンを除去できる点にある。

【００６８】具体的には、例えば、ダミーパターンをプ
ラズマＣＶＤを用いて形成したＳｉＯとした場合におい
て、その厚みをソース・ドレイン電極と同じ厚さの３５
００オングストロームとした場合には、バッファードフ
ッ酸（フッ化アンモニウム：フッ酸＝６：１）で３分
で、上記ＳｉＯパターンを除去できる。

【００６９】本実施例３の工程図は、次の通りである。
即ち、ダミーパターンを形成し（実施例１の図１（ａ）
（ｂ）と同一）、レジスト塗布後（図２（ａ）
（ｂ））、ゲートパターンを開口する（図３（ａ）
（ｂ））。そして、上記ウェットエッチングでダミーパ
ターンを除去する。除去後の状態は、図１３に示す通り
である。同図（ａ）は上面図であり、（ｂ）はＡ−Ｂ断
面図である。その後、リセスエッチングを行い（図１
０）、ゲートメタルを蒸着した上で（図１１）、リフト
オフ法によりゲート電極を形成する（図１２）。

【００７０】以上により、本実施例３の方法で、半導体
装置を製造することにより、実施例２の場合と同様なメ
リットが得られる。

【００７１】（実施例４）さらに、この実施例４で
は、実施例１の場合のダミーパターンであるソースドレ
インのメタルに代えて、レジストパターンをダミーパタ
ーンに用いている。そして、ダミーパターンの位置およ
び厚みは、実施例１と同様である。但し、ダミーパター
ンのフォトレジスト膜がゲートパターン形成用のフォト
レジスト膜自体とミキシングを行さない様なフォトレジ
ストを選択する必要がある。例えば、水溶性のフォトレ
ジストに紫外線照射処理を加えたものを用いることがで
きる。

【００７２】ダミーパターンを水溶性レジストで形成す
る利点は、次の通りである。即ち、ゲートパターン用の
レジストパターン現像後の水リンス時に、ダミーパター
ンは溶解し除去される点である。

【００７３】実施例３における工程は、次の通りであ
る。即ち、先ずダミーパターンを水溶性のフォトレジス
トで形成し（図１参照）、紫外線照射を行う。その後、
ゲート電極パターン形成用のフォトレジスト膜６を塗布
し（図２）、露光，現象，リンス等の処理を経てゲート
パターンを開口する（図１３）。その際、水リンスによ
ってダミーパターンも溶解し除去される。その後、リセ
スエッチング（図１０）、ゲートメタル蒸着（図１１）
を経て、リフトオフ法によりゲート電極１１を形成して
いる（図１２）。

【００７４】本実施例４の方法で、半導体装置を製造す
ることにより、実施例２と同様なメリットが得られる。

【００７５】（実施例５）さらに他の実施例５では、
Ｌ／Ｓ形状のダミーパターンを、実施例２の場合におけ
るソース・ドレインメタルに代えて、絶縁膜（ＳｉＯ，
ＳｉＯＮ，ＳｉＮ等）を用いている。ダミーパターンの
形状，位置，厚みは、実施例２と同様である。

【００７６】本実施例５のダミーパターンを用いる場合
には、ダミーパターンの除去方法として、実施例２で述
べた方法や実施例３で述べた方法のいずれでも適用可能
であり、選択可能である。

【００７７】本実施例の方法で半導体装置を製造するこ
とにより、実施例２の場合と同様なメリットが得られ
る。

【００７８】（実施例６）さらに他の実施例６では、
実施例２の場合のダミーパターンであるソース・ドレイ
ンメタルに代えて、水溶性レジストパターンをＬ／Ｓ形
状のダミーパターンに用いている。この方法では、実施
例４で述べた時と同様に、ダミーパターンとゲートパタ
ーニング用レジストとのミキシングを抑えるため、ダミ
ーパターンのパターニング後に紫外線照射処理を行う。
本実施例のダミーパターンを用いる場合には、ダミーパ
ターンの除去方法として、実施例２で述べた方法に加
え、実施例４で述べた方法を用いても良く、選択可能で
ある。本実施例６でも、実施例２と同様のメリットがえ
られることは、明白である。

【００７９】（実施例７）以上までの実施例１〜６で
は、ゲートフィンガーに平行方向のレジスト膜厚変動に
対する改善例を述べたが、本実施例７では、ゲートフィ
ンガーに垂直方向の膜厚変動に対する改善技術に関して
いる。

【００８０】図１４ないし図１９の各図は、本実施例７
を用いた場合の半導体装置（ＦＥＴ）の製造途中のパタ
ーンを示している。この内、図１４はダミーパターン形
成後の状態を示しており、同図（ａ）は上面図を、同図
（ｂ）はＧ−Ｈ線についての側断面図を、各々示してい
る。又、図１５は、図１４の工程後に引続いて行われる
フォトレジスト膜の塗布後の状態を示す図であり、その
（ａ）は上面図であり、（ｂ）はＧ−Ｈ線についての側
断面図である。図１６は、フォトレジスト膜塗布後に行
われる、ゲートパターン開口後の状態を示しており、同
様に（ａ）は上面図を、（ｂ）はＧ−Ｈ断面図をそれぞ
れ示している。更に、図１７は、図１６のゲートパター
ン開口後に行われるリセスエッチングを行った後の状態
を示しており、同図（ａ）は上面図を、同図（ｂ）はＧ
−Ｈ線についての側断面図である。更に、図１８は、リ
セスエッチング後に行われる、ゲートメタル蒸着後の状
態を示しており、（ａ）は上面図であり、（ｂ）はＧ−
Ｈ断面図である。更に図１９は、ゲートメタル蒸着後に
リフトオフによってゲート電極を形成した後の状態を示
しており、その（ａ）は上面図を、その（ｂ）はＧ−Ｈ
断面図を示している。これらの図において、９はゲート
フィンガーに平行にライン状に形成したダミーパター
ン。他の番号のものは実施例６までのものと同じであ
る。

【００８１】図１４（ａ）に示すように、ソース電極１
およびドレイン電極２にはさまれた４μｍの領域におけ
る、ゲート電極のフィンガー部のパターンに重ならない
部分に、１μｍほどのダミーパターン９を絶縁物（プラ
ズマＣＶＤで形成されたＳｉＯやＳｉＯＮ等）で形成す
る。このダミーパターン９の厚さは、ソース電極１，ド
レイン電極２とほぼ同じ厚みの３５００オングストロー
ムとする。この様に、本実施例では、ダミーパターン９
は、ソース電極１及びドレイン電極２によって挟み込ま
れた４μｍの能動層４上の領域内において、ソース電極
１とドレイン電極２の双方のパターンエッジに平行に、
且つゲート電極のフィンガー部に平行に形成されてい
る。

【００８２】ダミーパターン９を形成する事により、ゲ
ートフィンガーに垂直方向（Ｇ−Ｈ線に平行な方向）の
ゲートパターン形成用フォトレジスト膜６の膜厚分布の
ソース電極１とドレイン電極２とにはさまれた領域内の
変化が、図１５（ｂ）に示すように、減少する。これ
は、従来のフォトレジスト膜６の塗布前の断差の間隔
が、ソース電極１とドレイン電極２間の間隔にあたる、
４μｍもあったのに対して（図２８（ｂ）参照）、本実
施例７では、ダミーパターン９の形成により断差間隔が
２μｍ以下と狭くなっているためである。

【００８３】本実施例７に示した製造方法により、ゲー
トフィンガーに垂直方向のレジスト膜厚変動を少なくす
ることができるため、ゲートパターン露光時のアライメ
ントずれによるゲートパターン７の位置ずれによるゲー
トパターン寸法の変動を抑えることができるメリットが
ある。

【００８４】（実施例８）実施例７ではダミーパター
ン９に絶縁物を用いていたが、本実施例８では、絶縁物
に代えて、レジストパターン自体を上記ダミーパターン
に用いる。この場合のレジストダミーパターンの、形
状，位置，厚みは、実施例７に準じる。

【００８５】本実施例７の工程中、ダミーパターン形
成，フォトレジスト膜の塗布、ゲート電極パターン開
口、リセスエッチング及びゲートメタル蒸着後の各状態
は、それぞれ図１４〜図１８に相当している。又、図２
０（ａ），（ｂ）は、それぞれリフトオフ・ゲート電極
形成後の上面図、Ｇ−Ｈ線に関する側断面図を示してい
る。

【００８６】レジストパターンでダミーパターン９を形
成した後（図１４参照）、ゲートパターニング用レジス
ト膜６の塗布時にレジスト間でのミキシングを防ぐた
め、ダミーパターン９のパターニング後に紫外光照射処
理を行っている。

【００８７】本実施例８によれば、ゲート電極形成後に
ゲートパターン形成用フォトレジスト膜６の除去時にダ
ミーパターン９の除去も可能となる。よって、本実施例
８によるメリットは、上記実施例７のメリットに加え、
ダミーパターンによる半導体装置への影響を避けられる
メリットがある。

【００８８】（実施例９）本実施例９は、上述の実施
例７の変形例であり、ゲート電極のフィンガーパターン
の片側一方にのみ当該フィンガーパターンに沿って平行
にダミーパターン９Ａを形成している。図２１及び図２
２（（ａ）：上面図，（ｂ）：Ｇ−Ｈ断面図）は、共に
本実施例９における製造中のダミーパターン９Ａの状態
を示している。この内、図２１がフォトレジスト塗布後
であり、図２２はその後引続いて行われるゲートパター
ン開口後の図である。

【００８９】この実施例９では、図２１（ｂ）に示すと
おり、ダミーパターン９Ａをソース電極１側寄りにのみ
設けているため、ダミーパターン９Ａとドレイン電極２
との間のフォトレジスト膜６の膜厚変化が軽微になって
いる。

【００９０】逆に、ダミーパターン９Ａをドレイン電極
２側にのみ設けても、ダミーパターン９Ａとソース電極
１との間のフォトレジスト膜の膜厚変化を軽微にできる
点は、勿論である。

【００９１】又、本実施例９におけるダミーパターン９
Ａを実施例８に適用することも可能である。

【００９２】本実施例９によれば、実施例７ないし８の
メリットに加えて、積極的にゲートパターン位置をゲー
トフィンガーと垂直方向にずらして形成する場合にも、
レジスト膜厚の変化を考慮する必要がなく、プロセスマ
ージンが従来に比べて拡がる効果がある。

【００９３】

【発明の効果】請求項１記載の発明によれば、ゲート抵
抗を高めることなく且つチップ面積の増大をもたらすこ
となく、ゲート電極のフィンガー部に平行な方向のフォ
トレジスト膜の膜厚変動を抑えることができ、当該膜厚
変動に伴うゲート電極のパターンの寸法変動を抑えるこ
とができる。これにより、ゲート電極のパターンの寸法
の均一性を向上させて微細化を可能とすることができる
共に、半導体装置のトランジスタ特性を向上させること
ができる。

【００９４】請求項２記載の発明によれば、ゲート抵抗
を高めることなく且つチップ面積の増大をもたらすこと
なく、ゲート電極のフィンガー部に平行な方向のフォト
レジスト膜の膜厚変動を抑えることができ、ゲート電極
のパターン寸法の均一性の向上、ひいてはパターン寸法
の微細化を可能とすることができる。

【００９５】請求項３記載の発明によれば、請求項１又
は２の効果に加えて、ソース電極及びドレイン電極の形
成と同一の工程でダミーパターンを形成することがで
き、工程数の増加を引き起こさないという効果がある。
又、ダミーパターンの厚みを正確にソース電極及びドレ
イン電極の厚みと同一に製造することができ、上述した
効果を再現性良く得ることができる効果もある。

【００９６】請求項４記載の発明によれば、請求項２の
効果に加えて、ダミーパターンをゲート電極のパターン
形成後に除去できる効果がある。これにより、ダミーパ
ターンの存在による半導体装置の製造プロセスへの影響
を除去でき、高性能の半導体装置を実現できる。

【００９７】請求項５記載の発明によれば、ゲート抵抗
を高めることなく且つチップ面積の増大をもたらすこと
なく、ゲート電極のフィンガー部に平行な方向のフォト
レジスト膜の膜厚変動を抑えることができ、ゲート電極
のパターン寸法の均一性の向上、ひいてはパターン寸法
の微細化を可能とすることができる。

【００９８】請求項６記載の発明によれば、請求項５の
効果に加えて、ダミーパターンをゲート電極のパターン
形成後に除去できる効果がある。これにより、ダミーパ
ターンの存在による半導体装置の製造プロセスへの影響
を除去でき、高性能の半導体装置を実現できる。

【００９９】請求項７記載の発明によれば、請求項１又
は２の効果に加えて、ゲート電極のパターン形成時又は
形成後に、ダミーパターンを溶解して除去することがで
きる効果がある。これにより、ダミーパターンの存在に
よる半導体装置の製造プロセスへの影響を除去でき、高
性能の半導体装置を実現できる。又、水溶性とすること
で、ダミーパターン用のフォトレジスト膜とゲート電極
パターン形成用のフォトレジスト膜との混合を防止でき
る効果がある。

【０１００】請求項８記載の発明によれば、ダミーパタ
ーン用のフォトレジスト膜とゲート電極パターン形成用
のフォトレジスト膜との混合を防止できる効果がある。

【０１０１】請求項９に記載の発明によれば、ゲート抵
抗を高めることなく且つチップ面積の増大をもたらすこ
となく、ゲート電極のフィンガー部に垂直な方向のフォ
トレジスト膜の膜厚変動を抑えることができる。これに
より、ソース・ドレイン電極間のゲート電極のパターン
位置による寸法変動を抑えて、ゲート電極のパターン寸
法の均一性をより一層向上させることができ、ひいて
は、パターン寸法の微細化を一層可能とすることができ
る。その結果、半導体装置のトランジスタ特性をより一
層向上させることができる。

【０１０２】請求項１０に記載の発明によれば、ゲート
抵抗を高めることなく且つチップ面積の増大をもたらす
ことなく、ゲート電極のフィンガー部に垂直な方向のフ
ォトレジスト膜の膜厚変動を抑えることができる。これ
により、ソース・ドレイン電極間のゲート電極のパター
ン位置による寸法変動を抑えて、ゲート電極のパターン
寸法の均一性をより一層向上させることができ、ひいて
は、パターン寸法の微細化を一層可能とすることができ
る。その結果、半導体装置のトランジスタ特性をより一
層向上させることができる。

【０１０３】請求項１１記載の発明によれば、請求項９
の効果に加えて、ゲート電極のパターン形成時又は形成
後に、ダミーパターンを溶解して除去することができる
効果がある。これにより、ダミーパターンの存在による
半導体装置の製造プロセスへの影響を除去でき、高性能
の半導体装置を実現できる。又、水溶性とすることで、
ダミーパターン用のフォトレジスト膜とゲート電極パタ
ーン形成用のフォトレジスト膜との混合を防止できる効
果がある。

【０１０４】請求項１２に記載の発明によれば、チップ
面積の増大が無く、ゲート抵抗が低く、フィンガー部に
平行な方向に関してゲート電極のパターン寸法に変動の
無い、半導体装置を実現できる効果がある。

【０１０５】請求項１３に記載の発明によれば、チップ
面積の増大が無く、ゲート抵抗が低く、フィンガー部に
垂直な方向に関してゲート電極のパターン寸法に変動の
無い、半導体装置を実現できる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図２】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図３】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図４】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図５】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図６】この発明の実施例１に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図７】この発明の実施例２に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図８】この発明の実施例２に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図９】この発明の実施例２に於ける電界効果トラン
ジスタの製造途中のパターンを示す説明図である。

【図１０】この発明の実施例２に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１１】この発明の実施例２に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１２】この発明の実施例２に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１３】この発明の実施例３に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１４】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１５】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１６】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１７】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１８】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図１９】この発明の実施例７に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図２０】この発明の実施例８に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図２１】この発明の実施例９に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図２２】この発明の実施例９に於ける電界効果トラ
ンジスタの製造途中のパターンを示す説明図である。

【図２３】従来の電界効果トランジスタの製造途中の
パターンを示す説明図である。

【図２４】従来の電界効果トランジスタの製造途中の
パターンを示す説明図である。

【図２５】ゲートパターン形成時のレジスト膜厚とパ
ターン寸法との関係を示した説明図である。

【図２６】他の従来技術に於ける電界効果トランジス
タの製造途中のパターンを示す説明図である。

【図２７】他の従来技術に於ける電界効果トランジス
タの製造途中のパターンを示す説明図である。

【図２８】従来技術の問題点を例示した説明図であ
る。

【符号の説明】

１ソース電極、２ドレイン電極、３ダミーパター
ン、４能動層領域、５半導体基板、６フォトレジ
スト膜、７ゲートパターン開口部、８ラインアンド
スペース形状のダミーパターン、９ダミーパターン、
１０リセスエッジ部、１１ゲートメタル。

Claims

【特許請求の範囲】

【請求項１】能動層領域上に於いて、同一材料・同一
厚みのソース電極とドレイン電極とによってゲート電極
のフィンガー部を挟み込む構造の半導体装置の製造方法
であって、前記ソース電極及び前記ドレイン電極の近傍であって前
記フィンガー部が形成される位置の外側に、前記ソース
電極及び前記ドレイン電極と同一の厚みのダミーパター
ンを形成し、更に前記ソース電極、前記ドレイン電極及び前記ダミー
パターンの上にフォトレジスト膜を形成し、前記ゲート電極のパッド部が前記ダミーパターンを含む
様に前記フォトレジスト膜をパターニングして前記ゲー
ト電極のパターンを形成することを特徴とする、半導体
装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記ダミーパターンをサブミクロンの幅と間隔とを有す
るラインアンドスペース形状で形成したことを特徴とす
る、半導体装置の製造方法。
【請求項３】請求項１又は２記載の半導体装置の製造
方法であって、前記ダミーパターンを前記ソース電極及び前記ドレイン
電極と同一の材料で形成したことを特徴とする、半導体
装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法で
あって、前記ゲート電極のパターン形成後に、前記ダミーパター
ンをウエットエッチングにより除去することを特徴とす
る、半導体装置の製造方法。
【請求項５】請求項１又は２記載の半導体装置の製造
方法であって、前記ダミーパターンを絶縁物で形成したことを特徴とす
る、半導体装置の製造方法。
【請求項６】請求項５記載の半導体装置の製造方法で
あって、前記ゲート電極のパターン形成後に、前記ダミーパター
ンをウエットエッチングにより除去することを特徴とす
る、半導体装置の製造方法。
【請求項７】請求項１又は２記載の半導体装置の製造
方法であって、前記ダミーパターンを水溶性の前記フォトレジスト膜で
形成したことを特徴とする、半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法で
あって、前記ダミーパターン形成後に当該ダミーパターンに紫外
線を照射した上で、前記フォトレジスト膜を形成するこ
とを特徴とする、半導体装置の製造方法。
【請求項９】能動層領域上に於いて、同一材料・同一
厚みのソース電極とドレイン電極とによってゲート電極
のフィンガー部を挟み込む構造の半導体装置の製造方法
であって、前記ソース電極と前記ドレイン電極とで挟み込まれた領
域内に於いて、前記ソース電極及び前記ドレイン電極の
両パターンエッジに平行に、前記ソース電極及び前記ド
レイン電極と同一の厚みのダミーパターンを形成し、更に前記ソース電極、前記ドレイン電極及び前記ダミー
パターンの上にフォトレジスト膜を形成し、前記フォトレジスト膜をパターニングして前記ゲート電
極のフィンガー部のパターンを前記ダミーパターンと平
行に形成することを特徴とする、半導体装置の製造方
法。
【請求項１０】請求項９記載の半導体装置の製造方法
であって、前記ダミーパターンを絶縁物で形成したことを特徴とす
る、半導体装置の製造方法。
【請求項１１】請求項９記載の半導体装置の製造方法
であって、前記ダミーパターンを水溶性の前記フォトレジスト膜で
形成したことを特徴とする、半導体装置の製造方法。
【請求項１２】能動層領域上に於いて、同一材料・同
一厚みのソース電極とドレイン電極とによってゲート電
極のフィンガー部を挟み込む構造の半導体装置におい
て、前記能動層領域外であって前記ソース電極と前記ドレイ
ン電極とに近傍し且つ前記フィンガー部の両端に繋がっ
たダミーパターンを備え、前記ダミーパターンを取り囲む様に前記ゲート電極のパ
ッド部が形成されていることを特徴とする、半導体装
置。
【請求項１３】能動層領域上に於いて、同一材料・同
一厚みのソース電極とドレイン電極とによってゲート電
極のフィンガー部を挟み込む構造の半導体装置におい
て、前記ソース電極と前記ドレイン電極とで挟み込まれた領
域内に於いて、前記ゲート電極のフィンガー部に平行に
形成されたダミーパターンを備えていることを特徴とす
る、半導体装置。