JPH05283437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05283437A JPH05283437A JP8191592A JP8191592A JPH05283437A JP H05283437 A JPH05283437 A JP H05283437A JP 8191592 A JP8191592 A JP 8191592A JP 8191592 A JP8191592 A JP 8191592A JP H05283437 A JPH05283437 A JP H05283437A
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- Japan
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- pattern
- gate
- drain electrode
- electrode
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Abstract
(57)【要約】
【目的】 ゲートパタン寸法の均一性向上と、微細化を
可能とし、トランジスタ特性を向上せしめた半導体装置
の製造方法を得る。 【構成】 電界効果トランジスタのゲートパタンーン形
成において、ソース，ドレイン電極１，２によるレジス
ト膜厚変動によって、ゲート電極にくびれが発生するの
を防止するため、レジスト膜厚変動領域を能動層領域４
外にするために、ソース，ドレイン電極１，２の近傍に
ソース，ドレイン電極１，２とおなじ厚さのダミーパタ
ーン３を形成し、能動層領域４のゲートパターン形成領
域のフォトレジスト膜６の膜厚を均一にした後、ゲート
パターン７を形成することを特徴としている。
可能とし、トランジスタ特性を向上せしめた半導体装置
の製造方法を得る。 【構成】 電界効果トランジスタのゲートパタンーン形
成において、ソース，ドレイン電極１，２によるレジス
ト膜厚変動によって、ゲート電極にくびれが発生するの
を防止するため、レジスト膜厚変動領域を能動層領域４
外にするために、ソース，ドレイン電極１，２の近傍に
ソース，ドレイン電極１，２とおなじ厚さのダミーパタ
ーン３を形成し、能動層領域４のゲートパターン形成領
域のフォトレジスト膜６の膜厚を均一にした後、ゲート
パターン７を形成することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、電界効果トランジスタのゲートパターン
の形成方法に関するものである。
に係り、特に、電界効果トランジスタのゲートパターン
の形成方法に関するものである。
【０００２】
【従来の技術】図３（ａ），（ｂ）は従来の電界効果ト
ランジスタの製造途中のパターンを示す図であり、図３
（ａ）は上面図、図３（ｂ）は、図３（ａ）のＥ−Ｆ線
による断面側面図である。図３において、５は半導体基
板で、この半導体基板５に能動層領域４を形成し、この
上にソース，ドレイン電極１，２を形成した後、ゲート
電極形成用のフォトレジスト膜６を形成したものであ
る。また、図４はゲート電極形成のためのフォトレジス
ト膜６のパターニング後の上面図であり、写真製版工程
により、フォトレジスト膜６を開口し、ゲートパターン
７が形成された状態である。図４のＧ，Ｈで示す部分
は、後述の説明に必要な位置を示す。
ランジスタの製造途中のパターンを示す図であり、図３
（ａ）は上面図、図３（ｂ）は、図３（ａ）のＥ−Ｆ線
による断面側面図である。図３において、５は半導体基
板で、この半導体基板５に能動層領域４を形成し、この
上にソース，ドレイン電極１，２を形成した後、ゲート
電極形成用のフォトレジスト膜６を形成したものであ
る。また、図４はゲート電極形成のためのフォトレジス
ト膜６のパターニング後の上面図であり、写真製版工程
により、フォトレジスト膜６を開口し、ゲートパターン
７が形成された状態である。図４のＧ，Ｈで示す部分
は、後述の説明に必要な位置を示す。
【０００３】次に、ゲートパターン７を形成するための
レジストパターニング時の現象について説明する。図３
（ｂ）は、図３（ａ）のＥ−Ｆ線による断面を側面から
見た図であり、フォトレジスト膜６の膜厚分布は、ソー
ス電極１およびドレイン電極２の段差により図に示した
ように、ソース電極１，ドレイン電極２の電極端部近傍
の位置Ｇおよび位置Ｈにて急激な膜厚変化を起こす。寸
法の一例を示すと、ソース電極１，ドレイン電極２の膜
厚が約３５００Åの場合、半導体基板５上で５４００Å
の厚さのフォトレジスト膜６であると、ソース電極１，
ドレイン電極２間上は約１３００Å厚い約６７００Åと
なる。また、フォトレジスト膜厚が最大膜厚より薄くな
る膜厚変化量最大の位置ＧおよびＨは、ソース電極１，
ドレイン電極２のメタル端部（図３（ａ）において能動
層領域４の端部）より中央側へ５〜１０μｍ入った場所
である。なお、この時のソース電極１とドレイン電極２
の間隔は４μｍである。
レジストパターニング時の現象について説明する。図３
（ｂ）は、図３（ａ）のＥ−Ｆ線による断面を側面から
見た図であり、フォトレジスト膜６の膜厚分布は、ソー
ス電極１およびドレイン電極２の段差により図に示した
ように、ソース電極１，ドレイン電極２の電極端部近傍
の位置Ｇおよび位置Ｈにて急激な膜厚変化を起こす。寸
法の一例を示すと、ソース電極１，ドレイン電極２の膜
厚が約３５００Åの場合、半導体基板５上で５４００Å
の厚さのフォトレジスト膜６であると、ソース電極１，
ドレイン電極２間上は約１３００Å厚い約６７００Åと
なる。また、フォトレジスト膜厚が最大膜厚より薄くな
る膜厚変化量最大の位置ＧおよびＨは、ソース電極１，
ドレイン電極２のメタル端部（図３（ａ）において能動
層領域４の端部）より中央側へ５〜１０μｍ入った場所
である。なお、この時のソース電極１とドレイン電極２
の間隔は４μｍである。
【０００４】以上のようにゲート電極形成用のフォトレ
ジスト膜６の膜厚変動が発生するため、ステッパを用い
て露光し、現像すると図４に示すように、位置Ｇおよび
位置Ｈでゲートパターン７のくびれが発生する。これは
次の理由による。ステッパのように単一波長を用いて露
光を行うと、フォトレジスト膜厚とパターン寸法（抜き
パターンの寸法）の関係は図５に示すように波型とな
る。すなわち、フォトレジスト膜６内において露光光の
多重反射が干渉をおこし、露光エネルギーがフォトレジ
スト膜厚によって変化するためにおこる。露光光にｉ線
（３６５ｎｍ）を用いた場合、寸法波形のボトムからピ
ークまでの膜厚変化量は約６００Åであり、また、パタ
ーン寸法変動量は一般的に０．１μｍ程度である。
ジスト膜６の膜厚変動が発生するため、ステッパを用い
て露光し、現像すると図４に示すように、位置Ｇおよび
位置Ｈでゲートパターン７のくびれが発生する。これは
次の理由による。ステッパのように単一波長を用いて露
光を行うと、フォトレジスト膜厚とパターン寸法（抜き
パターンの寸法）の関係は図５に示すように波型とな
る。すなわち、フォトレジスト膜６内において露光光の
多重反射が干渉をおこし、露光エネルギーがフォトレジ
スト膜厚によって変化するためにおこる。露光光にｉ線
（３６５ｎｍ）を用いた場合、寸法波形のボトムからピ
ークまでの膜厚変化量は約６００Åであり、また、パタ
ーン寸法変動量は一般的に０．１μｍ程度である。
【０００５】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタのパターンは以上のように形成されているので、
図４に示すようにゲートフィンガー部の位置ＧおよびＨ
付近でパターンのくびれが発生し、場合によってはくび
れ部分でパターンの解像がされなくなり、不良となるこ
ともあった。また、０．１μｍ程度のくびれが発生する
ため、その分のマージンをもたせる必要があり、マージ
ン分だけゲートフィンガー部のパターン幅（ゲート長）
を大きくしなければならない等の問題点があった。
ジスタのパターンは以上のように形成されているので、
図４に示すようにゲートフィンガー部の位置ＧおよびＨ
付近でパターンのくびれが発生し、場合によってはくび
れ部分でパターンの解像がされなくなり、不良となるこ
ともあった。また、０．１μｍ程度のくびれが発生する
ため、その分のマージンをもたせる必要があり、マージ
ン分だけゲートフィンガー部のパターン幅（ゲート長）
を大きくしなければならない等の問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、ゲートフィンガ部のパターン全
域にわたって均一で、しかもより小さな寸法のゲートパ
ターンを得ることを目的とする。
ためになされたもので、ゲートフィンガ部のパターン全
域にわたって均一で、しかもより小さな寸法のゲートパ
ターンを得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ソース電極およびドレイン電極の外側近
傍に、このソース電極，ドレイン電極と同じ厚さのダミ
ーパターンを設けて、全面にフォトレジスト膜を形成
し、このフォトレジスト膜をパターニングするものであ
る。そして、ダミーパターンは、ショットキーメタルま
たは絶縁物で形成することができる。
の製造方法は、ソース電極およびドレイン電極の外側近
傍に、このソース電極，ドレイン電極と同じ厚さのダミ
ーパターンを設けて、全面にフォトレジスト膜を形成
し、このフォトレジスト膜をパターニングするものであ
る。そして、ダミーパターンは、ショットキーメタルま
たは絶縁物で形成することができる。
【０００８】
【作用】本発明においては、ソース電極，ドレイン電極
と同じ厚さのダミーパターンを形成することにより、ト
ランジスタの能動層領域内のフォトレジスト膜厚の変動
が抑えられ、ゲートパターン寸法（ゲート長）は均一
に、かつ小さくなる。
と同じ厚さのダミーパターンを形成することにより、ト
ランジスタの能動層領域内のフォトレジスト膜厚の変動
が抑えられ、ゲートパターン寸法（ゲート長）は均一
に、かつ小さくなる。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ），（ｂ）は本発明の一実施例を示す図
で、図１（ａ）は上面図、図１（ｂ）は、図１（ａ）の
Ａ−Ｂ線による断面側面図である。図１において、図３
と同一符号で示す部分は同一部分を示し、３は前記ソー
ス電極１およびドレイン電極２と同じ厚さをもつダミー
パターンで、ソース・ドレイン電極メタル、例えばＡｕ
Ｇｅ／Ｎｉ／Ａｕで形成されている。
る。図１（ａ），（ｂ）は本発明の一実施例を示す図
で、図１（ａ）は上面図、図１（ｂ）は、図１（ａ）の
Ａ−Ｂ線による断面側面図である。図１において、図３
と同一符号で示す部分は同一部分を示し、３は前記ソー
ス電極１およびドレイン電極２と同じ厚さをもつダミー
パターンで、ソース・ドレイン電極メタル、例えばＡｕ
Ｇｅ／Ｎｉ／Ａｕで形成されている。
【００１０】図２は、図１のフォトレジスト膜６にゲー
トパターン７、すなわち、ゲートパターン形成用レジス
ト開口パターンを形成した状態を示す。ゲートパターン
７は、ゲートフィンガー部において能動層領域４から外
のダミーパターン３近傍で太くしてある。
トパターン７、すなわち、ゲートパターン形成用レジス
ト開口パターンを形成した状態を示す。ゲートパターン
７は、ゲートフィンガー部において能動層領域４から外
のダミーパターン３近傍で太くしてある。
【００１１】このようにダミーパターン３を形成するこ
とにより、図１（ｂ）に示すように、フォトレジスト膜
６の膜厚の変動領域は、能動層領域４より外側のダミー
パターン３近傍の位置Ｃおよび位置Ｄとなる。さらに、
図２に示したように、この位置Ｃおよび位置Ｄではゲー
トパターンを広くしてあるので、寸法くびれによるパタ
ーン現像不良は発生しない。
とにより、図１（ｂ）に示すように、フォトレジスト膜
６の膜厚の変動領域は、能動層領域４より外側のダミー
パターン３近傍の位置Ｃおよび位置Ｄとなる。さらに、
図２に示したように、この位置Ｃおよび位置Ｄではゲー
トパターンを広くしてあるので、寸法くびれによるパタ
ーン現像不良は発生しない。
【００１２】次に、他の実施例について説明する。図
１，図２の実施例では、ダミーパターン３にソース電極
１およびドレイン電極２に使用するオーミックコンタク
トのメタルを用いたが、ショットキーメタル（例えばＡ
ｌ）を用いると上記実施例と同様な効果に加え、ガード
リング効果により電界効果トランジスタ性能の向上も見
込まれる。
１，図２の実施例では、ダミーパターン３にソース電極
１およびドレイン電極２に使用するオーミックコンタク
トのメタルを用いたが、ショットキーメタル（例えばＡ
ｌ）を用いると上記実施例と同様な効果に加え、ガード
リング効果により電界効果トランジスタ性能の向上も見
込まれる。
【００１３】さらに、他の実施例としては、上記２つの
実施例では、ダミーパターン３にメタルパターンを用い
たが、絶縁物（例えばプラズマＳｉＯＮ）をソース電極
１，ドレイン電極２の厚さ分形成する方法で行うと、実
施例１に示した効果に加え、絶縁物によるダミーパター
ン３を配したことにより、ソース電極１，ドレイン電極
２の両電極間の能動層領域４近傍を流れる漏れ電流によ
る悪影響を考慮する必要がなく、トランジスタ劣化要因
を含まない構造とすることができる。
実施例では、ダミーパターン３にメタルパターンを用い
たが、絶縁物（例えばプラズマＳｉＯＮ）をソース電極
１，ドレイン電極２の厚さ分形成する方法で行うと、実
施例１に示した効果に加え、絶縁物によるダミーパター
ン３を配したことにより、ソース電極１，ドレイン電極
２の両電極間の能動層領域４近傍を流れる漏れ電流によ
る悪影響を考慮する必要がなく、トランジスタ劣化要因
を含まない構造とすることができる。
【００１４】
【発明の効果】以上説明したように、本発明の請求項１
に記載の発明によれば、ソース・ドレイン電極近傍にソ
ース・ドレイン電極メタルによるり、ソース・ドレイン
電極と同じ厚さのダミーパターンを設けたので、能動層
領域のゲートフィンガーパターンの寸法を均一に、しか
も細く形成できる。また、この方法によれば工程数を増
やすことなく、容易に形成が可能である。
に記載の発明によれば、ソース・ドレイン電極近傍にソ
ース・ドレイン電極メタルによるり、ソース・ドレイン
電極と同じ厚さのダミーパターンを設けたので、能動層
領域のゲートフィンガーパターンの寸法を均一に、しか
も細く形成できる。また、この方法によれば工程数を増
やすことなく、容易に形成が可能である。
【００１５】また、請求項２に記載の発明によれば、ダ
ミーパターンにショットキーメタルを用いたことによ
り、請求項１記載の発明の効果に加え、ガードリング効
果によりトランジスタ特性が向上する効果がある。
ミーパターンにショットキーメタルを用いたことによ
り、請求項１記載の発明の効果に加え、ガードリング効
果によりトランジスタ特性が向上する効果がある。
【００１６】さらに、請求項３に記載の発明によれば、
ダミーパターンに絶縁物を用いたので、請求項１記載の
発明の効果に加えダミ−パターンを加えたことによる漏
れ電流によるトラジスタ劣化要因を考慮する必要がな
く、ひいてはゲート長短縮の効果による特性向上分のす
べてが反映される効果がある。
ダミーパターンに絶縁物を用いたので、請求項１記載の
発明の効果に加えダミ−パターンを加えたことによる漏
れ電流によるトラジスタ劣化要因を考慮する必要がな
く、ひいてはゲート長短縮の効果による特性向上分のす
べてが反映される効果がある。
【図１】本発明の半導体装置の一実施例を示す図であ
る。
る。
【図２】本発明の一実施例によるパターニング後の上面
図である。
図である。
【図３】従来の半導体装置を示す図である。
【図４】従来例のパターニング後の上面図である。
【図５】ゲートパターン形成時のレジスト膜厚とパター
ン寸法の関係を示した図である。
ン寸法の関係を示した図である。
１ ソース電極 ２ ドレイン電極 ３ ダミーパターン ４ 能動層領域 ５ 半導体基板 ６ フォトレジジスト膜 ７ ゲートパターン形成用レジスト開口パターン
Claims (3)
- 【請求項１】 能動層領域上において、ソース電極とド
レイン電極でゲート電極をはさむ構造のトランジスタの
ゲートパターンの形成方法において、前記能動層領域の
外側で、かつ前記ソース電極およびドレイン電極近傍で
前記ゲート電極をはさむ構造のダミーパターンを、ソー
ス・ドレイン電極メタルで前記ソース電極およびドレイ
ン電極と同じ厚さに形成した後、その上にフォトレジス
ト膜を形成し、このフォトレジスト膜をパターニングし
てゲートパターンを形成することを特徴とする半導体装
置の製造方法。 - 【請求項２】 ダミーパターンは、ソース・ドレイン電
極メタルに代えてショットキーメタルで形成することを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 ダミーパターンは、ソース・ドレイン電
極メタルに代えて絶縁物で形成することを特徴とする請
求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191592A JPH05283437A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191592A JPH05283437A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283437A true JPH05283437A (ja) | 1993-10-29 |
Family
ID=13759753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191592A Pending JPH05283437A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534803B2 (en) | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
-
1992
- 1992-04-03 JP JP8191592A patent/JPH05283437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534803B2 (en) | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
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