KR100209743B1 - 박막 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 구조 및 제조방법에 관한 것으로 특히, 누설전류를 감소시키는데 적합하도록 한 박막 트랜지스터에 관한 것이다.
따라서, 본 발명의 박막 트랜지스터의 구조는 기판, 기판위에 형성되는 제1절연막, 상기 제1절연막위에 돌출부를 갖는 게이트 전극, 상기 게이트 전극을 포함한 기판 전면에 형성되는 제2절연막, 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차되도록 형성되는 활성층, 상기 게이트 전극에 오버랩 되고 상기 게이트 전극의 돌출부에 오프셋 되도록 상기 활성층에 형성되는 소오스/드레인 영역, 상기 소오스/드레인 영역에 콘택홀을 갖고 상기 활성층위에 형성되는 제3절연막, 상기 소오스/드레인 영역에 연결되도록 콘택홀에 형성되는 메탈을 포함하여 구성되고, 본 발명의 박막 트랜지스터의 제조방법은 기판위에 제1절연막을 형성하는 단계, 상기 제1절연막위에 돌출부를 갖는 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차하도록 활성층을 형성하는 단계, 상기 활성층위에 감광막을 도포하고 패터닝 하여 소오스/드레인 영역을 형성하는 단계, 상기 활성층위에 제3절연막을 형성하고, 상기 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 소오스/드레인 영역에 연결되도록 상기 콘택홀에 메탈을 형성하는 단계를 포함하여 이루어진다.
따라서 채널영역의 누설전류를 감소시킬 수 있다.
Description
제1도는 종래의 박막 트랜지스터의 평면도 및 단면도.
제2도는 제1도의 A-A' 및 B-B'선상의 종래의 박막 트랜지스터 제조공정 단면도.
제3도는 본 발명의 박막 트랜지스터의 평면도 및 단면도.
제4도는 제3도의 A-A' 및 B-B'선상의 본 발명의 박막 트랜지스터 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 제1절연막
3 : 게이트 전극 3a : 돌출부
4 : 제2절연막 5 : 감광막
6a : 소오스 전극 6b : 드레인 영역
7 : 오프셋 영역 8 : 활성층
9 : 제3절연막 10 : 메탈
본 발명은 박막 트랜지스터 구조 및 제조방법에 관한 것으로 특히, 누선전류를 감소시키는데 적합하도록 한 박막 트랜지스터에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터 구조 및 제조방법을 설명하면 다음과 같다.
제1도(a)는 종래의 박막 트랜지스터의 평면도이고, 제1도(b)는 제1도(a)의 A-A' 선상 및 B-B'선상의 단면도이다.
제1도와 같이 유리나 석영(Quartz)과 같은 투명절연 기판(1)과, 상기 기판(1)위에 형성되는 제1절연막(2)과, 상기 제1절연막(2) 일부위에 형성되는 게이트 전극(3)과, 상기 게이트 전극(3)을 포함한 기판(1) 전면에 형성되는 제2절연막(4)과, 상기 제2절연막(4)위에 상기 게이트 전극(3) 보다 폭이 좁게 수직으로 교차되고 오버랩(Overlap)된 소오스 영역(6a)과 오프셋(Off-set)(7)된 드레인 영역(6b)을 갖는 활성층(8)과, 상기 활성층(8)위에 상기 소오스/드레인 영역(6a, 6b)이 노출되도록 콘택홀을 갖는 제3절연막(9)과, 상기 소오스/드레인 영역(6a, 6b)과 연결되도록 콘택홀에 형성되는 메탈(10)로 이루어진다.
제2도는 제1도의 A-A' 선상 및 B-B'선상의 종래의 박막 트랜지스터 제조공정 단면도이다.
제2도(a)와 같이, 유리나 석영과 같은 투명절연 기판(1)위에 제1절연막(2)을 형성하고, 상기 제1절연막(2)위에 제1폴리 실리콘을 형성한다.
그리고 사진석판술 및 식각공정으로 상기 제1폴리 실리콘을 선택적으로 제거하여 게이트 전극(3)을 형성한다.
제2도(b)와 같이, 상기 게이트 전극(3)을 포함한 기판(1)전면에 제2절연막(4)을 형성하고, 상기 제2절연막(4)위에 활성층(8)을 형성한다.
그리고 사진석판술 및 식각공정으로 상기 활성층(8)을 선택적으로 제거하여 상기 게이트 전극(3)과 수직방향으로 교차되는 부분에서 활성층(8)의 폭이 상기 게이트 전극(3)의 폭보다 좁게 형성한다(A부분).
제2도(c)와 같이, 상기 활성층(8)위에 감광막(11)을 도포하고 패터닝한 후 상기 활성층(8)에 불순물 이온을 주입하여 소오스 영역(6a)이 상기 게이트 전극(3)에 오버랩(Overlap)되고 드레인 영역(6b)은 오프셋(Off-set)(7) 되도록 형성한다.
제2도(d)와 같이, 상기 활성층(8)을 포함한 기판(1) 전면에 제3절연막(9)을 형성하고, 상기 제3절연막(9)을 선택적으로 제거하여 상기 소오스/드레인 영역(6a, 6b)이 노출되도록 콘택홀을 형성한다.
그리고 상기 소오스/드레인 영역(6a, 6b)에 연결되도록 상기 콘택홀에 메탈(10)을 형성한다.
그러나 이와 같은 종래의 박막 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 문제점이 있었다.
박막 트랜지스터의 채널(Channel)형성을 위해 활성층을 식각 공정하는 경우 게이트 전극과 활성층의 교차부분에서 활성층의 폭이 게이트 전극의 폭보다 좁아지므로 상기 활성층의 에지(Edge)영역(A부분)이 상기 게이트 전극위에 존재하게 되어 많은 디펙트 트랩 덴시티(Defect Trap Density)가 나타난다.
그러므로 박막 트랜지스터의 드레인과 게이트 영역 사이에 오프셋 영역을 두지만 높은 결함 밀도(Defect Density)를 가진 활성층의 에지부분을 통한 누설전류가 전체 누설전류의 상당부분을 차지하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 누설전류를 감소시키는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 구조는 기판, 기판위에 형성되는 제1절연막, 상기 제1절연막위에 돌출부를 갖는 게이트 전극, 상기 게이트 전극을 포함한 기판 전면에 형성되는 제2절연막, 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차되도록 형성되는 활성층, 상기 게이트 전극에 오버랩 되고 상기 게이트 전극의 돌출부에 오프셋 되도록 상기 활성층에 형성되는 소오스/드레인 영역, 상기 소오스/드레인 영역에 콘택홀을 갖고 상기 활성층위에 형성되는 제3절연막, 상기 소오스/드레인 영역에 연결되도록 콘택홀에 형성되는 메탈을 포함하여 구성되고, 또한 본 발명의 박막 트랜지스터의 제조방법은 기판위에 제1절연막을 형성하는 단계, 상기 제1절연막위에 돌출부를 갖는 게이트 전극을 형성하는 단계, 상기 게이트 전극을 포함한 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차하도록 활성층을 형성하는 단계, 상기 활성층위에 감광막을 도포하고 패터닝하여 소오스/드레인 영역을 형성하는 단계, 상기 활성층위에 제3절연막을 형성하고, 상기 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 소오스/드레인 영역에 연결되도록 상기 콘택홀에 메탈을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 박막 트랜지스터의 구조 및 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제3도(a)는 본 발명의 박막 트랜지스터의 평면도이고, 제3도(b)는 제3도(a)의 A-A' 선상 및 B-B' 선상의 단면도이다.
제3도와 같이 유리나 석영(Quartz)과 같은 투명절연 기판(1)과 상기 기판(1)위에 형성되는 제1절연막(2)과, 상기 제1절연막(2) 일부위에 형성되는 돌출부(3a)를 갖는 게이트 전극(3)과, 상기 게이트 전극(3)을 포함한 기판(1) 전면에 형성되는 제2절연막(4)과, 상기 제2절연막(4)위에 상기 게이트 전극(3)의 돌출부(3a)를 포함하도록 상기 게이트 전극(3)과 수직으로 교차되고 상기 게이트 전극(3)위에 오버랩(Overlap)된 소오스 영역(6a)과 상기 게이트 전극(3)의 돌출부(3a)위에 오프셋(Off-set)(7)된 드레인 영역(6b)을 갖는 활성층(8), 상기 활성층(8)위에 상기 소오스/드레인 영역(6a, 6b)이 노출되도록 콘택홀을 갖는 제3절연막(9)과, 상기 소오스/드레인 영역(6a, 6b)과 연결되도록 콘택홀에 형성되는 메탈(10)로 이루어진다.
제4도는 제3도의 A-A' 선상 및 B-B'선상의 종래의 박막 트랜지스터 제조공정 단면도이다.
제4도(a)와 같이, 유리나 석영과 같은 투명절연 기판(1)위에 제1절연막(2)을 형성하고, 상기 제1절연막(2)위에 제1폴리 실리콘을 형성한다.
그리고 사진석판술 및 식각공정으로 상기 제1폴리 실리콘을 선택적으로 제거하여 돌출부(3a)를 갖는 게이트 전극(3)을 형성한다.
제4도(b)와 같이, 상기 게이트 전극(3)을 포함한 기판(1) 전면에 제2절연막(4)을 형성하고, 상기 제2절연막(4)위에 활성층(8)을 형성한다.
그리고 사진석판술 및 식각공정으로 상기 활성층(8)을 선택적으로 제거하여 상기 게이트 전극(3)과 수직방향으로 교차되고 상기 게이트 전극(3)의 돌출부(3a)를 포함하도록 형성한다.
제4도(c)와 같이, 상기 활성층(8)위에 감광막(5)을 도포하고 패터닝 한 후 상기 활성층(8)에 불순물 이온을 주입하여 소오스/드레인 영역(6a, 6b)을 형성한다.
이때 소오스 영역(6a)은 상기 게이트 전극(3)에 오버랩(Overlap)되고 드레인 영역(6b)은 상기 게이트 전극(3)의 돌출부(3a)위에 오프셋(Off-set)(7) 되도록 형성한다.
그리고, 소오스 영역(6a)은 드레인 영역(6b)보다 채널폭을 더 넓게 형성한다.
제4도(d)와 같이, 상기 활성층(8)을 포함한 기판(1) 전면에 제3절연막(9)을 형성하고, 상기 제3절연막(9)을 선택적으로 제거하여 상기 소오스/드레인 영역(6a,6b)이 노출되도록 콘택홀을 형성한다.
그리고 상기 소오스/드레인 영역(6a,6b)에 연결되도록 상기 콘택홀에 메탈(10)을 형성한다.
이상에서 설명한 바와 같이, 본 발명의 박막 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
채널영역인 활성층의 에지(Edge)부분(B)을 게이트 전극에서 멀어지게 형성하고 채널영역인 활성층의 에지부분(B)에서의 오프셋의 길이를 길게 하여 에지부분(B)의 트랩(Trap)을 통한 전류통로를 없어지게 형성함으로써 길어진 오프셋으로 인한 에지부분(B)에서의 드레인과 게이트 사이의 필드(Field)를 줄여 누설전류를 감소시킬 수 있다.
Claims (3)
- 기판, 기판위에 형성되는 제1절연막, 상기 제1절연막위에 돌출부를 갖는 게이트 전극, 상기 게이트 전극을 포함한 기판 전면에 형성되는 제2절연막, 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차되도록 형성하는 활성층, 상기 게이트 전극에 오버랩 되고 상기 게이트 전극의 돌출부에 오프셋 되도록 상기 활성층에 형성되는 소오스/드레인 영역. 상기 소오스/드레인 영역에 콘택홀을 갖고 상기 활성층위에 형성되는 제3절연막, 상기 소오스/드레인 영역에 연결되도록 콘택홀에 형성되는 메탈을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터의 구조.
- 제1항에 있어서, 상기 소오스 영역은 드레인 영역보다 채널 폭이 넓은 것을 특징으로 하는 박막 트랜지스터의 구조.
- 기판위에 제1절연막을 형성하는 단계; 상기 제1절연막위에 돌출부를 갖는 게이트 전극을형성하는 단계; 상기 게이트 전극을 포함한 기판 전면에 제2절연막을 형성하는 단계; 상기 제2절연막위에 게이트 전극의 돌출부를 포함하고 상기 게이트 전극과 수직으로 교차하도록 활성층을 형성하는 단계; 상기 활성층위에 감광막을 도포하고 패터닝하여 소오스/드레인 영역을 형성하는 단계; 상기 활성층위에 제3절연막을 형성하고, 상기 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계; 상기 소오스/드레인 영역에 연결되도록 상기 콘택홀에 메탈을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
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