JP3134665B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタおよ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型の液晶
表示装置のスイッチング素子として使用される従来の薄
膜トランジスタを製造する場合の一例について、図５〜
図８を順に参照しながら説明する。まず、図５（Ａ）、
（Ｂ）に示すように、ガラス等からなる透明基板１の上
面の所定の個所にゲート電極２およびゲートライン３を
形成し、その上面にゲート絶縁膜４を成膜し、その上面
に半導体薄膜５を成膜し、その上面の所定の個所にチャ
ネル保護膜６を形成する。この場合、チャネル保護膜６
は、ゲート電極２上に形成され、そのチャネル長方向の
長さＬがゲート電極２の幅と同じとなっているが、チャ
ネル幅方向の長さＤ1が所期のチャネル幅の３倍程度と
なっている。その理由については後で説明する。次に、
チャネル保護膜６をマスクとしてリンやボロン等のイオ
ンを注入すると、チャネル保護膜６下以外の領域におけ
る半導体薄膜５にイオン注入領域５ａが形成される。
表示装置のスイッチング素子として使用される従来の薄
膜トランジスタを製造する場合の一例について、図５〜
図８を順に参照しながら説明する。まず、図５（Ａ）、
（Ｂ）に示すように、ガラス等からなる透明基板１の上
面の所定の個所にゲート電極２およびゲートライン３を
形成し、その上面にゲート絶縁膜４を成膜し、その上面
に半導体薄膜５を成膜し、その上面の所定の個所にチャ
ネル保護膜６を形成する。この場合、チャネル保護膜６
は、ゲート電極２上に形成され、そのチャネル長方向の
長さＬがゲート電極２の幅と同じとなっているが、チャ
ネル幅方向の長さＤ1が所期のチャネル幅の３倍程度と
なっている。その理由については後で説明する。次に、
チャネル保護膜６をマスクとしてリンやボロン等のイオ
ンを注入すると、チャネル保護膜６下以外の領域におけ
る半導体薄膜５にイオン注入領域５ａが形成される。
【０００３】次に、図６（Ａ）、（Ｂ）に示すように、
上面にクロム等からなるシリサイド形成用の導電膜７を
プラズマＣＶＤにより成膜し、その上面の所定の個所に
フォトレジストパターン８を形成する。この場合、フォ
トレジストパターン８は、チャネル保護膜６を股いでチ
ャネル保護膜６とでほぼ十字形を形成するように形成さ
れ、その幅Ｄ2が所期のチャネル幅と同じとなってい
る。また、導電膜７と半導体薄膜５との間にはシリサイ
ド層９が形成される。次に、フォトレジストパターン８
をマスクとして導電膜７、シリサイド層９および半導体
薄膜５をエッチングすると、図７（Ａ）、（Ｂ）に示す
ようになる。すなわち、フォトレジストパターン８下に
のみ導電膜７が残存され、その下にのみシリサイド層９
が残存され、その下およびチャネル保護膜６下にのみ半
導体薄膜５が残存される。この状態では、導電膜７はチ
ャネル保護膜６を股いでチャネル保護膜６とでほぼ十字
形を形成するように形成され、導電膜７下およびチャネ
ル保護膜６下にほぼ十字状の半導体薄膜５が形成されて
いる。また、半導体薄膜５のチャネル保護膜６下の部分
は真性領域からなるチャネル領域５ｂとされ、その両側
はそれぞれイオン注入領域５ａからなるソース領域５ｃ
およびドレイン領域５ｄとされている。この後、フォト
レジストパターン８を除去する。
上面にクロム等からなるシリサイド形成用の導電膜７を
プラズマＣＶＤにより成膜し、その上面の所定の個所に
フォトレジストパターン８を形成する。この場合、フォ
トレジストパターン８は、チャネル保護膜６を股いでチ
ャネル保護膜６とでほぼ十字形を形成するように形成さ
れ、その幅Ｄ2が所期のチャネル幅と同じとなってい
る。また、導電膜７と半導体薄膜５との間にはシリサイ
ド層９が形成される。次に、フォトレジストパターン８
をマスクとして導電膜７、シリサイド層９および半導体
薄膜５をエッチングすると、図７（Ａ）、（Ｂ）に示す
ようになる。すなわち、フォトレジストパターン８下に
のみ導電膜７が残存され、その下にのみシリサイド層９
が残存され、その下およびチャネル保護膜６下にのみ半
導体薄膜５が残存される。この状態では、導電膜７はチ
ャネル保護膜６を股いでチャネル保護膜６とでほぼ十字
形を形成するように形成され、導電膜７下およびチャネ
ル保護膜６下にほぼ十字状の半導体薄膜５が形成されて
いる。また、半導体薄膜５のチャネル保護膜６下の部分
は真性領域からなるチャネル領域５ｂとされ、その両側
はそれぞれイオン注入領域５ａからなるソース領域５ｃ
およびドレイン領域５ｄとされている。この後、フォト
レジストパターン８を除去する。
【０００４】ここで、一般的なフォトリソグラフィで
は、その解像度に限界がある関係から、導電膜７の幅Ｄ
2つまり所期のチャネル幅を例えば４μｍ程度と小さく
したい場合、導電膜７をチャネル幅方向の所期の位置に
形成することは困難である。一方、導電膜７はチャネル
保護膜６上に重なるように形成する必要がある。このよ
うなことから、チャネル保護膜６のチャネル幅方向の長
さＤ1を所期のチャネル幅の３倍程度とし、この範囲内
で導電膜７がチャネル保護膜６上に重なるようにしてい
る。
は、その解像度に限界がある関係から、導電膜７の幅Ｄ
2つまり所期のチャネル幅を例えば４μｍ程度と小さく
したい場合、導電膜７をチャネル幅方向の所期の位置に
形成することは困難である。一方、導電膜７はチャネル
保護膜６上に重なるように形成する必要がある。このよ
うなことから、チャネル保護膜６のチャネル幅方向の長
さＤ1を所期のチャネル幅の３倍程度とし、この範囲内
で導電膜７がチャネル保護膜６上に重なるようにしてい
る。
【０００５】次に、図８（Ａ）、（Ｂ）に示すように、
上面の所定の個所にＩＴＯからなる画素電極１０を形成
する。次に、上面の所定の個所にアルミニウム−チタン
合金からなるソース電極１１、ドレイン電極１２および
ドレインライン１３を形成する。次に、ソース電極１１
およびドレイン電極１２をマスクとしてエッチングする
ことにより、シリサイド化されていない導電膜７のうち
チャネル保護膜６上およびその近傍の不要な部分を除去
するとともに、残りの部分をチャネル保護膜６の一方側
と他方側とに分離して下部ソース電極７ａおよび下部ド
レイン電極７ｂを形成する。この状態では、半導体薄膜
５のソース領域５ｃにシリサイド層９、下部ソース電極
７ａおよびソース電極１１を介して画素電極１０が接続
され、ドレイン領域５ｄにはシリサイド層９および下部
ドレイン電極７ｂを介してドレイン電極１２が接続され
ている。かくして、液晶表示装置のスイッチング素子と
しての薄膜トランジスタが製造される。
上面の所定の個所にＩＴＯからなる画素電極１０を形成
する。次に、上面の所定の個所にアルミニウム−チタン
合金からなるソース電極１１、ドレイン電極１２および
ドレインライン１３を形成する。次に、ソース電極１１
およびドレイン電極１２をマスクとしてエッチングする
ことにより、シリサイド化されていない導電膜７のうち
チャネル保護膜６上およびその近傍の不要な部分を除去
するとともに、残りの部分をチャネル保護膜６の一方側
と他方側とに分離して下部ソース電極７ａおよび下部ド
レイン電極７ｂを形成する。この状態では、半導体薄膜
５のソース領域５ｃにシリサイド層９、下部ソース電極
７ａおよびソース電極１１を介して画素電極１０が接続
され、ドレイン領域５ｄにはシリサイド層９および下部
ドレイン電極７ｂを介してドレイン電極１２が接続され
ている。かくして、液晶表示装置のスイッチング素子と
しての薄膜トランジスタが製造される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、一般的な
フォトリソグラフィのアライメントの解像度に限界があ
る関係から、チャネル保護膜６のチャネル幅方向の長さ
Ｄ1を所期のチャネル幅の３倍程度とし、この範囲内で
導電膜７がチャネル保護膜６上に重なるようにしている
ので、導電膜７下およびチャネル保護膜６下にほぼ十字
状の半導体薄膜５が形成されることになる。このため、
半導体薄膜５の実効的なチャネル幅が増大し、実質的な
ＣGS（ゲート電極とソース電極間の容量）が増大すると
ともに、オフ電流Ｉoffも増大してしまい、液晶表示装
置の表示特性の低下の原因になるという問題があった。
この発明の目的は、チャネル幅にアライメント用領域を
有していない薄膜トランジスタおよびその製造方法を提
供することにある。
このような薄膜トランジスタの製造方法では、一般的な
フォトリソグラフィのアライメントの解像度に限界があ
る関係から、チャネル保護膜６のチャネル幅方向の長さ
Ｄ1を所期のチャネル幅の３倍程度とし、この範囲内で
導電膜７がチャネル保護膜６上に重なるようにしている
ので、導電膜７下およびチャネル保護膜６下にほぼ十字
状の半導体薄膜５が形成されることになる。このため、
半導体薄膜５の実効的なチャネル幅が増大し、実質的な
ＣGS（ゲート電極とソース電極間の容量）が増大すると
ともに、オフ電流Ｉoffも増大してしまい、液晶表示装
置の表示特性の低下の原因になるという問題があった。
この発明の目的は、チャネル幅にアライメント用領域を
有していない薄膜トランジスタおよびその製造方法を提
供することにある。
【０００７】
【問題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲー
ト電極の幅と同じ長さに形成されたチャネル領域を有す
ると共に該チャネル領域の両側にそれぞれ該チャネル領
域の幅と同じ幅に形成されたソース領域およびドレイン
領域を有する半導体薄膜と、前記チャネル領域上に設け
られた前記チャネル領域と同じ幅のチャネル保護膜と、
前記ソース領域上にシリサイド層を介して設けられた前
記ソース領域の一部と同一外周形状のシリサイド化可能
な金属からなるソース電極と、前記ドレイン領域上にシ
リサイド層を介して設けられた前記ドレイン領域の一部
と同一外周形状のシリサイド化可能な金属からなるドレ
イン電極と、前記ソース電極上および前記ドレイン電極
上にそれぞれ形成された、上部ソース電極および上部ド
レイン電極を具備し、前記ソース電極および前記ドレイ
ン電極の内側端部はそれぞれ前記チャネル保護膜から離
間され且つ前記ソース電極および前記上部ドレイン電極
の内側端部と同一面となしたものである。請求項３記載
の薄膜トランジスタの製造方法は、基板上にゲート電極
を形成し、その上面にゲート絶縁膜および半導体薄膜を
成膜し、その上面に裏面露光により前記ゲート電極にセ
ルフアライメントされたチャネル保護膜を形成し、その
上面の前記チャネル保護膜を跨ぐ所定の箇所に所期のチ
ャネル幅と同じ幅とされたシリサイド化可能な金属から
なる電極形成用導電膜を形成し、該電極形成用導電膜を
マスクとして前記チャネル保護膜および前記半導体薄膜
をエッチングすることによりデバイスエリアを形成し、
この後、上面の所定の箇所に上部ソース電極および上部
ドレイン電極を形成し、該上部ソース電極および上部ド
レイン電極をマスクとして前記電極形成用導電膜のチャ
ネル保護膜上およびその付近の部分を除去して、下部ソ
ース電極および下部ドレイン電極を形成するようにした
ものである。
ンジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲー
ト電極の幅と同じ長さに形成されたチャネル領域を有す
ると共に該チャネル領域の両側にそれぞれ該チャネル領
域の幅と同じ幅に形成されたソース領域およびドレイン
領域を有する半導体薄膜と、前記チャネル領域上に設け
られた前記チャネル領域と同じ幅のチャネル保護膜と、
前記ソース領域上にシリサイド層を介して設けられた前
記ソース領域の一部と同一外周形状のシリサイド化可能
な金属からなるソース電極と、前記ドレイン領域上にシ
リサイド層を介して設けられた前記ドレイン領域の一部
と同一外周形状のシリサイド化可能な金属からなるドレ
イン電極と、前記ソース電極上および前記ドレイン電極
上にそれぞれ形成された、上部ソース電極および上部ド
レイン電極を具備し、前記ソース電極および前記ドレイ
ン電極の内側端部はそれぞれ前記チャネル保護膜から離
間され且つ前記ソース電極および前記上部ドレイン電極
の内側端部と同一面となしたものである。請求項３記載
の薄膜トランジスタの製造方法は、基板上にゲート電極
を形成し、その上面にゲート絶縁膜および半導体薄膜を
成膜し、その上面に裏面露光により前記ゲート電極にセ
ルフアライメントされたチャネル保護膜を形成し、その
上面の前記チャネル保護膜を跨ぐ所定の箇所に所期のチ
ャネル幅と同じ幅とされたシリサイド化可能な金属から
なる電極形成用導電膜を形成し、該電極形成用導電膜を
マスクとして前記チャネル保護膜および前記半導体薄膜
をエッチングすることによりデバイスエリアを形成し、
この後、上面の所定の箇所に上部ソース電極および上部
ドレイン電極を形成し、該上部ソース電極および上部ド
レイン電極をマスクとして前記電極形成用導電膜のチャ
ネル保護膜上およびその付近の部分を除去して、下部ソ
ース電極および下部ドレイン電極を形成するようにした
ものである。
【０００８】
【作用】まず、請求項３記載の発明によれば、裏面露光
によりゲート電極にセルフアライメントされて形成され
たチャネル保護膜のチャネル長方向の長さをゲート電極
の幅と同じとすることができる。そして、このチャネル
保護膜を股ぐ所定の個所に所期のチャネル幅と同じ幅と
された電極形成用導電膜を形成し、該電極形成用導電膜
をマスクとしてチャネル保護膜および半導体薄膜をエツ
チングすると、電極形成用導電膜下にのみチャネル保護
膜が残存することにより、この残存するチャネル保護膜
を含む電極形成用導電膜下にのみ半導体薄膜を残存させ
ることができる。この結果、請求項１記載の発明のよう
に、ゲート電極の幅と同じ長さに形成されたチャネル領
域を有するとともに該チャネル領域の両側にそれぞれ該
チャネル領域の幅と同じ幅に形成されたソース領域およ
びドレイン領域を有する半導体薄膜を得ることができ、
チャネル幅にアライメント用領域を有していない薄膜ト
ランジスタとすることができる。
によりゲート電極にセルフアライメントされて形成され
たチャネル保護膜のチャネル長方向の長さをゲート電極
の幅と同じとすることができる。そして、このチャネル
保護膜を股ぐ所定の個所に所期のチャネル幅と同じ幅と
された電極形成用導電膜を形成し、該電極形成用導電膜
をマスクとしてチャネル保護膜および半導体薄膜をエツ
チングすると、電極形成用導電膜下にのみチャネル保護
膜が残存することにより、この残存するチャネル保護膜
を含む電極形成用導電膜下にのみ半導体薄膜を残存させ
ることができる。この結果、請求項１記載の発明のよう
に、ゲート電極の幅と同じ長さに形成されたチャネル領
域を有するとともに該チャネル領域の両側にそれぞれ該
チャネル領域の幅と同じ幅に形成されたソース領域およ
びドレイン領域を有する半導体薄膜を得ることができ、
チャネル幅にアライメント用領域を有していない薄膜ト
ランジスタとすることができる。
【０００９】
【実施例】図１〜図４はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの構造についてその製造方法と併
せ説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの構造についてその製造方法と併
せ説明する。
【００１０】まず、図１（Ａ）、（Ｂ）に示すように、
ガラス等からなる透明基板２１の上面の所定の個所にク
ロム等からなるゲート電極２２およびゲートライン２３
を膜厚１０００Å程度に形成し、その上面に窒化シリコ
ンからなるゲート絶縁膜２４を膜厚４０００Å程度に成
膜し、その上面に単結晶シリコン、アモルファスシリコ
ン、ポリシリコン等からなる半導体薄膜２５を膜厚５０
０Å程度に成膜し、その上面の所定の個所に窒化シリコ
ンからなるチャネル保護膜２６を膜厚１０００Å程度に
形成する。この場合、チャネル保護膜２６は、ゲート電
極２２およびゲートライン２３をマスクとした裏面露光
（透明基板２１の下面側からの露光）により形成するも
のであり、ゲート電極２２およびゲートライン２３上の
全体にわたって形成されている。したがって、ゲート電
極２２上のチャネル保護膜２６のチャネル長方向の長さ
Ｌはゲート電極２２の幅と同じとなっている。次に、チ
ャネル保護膜２６をマスクとしてイオンを注入すると、
チャネル保護膜２６下以外の領域における半導体薄膜２
５にリンやボロン等のイオン注入領域２５ａが形成され
る。
ガラス等からなる透明基板２１の上面の所定の個所にク
ロム等からなるゲート電極２２およびゲートライン２３
を膜厚１０００Å程度に形成し、その上面に窒化シリコ
ンからなるゲート絶縁膜２４を膜厚４０００Å程度に成
膜し、その上面に単結晶シリコン、アモルファスシリコ
ン、ポリシリコン等からなる半導体薄膜２５を膜厚５０
０Å程度に成膜し、その上面の所定の個所に窒化シリコ
ンからなるチャネル保護膜２６を膜厚１０００Å程度に
形成する。この場合、チャネル保護膜２６は、ゲート電
極２２およびゲートライン２３をマスクとした裏面露光
（透明基板２１の下面側からの露光）により形成するも
のであり、ゲート電極２２およびゲートライン２３上の
全体にわたって形成されている。したがって、ゲート電
極２２上のチャネル保護膜２６のチャネル長方向の長さ
Ｌはゲート電極２２の幅と同じとなっている。次に、チ
ャネル保護膜２６をマスクとしてイオンを注入すると、
チャネル保護膜２６下以外の領域における半導体薄膜２
５にリンやボロン等のイオン注入領域２５ａが形成され
る。
【００１１】次に、図２（Ａ）、（Ｂ）に示すように、
上面にクロム等のシリサイド化可能な金属材料からなる
素子領域形成用導電膜２７をプラズマＣＶＤにより膜厚
２５０Å程度に成膜し、その上面の所定の個所にフォト
レジストパターン２８を形成する。この場合、フォトレ
ジストパターン２８は、ゲート電極２２上のチャネル保
護膜２６を股いで該チャネル保護膜２６とでほぼ十字形
を形成するように形成され、その幅Ｄが所期のチャネル
幅と同じとなっている。また、素子領域形成用導電膜２
７と半導体薄膜２５との間には膜厚数十Å程度のシリサ
イド層２９が形成される。次に、フォトレジストパター
ン２８をマスクとして素子領域形成用導電膜２７、シリ
サイド層２９、チャネル保護膜２６および半導体薄膜２
５をエッチングすると、図３（Ａ）、（Ｂ）に示すよう
になる。
上面にクロム等のシリサイド化可能な金属材料からなる
素子領域形成用導電膜２７をプラズマＣＶＤにより膜厚
２５０Å程度に成膜し、その上面の所定の個所にフォト
レジストパターン２８を形成する。この場合、フォトレ
ジストパターン２８は、ゲート電極２２上のチャネル保
護膜２６を股いで該チャネル保護膜２６とでほぼ十字形
を形成するように形成され、その幅Ｄが所期のチャネル
幅と同じとなっている。また、素子領域形成用導電膜２
７と半導体薄膜２５との間には膜厚数十Å程度のシリサ
イド層２９が形成される。次に、フォトレジストパター
ン２８をマスクとして素子領域形成用導電膜２７、シリ
サイド層２９、チャネル保護膜２６および半導体薄膜２
５をエッチングすると、図３（Ａ）、（Ｂ）に示すよう
になる。
【００１２】すなわち、フォトレジストパターン２８下
にのみ素子領域形成用導電膜２７が残存され、その下に
のみシリサイド層２９およびチャネル保護膜２６が残存
され、その下にのみ半導体薄膜２５が残存される。この
場合、フォトレジストパターン２８をマスクとして素子
領域形成用導電膜２７、シリサイド層２９、チャネル保
護膜２６および半導体薄膜２５をエッチングするので、
一般的なフォトリソグラフィの解像度に限界があって
も、別に問題はない。そして、この状態では、素子領域
形成用導電膜２７はゲート電極２２を股いでゲート電極
２２とでほぼ十字形を形成するように形成されている
が、チャネル保護膜２６はゲート電極２２上において素
子領域形成用導電膜２７下にのみ形成されている。した
がって、半導体薄膜２５はチャネル保護膜２６を含む素
子領域形成用導電膜２７下にのみ形成されている。ま
た、半導体薄膜２５のチャネル保護膜２６下の部分は真
性領域からなるチャネル領域２５ｂとされ、その両側は
それぞれイオン注入領域２５ａからなるソース領域２５
ｃおよびドレイン領域２５ｄとされている。この結果、
半導体薄膜２５は、ゲート電極２２の幅と同じ長さＬに
形成されたチャネル領域２５ｂを有するとともに該チャ
ネル領域２５ｂの両側にそれぞれ該チャネル領域２５ｂ
の幅Ｄと同じ幅に形成されたソース領域２５ｃおよびド
レイン領域２５ｄを有する構造となり、実効的なチャネ
ル幅が所期のチャネル幅となる。この後、フォトレジス
トパターン２８を除去する。
にのみ素子領域形成用導電膜２７が残存され、その下に
のみシリサイド層２９およびチャネル保護膜２６が残存
され、その下にのみ半導体薄膜２５が残存される。この
場合、フォトレジストパターン２８をマスクとして素子
領域形成用導電膜２７、シリサイド層２９、チャネル保
護膜２６および半導体薄膜２５をエッチングするので、
一般的なフォトリソグラフィの解像度に限界があって
も、別に問題はない。そして、この状態では、素子領域
形成用導電膜２７はゲート電極２２を股いでゲート電極
２２とでほぼ十字形を形成するように形成されている
が、チャネル保護膜２６はゲート電極２２上において素
子領域形成用導電膜２７下にのみ形成されている。した
がって、半導体薄膜２５はチャネル保護膜２６を含む素
子領域形成用導電膜２７下にのみ形成されている。ま
た、半導体薄膜２５のチャネル保護膜２６下の部分は真
性領域からなるチャネル領域２５ｂとされ、その両側は
それぞれイオン注入領域２５ａからなるソース領域２５
ｃおよびドレイン領域２５ｄとされている。この結果、
半導体薄膜２５は、ゲート電極２２の幅と同じ長さＬに
形成されたチャネル領域２５ｂを有するとともに該チャ
ネル領域２５ｂの両側にそれぞれ該チャネル領域２５ｂ
の幅Ｄと同じ幅に形成されたソース領域２５ｃおよびド
レイン領域２５ｄを有する構造となり、実効的なチャネ
ル幅が所期のチャネル幅となる。この後、フォトレジス
トパターン２８を除去する。
【００１３】次に、次に、図４（Ａ）、（Ｂ）に示すよ
うに、上面の所定の個所にＩＴＯからなる画素電極３０
を膜厚５００Å程度に形成する。次に、上面の所定の個
所にアルミニウム−チタン合金からなるソース電極３
１、ドレイン電極３２およびドレインライン３３を膜厚
３０００Å程度に形成する。次に、ソース電極３１およ
びドレイン電極３２をマスクとしてエッチングすること
により、シリサイド化されていない素子領域形成用導電
膜２７のうちチャネル保護膜２６上およびその近傍の不
要な部分を除去するとともに、残りの部分をチャネル保
護膜２６の一方側と他方側とに分離して下部ソース電極
２７ａおよび下部ドレイン電極２７ｂを形成する。この
状態では、半導体薄膜２５のソース領域２５ｃにシリサ
イド層２９、下部ソース電極２７ａおよびソース電極３
１を介して画素電極３０が接続され、ドレイン領域２５
ｄにはシリサイド層２９および下部ドレイン電極２７ｂ
を介してドレイン電極３２が接続されている。かくし
て、この実施例の薄膜トランジスタが製造される。
うに、上面の所定の個所にＩＴＯからなる画素電極３０
を膜厚５００Å程度に形成する。次に、上面の所定の個
所にアルミニウム−チタン合金からなるソース電極３
１、ドレイン電極３２およびドレインライン３３を膜厚
３０００Å程度に形成する。次に、ソース電極３１およ
びドレイン電極３２をマスクとしてエッチングすること
により、シリサイド化されていない素子領域形成用導電
膜２７のうちチャネル保護膜２６上およびその近傍の不
要な部分を除去するとともに、残りの部分をチャネル保
護膜２６の一方側と他方側とに分離して下部ソース電極
２７ａおよび下部ドレイン電極２７ｂを形成する。この
状態では、半導体薄膜２５のソース領域２５ｃにシリサ
イド層２９、下部ソース電極２７ａおよびソース電極３
１を介して画素電極３０が接続され、ドレイン領域２５
ｄにはシリサイド層２９および下部ドレイン電極２７ｂ
を介してドレイン電極３２が接続されている。かくし
て、この実施例の薄膜トランジスタが製造される。
【００１４】このようにして得られた薄膜トランジスタ
では、半導体薄膜２５のチャネル幅を所期の幅とするこ
とができるので、実効的なチャネル幅が増大することが
なく、したがって実質的なＣGSを低減することができる
とともに、オフ電流Ｉoffも低減することができ、ひい
ては液晶表示装置の表示特性を向上させることができ
る。
では、半導体薄膜２５のチャネル幅を所期の幅とするこ
とができるので、実効的なチャネル幅が増大することが
なく、したがって実質的なＣGSを低減することができる
とともに、オフ電流Ｉoffも低減することができ、ひい
ては液晶表示装置の表示特性を向上させることができ
る。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、チャネル幅にアライメント用領域を有していない薄
膜トランジスタとすることができるので、実効的なチャ
ネル幅が増大することがなく、したがって実質的なＣGS
を低減することができるとともに、オフ電流Ｉoffも低
減することができ、ひいては液晶表示装置の表示特性を
向上させることができる。
ば、チャネル幅にアライメント用領域を有していない薄
膜トランジスタとすることができるので、実効的なチャ
ネル幅が増大することがなく、したがって実質的なＣGS
を低減することができるとともに、オフ電流Ｉoffも低
減することができ、ひいては液晶表示装置の表示特性を
向上させることができる。
【図１】（Ａ）はこの発明の一実施例における薄膜トラ
ンジスタの製造に際し、透明基板上にゲート電極、ゲー
ト絶縁膜、半導体薄膜およびチャネル保護膜を形成した
状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
ンジスタの製造に際し、透明基板上にゲート電極、ゲー
ト絶縁膜、半導体薄膜およびチャネル保護膜を形成した
状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２】（Ａ）は同製造に際し、素子領域形成用導電膜
およびフォトレジストパターンを形成した状態の平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
およびフォトレジストパターンを形成した状態の平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図３】（Ａ）は同製造に際し、素子形成した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図４】（Ａ）は同製造に際し、ソース電極およびドレ
イン電極等を形成した状態の平面図、（Ｂ）はそのＢ−
Ｂ線に沿う断面図。
イン電極等を形成した状態の平面図、（Ｂ）はそのＢ−
Ｂ線に沿う断面図。
【図５】（Ａ）は従来の薄膜トランジスタの製造に際
し、透明基板上にゲート電極、ゲート絶縁膜、半導体薄
膜およびチャネル保護膜を形成した状態の平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
し、透明基板上にゲート電極、ゲート絶縁膜、半導体薄
膜およびチャネル保護膜を形成した状態の平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図６】（Ａ）は同製造に際し、素子領域形成用導電膜
およびフォトレジストパターンを形成した状態の平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
およびフォトレジストパターンを形成した状態の平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図７】（Ａ）は同製造に際し、素子形成した状態の平
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図８】（Ａ）は同製造に際し、ソース電極およびドレ
イン電極等を形成した状態の平面図、（Ｂ）はそのＢ−
Ｂ線に沿う断面図。
イン電極等を形成した状態の平面図、（Ｂ）はそのＢ−
Ｂ線に沿う断面図。
２１ 透明基板 ２２ ゲート電極 ２４ ゲート絶縁膜 ２５ 半導体薄膜 ２６ チャネル保護膜 ２７ 素子領域形成用導電膜 ２７ａ、３１ ソース電極 ２７ｂ、３２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336
Claims (4)
- 【請求項１】 ゲート電極と、ゲート絶縁膜と、前記ゲ
ート電極の幅と同じ長さに形成されたチャネル領域を有
すると共に該チャネル領域の両側にそれぞれ該チャネル
領域の幅と同じ幅に形成されたソース領域およびドレイ
ン領域を有する半導体薄膜と、前記チャネル領域上に設
けられた前記チャネル領域と同じ幅のチャネル保護膜
と、前記ソース領域上にシリサイド層を介して設けられ
た前記ソース領域の一部と同一外周形状のシリサイド化
可能な金属からなるソース電極と、前記ドレイン領域上
にシリサイド層を介して設けられた前記ドレイン領域の
一部と同一外周形状のシリサイド化可能な金属からなる
ドレイン電極と、前記ソース電極上および前記ドレイン
電極上にそれぞれ形成された、上部ソース電極および上
部ドレイン電極を具備し、前記ソース電極および前記ド
レイン電極の内側端部はそれぞれ前記チャネル保護膜か
ら離間され且つ前記ソース電極および前記上部ドレイン
電極の内側端部と同一面であることを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 前記上部ソース電極および前記上部ドレ
イン電極はアルミニウム系金属であることを特徴とする
請求項１記載の薄膜トランジスタ。 - 【請求項３】 基板上にゲート電極を形成し、その上面
にゲート絶縁膜および半導体薄膜を成膜し、その上面に
裏面露光により前記ゲート電極にセルフアライメントさ
れたチャネル保護膜を形成し、その上面の前記チャネル
保護膜を跨ぐ所定の箇所に所期のチャネル幅と同じ幅と
されたシリサイド化可能な金属からなる電極形成用導電
膜を形成し、該電極形成用導電膜をマスクとして前記チ
ャネル保護膜および前記半導体薄膜をエッチングするこ
とによりデバイスエリアを形成し、この後、上面の所定
の箇所に上部ソース電極および上部ドレイン電極を形成
し、該上部ソース電極および上部ドレイン電極をマスク
として前記電極形成用導電膜のチャネル保護膜上および
その付近の部分を除去して、下部ソース電極および下部
ドレイン電極を形成することを特徴とする薄膜トランジ
スタの製造方法。 - 【請求項４】 前記上部ソース電極および前記上部ドレ
イン電極はアルミニウム系金属により形成することを特
徴とする請求項３記載の薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188194A JP3134665B2 (ja) | 1994-04-28 | 1994-04-28 | 薄膜トランジスタおよびその製造方法 |
| US08/425,894 US5545576A (en) | 1994-04-28 | 1995-04-21 | Method for manufacturing a thin film transistor panel |
| US08/561,045 US5736436A (en) | 1994-04-28 | 1995-11-20 | Method of making a thin film transistor panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188194A JP3134665B2 (ja) | 1994-04-28 | 1994-04-28 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302910A JPH07302910A (ja) | 1995-11-14 |
| JP3134665B2 true JP3134665B2 (ja) | 2001-02-13 |
Family
ID=14572497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11188194A Expired - Lifetime JP3134665B2 (ja) | 1994-04-28 | 1994-04-28 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134665B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101032027B (zh) * | 2004-09-02 | 2010-10-13 | 卡西欧计算机株式会社 | 薄膜晶体管及其制造方法 |
-
1994
- 1994-04-28 JP JP11188194A patent/JP3134665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07302910A (ja) | 1995-11-14 |
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