JP2002313808A - ゲートオーバーラップ型ｌｄｄポリシリコン薄膜トランジスタ - Google Patents
ゲートオーバーラップ型ｌｄｄポリシリコン薄膜トランジスタInfo
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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-
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Abstract
(57)【要約】 （修正有）
【課題】ゲートオーバーラップ型LDD ポリシリコンTFT
を提供する。 【解決手段】ゲートオーバーラップ型LDD ポリシリコン
TFT は、透明絶縁基板３０と、前記透明絶縁基板上に形
成されたポリシリコン層と、前記ポリシリコン層に形成
されたゲート絶縁層４０と、からなる。ポリシリコン
層は、チャネル領域３８、前記チャ ネル領域周辺のLD
D 構造３６、前記LDD 構造周辺のソース／ドレイン領域
３４とを備える。第一ゲート層４２は前記ゲート絶縁層
にパターン形成され、前記チャネル領域上に位置する。
第二ゲート層４６は前記第一ゲート層にパターン形成さ
れ、延伸して前記ゲート絶縁層４０の所定領域を被覆
し、その下の前記LDD 構造３６を被覆する。
を提供する。 【解決手段】ゲートオーバーラップ型LDD ポリシリコン
TFT は、透明絶縁基板３０と、前記透明絶縁基板上に形
成されたポリシリコン層と、前記ポリシリコン層に形成
されたゲート絶縁層４０と、からなる。ポリシリコン
層は、チャネル領域３８、前記チャ ネル領域周辺のLD
D 構造３６、前記LDD 構造周辺のソース／ドレイン領域
３４とを備える。第一ゲート層４２は前記ゲート絶縁層
にパターン形成され、前記チャネル領域上に位置する。
第二ゲート層４６は前記第一ゲート層にパターン形成さ
れ、延伸して前記ゲート絶縁層４０の所定領域を被覆
し、その下の前記LDD 構造３６を被覆する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ポリシリコン薄膜
トランジスタ（polysilicon thin film transisto
r）に関するもので、特に、ゲートオーバーラップ型（g
ate−overlapped）LDD （lightly doped drain ）
ポリシリコン薄膜トランジスタに関するものである。
トランジスタ（polysilicon thin film transisto
r）に関するもので、特に、ゲートオーバーラップ型（g
ate−overlapped）LDD （lightly doped drain ）
ポリシリコン薄膜トランジスタに関するものである。
【０００２】
【従来の技術】液晶ディスプレイに用いられ、スイッチ
素子となる薄膜トランジスタTFT は、アモルファスTFT
（amorphous TFT ）とポリシリコンTFT （polysilico
n TFT ）とに 分類される。ポリシリコンTFT はキャ
リアの移動度（high carriermobility）が高く、駆動
回路の高集積化が図れ、またリーク電流が小さいので、
一般に高速動作の回路や、大型のLCD に適用されてい
る。
素子となる薄膜トランジスタTFT は、アモルファスTFT
（amorphous TFT ）とポリシリコンTFT （polysilico
n TFT ）とに 分類される。ポリシリコンTFT はキャ
リアの移動度（high carriermobility）が高く、駆動
回路の高集積化が図れ、またリーク電流が小さいので、
一般に高速動作の回路や、大型のLCD に適用されてい
る。
【０００３】公知のゲートオーバーラップ型ポリシリコ
ンTFT は優れたチャネル制御能力を備えているが、ドレ
イン近傍の空乏領域でリーク電流が生じる。この問題を
解決す るために、LDD 構造がポリシリコンTFT に用い
られて、リーク電流を減少させる。しかし、LDD 構造は
ソース及びドレインの直列抵抗を増加させるため、オン
電流（On−current ）が少なくなり、ポリシリコンTFT
の動作速度を低下させる。最近のゲートオーバーラップ
型LDD ポリシリコンTFT は、オン電流を犠牲にすること
なくリーク電流を減少させ、ゲートオーバーラップ型LD
D ポリシリコンTFT とLDD ポリシリコンTFT のそれぞれ
の長所を保有している。
ンTFT は優れたチャネル制御能力を備えているが、ドレ
イン近傍の空乏領域でリーク電流が生じる。この問題を
解決す るために、LDD 構造がポリシリコンTFT に用い
られて、リーク電流を減少させる。しかし、LDD 構造は
ソース及びドレインの直列抵抗を増加させるため、オン
電流（On−current ）が少なくなり、ポリシリコンTFT
の動作速度を低下させる。最近のゲートオーバーラップ
型LDD ポリシリコンTFT は、オン電流を犠牲にすること
なくリーク電流を減少させ、ゲートオーバーラップ型LD
D ポリシリコンTFT とLDD ポリシリコンTFT のそれぞれ
の長所を保有している。
【０００４】図１は公知技術によるゲートオーバーラッ
プ型LDD ポリシリコンTFT の断面図で ある。ゲートオ
ーバーラップ型LDD ポリシリコンTFT は、透明絶縁基板
（transparent insulating substrate ）１０と、前
記透明絶縁基板１０上に形成されたポリシリコン層（po
lysilicon layer ）１２と、前記ポリシリコン層１２
上の所定領域に形成されたゲート絶縁層（gate insula
ting layer ）２０と、前記ゲート絶縁層２０上に形成
されたゲート層（gate layer ）２２と、前記ポリシリ
コン層１２及び前記ゲート層２２の上に形成された誘電
層（dielectriclayer ）２４とにより構成される。
プ型LDD ポリシリコンTFT の断面図で ある。ゲートオ
ーバーラップ型LDD ポリシリコンTFT は、透明絶縁基板
（transparent insulating substrate ）１０と、前
記透明絶縁基板１０上に形成されたポリシリコン層（po
lysilicon layer ）１２と、前記ポリシリコン層１２
上の所定領域に形成されたゲート絶縁層（gate insula
ting layer ）２０と、前記ゲート絶縁層２０上に形成
されたゲート層（gate layer ）２２と、前記ポリシリ
コン層１２及び前記ゲート層２２の上に形成された誘電
層（dielectriclayer ）２４とにより構成される。
【０００５】前記ポリシリコン層１２は前記ゲート層２
２周辺のLDD 構造１６、前記LDD 構造 周辺のソース／
ドレイン領域１４、前記ゲート層の下方にあるチャネル
１８を備えている。また、サブゲート層（sub −gate
layer ）２６は前記誘電層２４の開口部を介して前記ゲ
ート層２２と電気的に接続されているとともに、延伸し
て前記LDD 構造１６と前記ソース／ドレイン領域１４上
の誘電層２４の一部を被覆する。さらに、ソース／ドレ
イン電極２８は前記誘電層２４の開口部を介して前記ソ
ース／ドレイン領域１４と電気的に接続する。
２周辺のLDD 構造１６、前記LDD 構造 周辺のソース／
ドレイン領域１４、前記ゲート層の下方にあるチャネル
１８を備えている。また、サブゲート層（sub −gate
layer ）２６は前記誘電層２４の開口部を介して前記ゲ
ート層２２と電気的に接続されているとともに、延伸し
て前記LDD 構造１６と前記ソース／ドレイン領域１４上
の誘電層２４の一部を被覆する。さらに、ソース／ドレ
イン電極２８は前記誘電層２４の開口部を介して前記ソ
ース／ドレイン領域１４と電気的に接続する。
【０００６】ところで、ゲートオーバーラップ型LDD ポ
リシリコンTFT の製造においては、ソース／ドレイン領
域１４とLDD 構造１６を別々に形成するため、余分なフ
ォトマスクが必要である。また、イオン注入が自己整合
的に行われないため、所定の位置に正確に形成できな
い。更に、サブゲート層２６をパターニングする時、露
光技術の限界から、サブゲート層２６がLDD 構造１６を
オーバーラップするように延伸するという保証はない。
リシリコンTFT の製造においては、ソース／ドレイン領
域１４とLDD 構造１６を別々に形成するため、余分なフ
ォトマスクが必要である。また、イオン注入が自己整合
的に行われないため、所定の位置に正確に形成できな
い。更に、サブゲート層２６をパターニングする時、露
光技術の限界から、サブゲート層２６がLDD 構造１６を
オーバーラップするように延伸するという保証はない。
【０００７】そこで、このようなソース／ドレイン領域
１４、LDD 構造１６、サブゲート層２６のアライメント
問題を解決することが必要となる。
１４、LDD 構造１６、サブゲート層２６のアライメント
問題を解決することが必要となる。
【０００８】
【発明が解決しようとする課題】本発明は、ゲートオー
バーラップ型LDD ポリシリコンTFT 及びその形成方法を
提供し、オン電流を犠牲にすることなくリーク電流を減
少させ、かつソース／ドレイン領域、LDD 構造、サブゲ
ート層を正確に配置することを目的とする。
バーラップ型LDD ポリシリコンTFT 及びその形成方法を
提供し、オン電流を犠牲にすることなくリーク電流を減
少させ、かつソース／ドレイン領域、LDD 構造、サブゲ
ート層を正確に配置することを目的とする。
【０００９】
【課題を解決するための手段】ゲートオーバーラップ型
LDD ポリシリコンTFT は、透明絶縁基板と、前記透明絶
縁基板上に形成されたポリシリコン層と、前記ポリシリ
コン層に形成されたゲー ト絶縁層とを有する。ポリシ
リコン層は、チャネル領域、前記チャネル領域周辺のLD
D 構造、前記LDD 構造周辺のソース／ドレイン領域を備
える。第一ゲート層は前記ゲート絶縁層上あり、前記チ
ャネル領域上に位置する。第二ゲート層は前記第一ゲー
ト層上にあり、また前記ゲート絶縁層上の所定領域に延
伸して前記LDD 構造を被覆している。
LDD ポリシリコンTFT は、透明絶縁基板と、前記透明絶
縁基板上に形成されたポリシリコン層と、前記ポリシリ
コン層に形成されたゲー ト絶縁層とを有する。ポリシ
リコン層は、チャネル領域、前記チャネル領域周辺のLD
D 構造、前記LDD 構造周辺のソース／ドレイン領域を備
える。第一ゲート層は前記ゲート絶縁層上あり、前記チ
ャネル領域上に位置する。第二ゲート層は前記第一ゲー
ト層上にあり、また前記ゲート絶縁層上の所定領域に延
伸して前記LDD 構造を被覆している。
【００１０】また、本発明はゲートオーバーラップ型LD
D ポリシリコンTFT の形成方法を提供する。透明絶縁基
板は、ポリシリコン層と、前記ポリシリコン層に形成さ
れたゲート絶縁層と、前記ゲート絶縁層に形成された第
一ゲート層とを備える。第一イオン注入工程が施され
て、前記第一ゲート層周辺の前記ポリシリコン層上に軽
ドープ領域を形成する。その後、第二ゲート層が前記第
一ゲート層に形成され、前記第二ゲート層は延伸して、
前記軽ドープ領域上の前記ゲート絶縁層の所定領域を被
覆 する。次に、第二イオン注入工程が施されて、前記
第二ゲート層周辺の前記軽ド ープ領域上に重ドープ領
域を形成する。
D ポリシリコンTFT の形成方法を提供する。透明絶縁基
板は、ポリシリコン層と、前記ポリシリコン層に形成さ
れたゲート絶縁層と、前記ゲート絶縁層に形成された第
一ゲート層とを備える。第一イオン注入工程が施され
て、前記第一ゲート層周辺の前記ポリシリコン層上に軽
ドープ領域を形成する。その後、第二ゲート層が前記第
一ゲート層に形成され、前記第二ゲート層は延伸して、
前記軽ドープ領域上の前記ゲート絶縁層の所定領域を被
覆 する。次に、第二イオン注入工程が施されて、前記
第二ゲート層周辺の前記軽ド ープ領域上に重ドープ領
域を形成する。
【００１１】本発明は、ゲートオーバーラップ型LDD ポ
リシリコンTFT を提供し、オン電流を 犠牲にすること
なく、リーク電流を減少させることを目的とする。
リシリコンTFT を提供し、オン電流を 犠牲にすること
なく、リーク電流を減少させることを目的とする。
【００１２】本発明は、ソース／ドレイン領域、LDD 構
造、第二ゲート層を正確に配置することをもう一つの目
的とする。
造、第二ゲート層を正確に配置することをもう一つの目
的とする。
【００１３】本発明は、第二ゲート層を提供し、第一ゲ
ート４２を保護して確実性を高めることを更なる目的と
する。
ート４２を保護して確実性を高めることを更なる目的と
する。
【００１４】本発明はゲートオーバーラップ型LDD ポリ
シリコンTFT の製造方法を容易にする ことを更なる目
的とする。
シリコンTFT の製造方法を容易にする ことを更なる目
的とする。
【００１５】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
び長所をより一層明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
【００１６】図２は本発明によるゲートオーバーラップ
型LDD ポリシリコンTFT の断面図であ る。ゲートオー
バーラップ型LDD ポリシリコンTFT は、ガラス基板３０
と前記ガラ ス基板３０に形成されたポリシリコン層と
を備える。NMOS TFT の製造の一例において、ポリシリ
コン層は、チャネル領域３８、前記チャネル領域３８周
辺のLDD 構造３６（N - 拡散領域）、前記LDD 構造３６
周辺のソース／ドレイン領域３４（N + 拡散領域）とを
備えている。
型LDD ポリシリコンTFT の断面図であ る。ゲートオー
バーラップ型LDD ポリシリコンTFT は、ガラス基板３０
と前記ガラ ス基板３０に形成されたポリシリコン層と
を備える。NMOS TFT の製造の一例において、ポリシリ
コン層は、チャネル領域３８、前記チャネル領域３８周
辺のLDD 構造３６（N - 拡散領域）、前記LDD 構造３６
周辺のソース／ドレイン領域３４（N + 拡散領域）とを
備えている。
【００１７】更に、ゲート絶縁層４０は前記ポリシリコ
ン層上に形成され、第一ゲート層４２は前記ゲート絶縁
層４０に形成され、前記チャネル領域３８の上方に位置
している。
ン層上に形成され、第一ゲート層４２は前記ゲート絶縁
層４０に形成され、前記チャネル領域３８の上方に位置
している。
【００１８】第二ゲート層４６は第一ゲート層４２の上
にあり、さらに前記ゲート絶縁層４０の所定領域まで延
伸して前記LDD 構造を被覆している。好ましい具体例で
は、前記第一ゲート層４２は抵抗の小さい導電材料を用
い、第二ゲート層４６は抵抗が大きい導電材料を用い
る。第二ゲート層４６は抵抗が大きいため、オーバーラ
ップしている部分で形成されるカップリング容量（coup
ling capacitance ）は小さい。更に、第二ゲート層４
６は第一ゲート層４２を保護する。
にあり、さらに前記ゲート絶縁層４０の所定領域まで延
伸して前記LDD 構造を被覆している。好ましい具体例で
は、前記第一ゲート層４２は抵抗の小さい導電材料を用
い、第二ゲート層４６は抵抗が大きい導電材料を用い
る。第二ゲート層４６は抵抗が大きいため、オーバーラ
ップしている部分で形成されるカップリング容量（coup
ling capacitance ）は小さい。更に、第二ゲート層４
６は第一ゲート層４２を保護する。
【００１９】これにより、ゲート電極の選択性が増すと
ともに、信頼性が向上する。
ともに、信頼性が向上する。
【００２０】図３および図４は、図２のゲートオーバー
ラップ型LDD ポリシリコンTFT の形成方法を説明する図
である。
ラップ型LDD ポリシリコンTFT の形成方法を説明する図
である。
【００２１】図３(a) で示されるように、ポリシリコン
層は前記基板３０の所定領域に形成され、次いで前記ゲ
ート絶縁層４０と前記第一ゲート層４２がポリシリコン
層に順次堆積される。第一ゲート層４２は、Cr、MoW 、
Al、Ta等の導電金属、又はこれらの金属の合金である。
その後、露光技術とエッチングにより、第一ゲート層４
２はパターン形成される。次に、ゲート層４２をマスク
として、第一イオン打ち込み工程により、N - 拡散領域
３５が前記ゲート層４２周辺のポリシリコン層に形成さ
れる。ゲート層４２下のドープされないポリシリコン層
の領域はチャネル領域３８となる。
層は前記基板３０の所定領域に形成され、次いで前記ゲ
ート絶縁層４０と前記第一ゲート層４２がポリシリコン
層に順次堆積される。第一ゲート層４２は、Cr、MoW 、
Al、Ta等の導電金属、又はこれらの金属の合金である。
その後、露光技術とエッチングにより、第一ゲート層４
２はパターン形成される。次に、ゲート層４２をマスク
として、第一イオン打ち込み工程により、N - 拡散領域
３５が前記ゲート層４２周辺のポリシリコン層に形成さ
れる。ゲート層４２下のドープされないポリシリコン層
の領域はチャネル領域３８となる。
【００２２】次に、図３(b) で示されるように、前記第
二ゲート層４６は前記基板３０の全表面に堆積して、第
一ゲート層４２とゲート絶縁層４０を被覆する。ここで
第二ゲート層４６はポリシリコン、アモルファスシリコ
ン又は導電金属が用いられる。その後、パターニングさ
れたフォトレジスト層４８は前記第二ゲート層４６上に
形成されてN - 拡散領域３５の一部分を被覆する。
二ゲート層４６は前記基板３０の全表面に堆積して、第
一ゲート層４２とゲート絶縁層４０を被覆する。ここで
第二ゲート層４６はポリシリコン、アモルファスシリコ
ン又は導電金属が用いられる。その後、パターニングさ
れたフォトレジスト層４８は前記第二ゲート層４６上に
形成されてN - 拡散領域３５の一部分を被覆する。
【００２３】次に、図４(a) で示されるように、前記第
二ゲート層４６は、フォトレジスト層４８をマスクとし
てエッチングされ、てパターン形成される。これは、次
のイオン注入工程において、LDD 構造の位置を画定す
る。第二ゲート層４６のパターン形成後、フォトレジス
ト層４８は除去される。
二ゲート層４６は、フォトレジスト層４８をマスクとし
てエッチングされ、てパターン形成される。これは、次
のイオン注入工程において、LDD 構造の位置を画定す
る。第二ゲート層４６のパターン形成後、フォトレジス
ト層４８は除去される。
【００２４】その後、図４(b) で示されるように、第二
イオン注入工程において、前記第二ゲート層４６をマス
クとしてイオン注入され、前記第二ゲート層４６に被覆
されない N- 拡散領域３５にN + 拡散領域３４が形成さ
れる。これにより、N + 拡散領域３４はソース／ドレイ
ン領域３４に、N - 拡散領域３５の残り部分はLDD 構造
となる。
イオン注入工程において、前記第二ゲート層４６をマス
クとしてイオン注入され、前記第二ゲート層４６に被覆
されない N- 拡散領域３５にN + 拡散領域３４が形成さ
れる。これにより、N + 拡散領域３４はソース／ドレイ
ン領域３４に、N - 拡散領域３５の残り部分はLDD 構造
となる。
【００２５】注目すべきことは、ポリシリコン又はアモ
ルファスシリコン等の不導電材料が前記第二ゲート層４
６の形成に用いられる場合、第二イオン注入工程のイオ
ン注入により、第二ゲート層４６は導電材料になる。
ルファスシリコン等の不導電材料が前記第二ゲート層４
６の形成に用いられる場合、第二イオン注入工程のイオ
ン注入により、第二ゲート層４６は導電材料になる。
【００２６】公知のゲートオーバーラップ型LDD ポリシ
リコンTFT と比較して、本発明によれば、パターン形成
したフォトレジスト層４８を用いて、第二ゲート層４６
を画定し、更に、第二ゲート層４６をマスクとして、ソ
ース／ゲート領域３４とLDD構造３６を画定する。これ
により、第二ゲート層４６は確実にLDD 構造３６を被覆
することができる。また、第二ゲート層４６は第一ゲー
ト層４２を保護するので、信頼性の向上を図ることがで
きる。更に、ゲートオーバーラップ型LDD ポリシリコン
TFT の形成が容易となる。
リコンTFT と比較して、本発明によれば、パターン形成
したフォトレジスト層４８を用いて、第二ゲート層４６
を画定し、更に、第二ゲート層４６をマスクとして、ソ
ース／ゲート領域３４とLDD構造３６を画定する。これ
により、第二ゲート層４６は確実にLDD 構造３６を被覆
することができる。また、第二ゲート層４６は第一ゲー
ト層４２を保護するので、信頼性の向上を図ることがで
きる。更に、ゲートオーバーラップ型LDD ポリシリコン
TFT の形成が容易となる。
【００２７】本発明では好ましい実施の形態を前述の通
り開示したが、これらは決して本発明を限定するもので
はなく、当該技術を熟知する者なら誰でも、本発明の精
神を脱しない範囲内で各種の変更等を加えることがで
き、これらは本発明の保護範囲に含まれるものであり、
特許請求の範囲で指定した内容を基準とする。
り開示したが、これらは決して本発明を限定するもので
はなく、当該技術を熟知する者なら誰でも、本発明の精
神を脱しない範囲内で各種の変更等を加えることがで
き、これらは本発明の保護範囲に含まれるものであり、
特許請求の範囲で指定した内容を基準とする。
【００２８】
【発明の効果】オン電流を犠牲にすることなくリーク電
流を減少させることができる。また、ソース／ドレイン
領域、LDD 構造、サブゲート層を正確に配置することが
できる。
流を減少させることができる。また、ソース／ドレイン
領域、LDD 構造、サブゲート層を正確に配置することが
できる。
【図１】公知技術によるゲートオーバーラップ型LDD ポ
リシリコンTFT の断面 図である。
リシリコンTFT の断面 図である。
【図２】本発明によるゲートオーバーラップ型LDD ポリ
シリコンTFT の断面図 である。
シリコンTFT の断面図 である。
【図３】図２によるゲートオーバーラップLDD ポリシリ
コンTFT の形成方法を示す図（その１）である。
コンTFT の形成方法を示す図（その１）である。
【図４】図２によるゲートオーバーラップLDD ポリシリ
コンTFT の形成方法を示す図（その２）である。
コンTFT の形成方法を示す図（その２）である。
３０…基板、３４…ソース／ドレイン領域、３５…N -
軽ドープ領域、３６…LDD 構造、３８…チャネル領域、
４０…ゲート絶縁層、４２…第一ゲート層、４６…第二
ゲート層、４８…フォトレジスト層。
軽ドープ領域、３６…LDD 構造、３８…チャネル領域、
４０…ゲート絶縁層、４２…第一ゲート層、４６…第二
ゲート層、４８…フォトレジスト層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA08 AA09 BB02 BB13 BB16 BB17 BB18 BB39 CC01 CC05 DD02 DD63 DD81 DD91 EE03 FF13 GG09 HH20 5F110 AA01 AA06 AA16 BB01 CC02 DD02 EE03 EE04 EE06 EE08 EE09 EE14 EE23 EE32 GG02 GG13 GG36 HJ13 HL08 HM15 QQ08
Claims (10)
- 【請求項１】透明絶縁基板と、 前記透明絶縁基板上に形成され、チャネル領域と前記チ
ャネル領域周辺のLDD構造と前記LDD 構造周辺のソース
／ドレイン領域とを備えるポリシリコン層と、 前記ポリシリコンに形成されたゲート絶縁層と、 前記ゲート絶縁層にパターンされ、前記チャネル領域上
に位置する第一ゲート層と、 前記第一ゲート層にパターンされ、延伸し、前記LDD 構
造を被覆する前記ゲート層の所定領域を被覆する第二ゲ
ート層と、を有することを特徴とするゲートオーバーラ
ップ型LDD ポリシリコン薄膜トランジスタ。 - 【請求項２】前記透明絶縁基板はガラス材からなること
を特徴とする請求項１に記載のゲートオーバーラップ型
LDD ポリシリコン薄膜トランジスタ。 - 【請求項３】前記LDD 構造のドープ濃度は前記ソース／
ドレイン領域のドープ濃度より小さいことを特徴とする
請求項１に記載のゲートオーバーラップ型LDD ポリシリ
コン薄膜トランジスタ。 - 【請求項４】前記第一ゲート層は導電材料であることを
特徴とする請求項１に記載のゲートオーバーラップ型LD
D ポリシリコン薄膜トランジスタ。 - 【請求項５】前記第二ゲート層はドープポリシリコン、
アモルファスシリコン又は金属であることを特徴とする
請求項１に記載のゲートオーバーラップ型LD D ポリシ
リコン薄膜トランジスタ。 - 【請求項６】ポリシリコン層と前記ポリシリコン層に形
成されたゲート絶縁層と前記ゲート絶縁層にパターンさ
れた第一ゲート層とを備える透明絶縁基板を提供する工
程（ａ）と、 第一イオン注入工程により、軽ドープ領域を前記第一ゲ
ート層周辺の前記ポリシリコン層に形成する工程（ｂ）
と、 前記第一ゲート層上に第二ゲート層を形成し、前記第二
ゲート層が延伸し、前記軽ドープ領域上の前記ゲート絶
縁層の所定領域を被覆する工程（ｃ）と、 第二イオン注入工程により、前記第二ゲート層周辺の前
記軽ドープ領域に重ドープ領域を形成する工程（ｄ）
と、を有することを特徴とするゲートオーバーラップ型
LDD ポリシリコン薄膜トランジスタの形成方法。 - 【請求項７】前記第一ゲート層は導電材料からなること
を特徴とする請求項６に記載の方法。 - 【請求項８】前記第一ゲート層に被覆される前記ポリシ
リコン層はチャネル領域となることを特徴とする請求項
６に記載の方法。 - 【請求項９】前記重ドープ領域はソース／ドレイン領域
となることを特徴とする請求項６に記載の方法。 - 【請求項１０】前記軽ドープ領域はLDD 構造となること
を特徴とする請求６項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW90108724 | 2001-04-10 | ||
| TW090108724A TW480732B (en) | 2001-04-10 | 2001-04-10 | Polysilicon thin film transistor having gate-overlapped lightly doped drain |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313808A true JP2002313808A (ja) | 2002-10-25 |
Family
ID=21677923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002014339A Pending JP2002313808A (ja) | 2001-04-10 | 2002-01-23 | ゲートオーバーラップ型ｌｄｄポリシリコン薄膜トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020145141A1 (ja) |
| JP (1) | JP2002313808A (ja) |
| TW (1) | TW480732B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190027408A (ko) * | 2017-09-06 | 2019-03-15 | 삼성디스플레이 주식회사 | 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| KR100635048B1 (ko) * | 2003-11-25 | 2006-10-17 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치 |
| KR101131793B1 (ko) * | 2005-05-31 | 2012-03-30 | 삼성전자주식회사 | 폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 |
| KR102173707B1 (ko) * | 2013-05-31 | 2020-11-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치 |
| WO2017065199A1 (ja) * | 2015-10-14 | 2017-04-20 | シャープ株式会社 | 半導体装置およびその製造方法 |
| TWI759751B (zh) * | 2020-05-29 | 2022-04-01 | 逢甲大學 | 短通道複晶矽薄膜電晶體及其方法 |
-
2001
- 2001-04-10 TW TW090108724A patent/TW480732B/zh not_active IP Right Cessation
- 2001-06-26 US US09/892,232 patent/US20020145141A1/en not_active Abandoned
-
2002
- 2002-01-23 JP JP2002014339A patent/JP2002313808A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190027408A (ko) * | 2017-09-06 | 2019-03-15 | 삼성디스플레이 주식회사 | 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 |
| KR102486878B1 (ko) * | 2017-09-06 | 2023-01-11 | 삼성디스플레이 주식회사 | 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW480732B (en) | 2002-03-21 |
| US20020145141A1 (en) | 2002-10-10 |
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