KR20190027408A - 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 - Google Patents

박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 Download PDF

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KR20190027408A
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Abstract

본 발명의 일 실시예는 박막트랜지스터와, 제1 스토리지 전극 및 제2 스토리지 전극을 포함하는 커패시터를 포함하는 표시 장치에 있어서, 상기 박막트랜지스터는, 기판; 상기 기판 상에 배치되며, 도펀트가 도핑된 복수의 BG(Bridged Grain) 라인과 복수의 반도체 라인이 교차 배치되는 채널영역, 상기 채널 영역 양측에 배치된 소스 영역, 및 드레인 영역을 포함하는 반도체층; 및 상기 반도체층과 제1 게이트 절연막을 사이에 두고 중첩 배치되는 게이트 전극;을 포함하고, 상기 게이트 전극은 상기 복수의 반도체 라인 각각에 대응하여 배치된 복수의 제1 게이트 전극, 및 상기 복수의 제1 게이트 전극을 덮는 제2 게이트 전극을 포함하는, 표시장치를 개시한다.

Description

박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법 {Display apparatus including thin film transitor and method of manufacturing the same}
본 발명의 실시예들은 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
박막트랜지스터(TFT: thin film transistor)는 절연성 지지 기판 위에 반도체 박막이 형성된 트랜지스터로 게이트, 드레인, 소오스의 세 단자를 갖는다. 게이트에 인가하는 전압을 조절하여 소오스와 드레인 사이에 흐르는 전류를 온 또는 오프 상태로 만들어서 스위칭 동작을 한다. 박막트랜지스터는 센서, 기억 소자, 광 소자, 표시 장치의 화소 스위칭 소자 또는 구동 소자 등 다양한 분야에 사용된다.
표시 장치는 데이터를 시각적으로 표시하는 장치로, 박막트랜지스터를 포함하는 복수의 화소를 구비한다. 표시 장치의 고성능화, 고해상도화의 요구에 따라, 박막트랜지스터의 고성능화도 요구되고 있다.
본 발명의 실시예들은 우수한 성능을 가지면서도 공정 단계 및 공정 시간을 줄일 수 있는 박막트랜지스터를 포함하는 표시 장치 및 그 제조 방법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는 박막트랜지스터와, 제1 스토리지 전극 및 제2 스토리지 전극을 포함하는 커패시터를 포함하는 표시 장치에 있어서, 상기 박막트랜지스터는, 기판; 상기 기판 상에 배치되며, 도펀트가 도핑된 복수의 BG(Bridged Grain) 라인과 복수의 반도체 라인이 교차 배치되는 채널영역, 상기 채널 영역 양측에 배치된 소스 영역, 및 드레인 영역을 포함하는 반도체층; 및 상기 반도체층과 제1 게이트 절연막을 사이에 두고 중첩 배치되는 게이트 전극;을 포함하고, 상기 게이트 전극은 상기 복수의 반도체 라인 각각에 대응하여 배치된 복수의 제1 게이트 전극, 및 상기 복수의 제1 게이트 전극을 덮는 제2 게이트 전극을 포함하는, 표시장치를 개시한다.
본 실시예에 있어서, 상기 복수의 제1 게이트 전극은 상기 제1 스토리지 전극과 동일 물질로 동일층에 구비되고, 상기 제2 게이트 전극은 상기 제2 스토리지 전극과 동일 물질로 구비될 수 있다.
본 실시예에 있어서, 상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 배치될 수 있다.
본 실시예에 있어서, 상기 복수의 반도체 라인은 비도핑되거나, 상기 복수의 BG 라인에 도핑된 도펀트와 다른 타입의 도펀트가 도핑될 수 있다.
본 실시예에 있어서, 상기 표시 장치는 스위칭 반도체층 및 스위칭 게이트 전극을 포함하는 스위칭 박막트랜지스터를 더 포함하며, 상기 스위칭 반도체층은 상기 반도체층과 서로 다른 층에 배치될 수 있다.
본 실시예에 있어서, 상기 박막트랜지스터는, 상기 제1 스토리지 전극을 덮는 제2 게이트 절연막;을 더 포함하며, 상기 제2 게이트 절연막은 상기 반도체층의 채널영역, 소스 영역, 및 드레인 영역에 대응하는 하나의 개구를 포함할 수 있다.
본 발명의 다른 실시예는, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층을 덮는 제1 게이트 절연막을 형성하는 단계; 상기 제1 게이트 절연막 상에 상기 반도체층과 중첩 배치되는 복수의 제1 게이트 전극을 형성하는 단계; 상기 복수의 제1 게이트 전극을 도핑 마스크로 하여 상기 반도체층에 도펀트를 주입하는 제1 도핑 공정을 수행하는 단계;, 상기 반도체층에 복수의 BG 라인을 형성하는 단계; 및 상기 복수의 제1 게이트 전극을 덮는 제2 게이트 전극을 형성하는 단계;를 포함하며, 상기 제1 도핑 공정에 의해서 상기 반도체층에 도펀트가 도핑된 복수의 BG 라인 및 상기 복수의 BG 라인 사이에 배치된 반도체 라인이 형성되는, 표시 장치의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 표시 장치는, 제1 스토리지 전극 및 제2 스토리지 전극을 포함하는 커패시터를 더 포함하며, 상기 제1 스토리지 전극은 상기 복수의 제1 게이트 전극과 동일한 공정 단계에서 형성되고, 상기 제2 스토리지 전극은 상기 제2 게이트 전극과 동일한 공정 단계에서 형성될 수 있다.
본 실시예에 있어서, 상기 제2 게이트 전극을 도핑 마스크로 하여, 상기 반도체층에 도펀트를 주입하여 상기 반도체층에 소스 영역 및 드레인 영역을 형성하는 제2 도핑 공정을 수행하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 형성될 수 있다.
본 실시예에 있어서, 상기 제1 도핑 공정에서 주입되는 도펀트와 상기 제2 도핑 공정에서 주입되는 도펀트는 같은 타입(type)일 수 있다.
본 실시예에 있어서, 상기 제2 게이트 전극을 덮도록 상기 기판 전면(全面)에 상면이 평탄한 제1 평탄화막을 형성하는 단계; 상기 제1 평탄화막 상에 스위칭 반도체층을 형성하는 단계; 상기 스위칭 반도체층을 덮도록 제2 게이트 절연막을 형성하는 단계; 상기 제2 게이트 절연막 상에 상기 스위칭 반도체층과 중첩 배치된 스위칭 게이트 전극을 형성하는 단계; 및 상기 스위칭 게이트 전극을 도핑 마스크로 하여, 상기 스위칭 반도체층에 소스 영역 및 드레인 영역을 형성하는 제3 도핑 공정을 수행하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 도핑 공정에서 주입되는 도펀트와 상기 제2 도핑 공정에서 주입되는 도펀트는 다른 타입(type)일 수 있다.
본 실시예에 있어서, 상기 스위칭 게이트 전극을 덮도록 상기 기판 전면(全面)에 상면이 평탄한 제2 평탄화막을 형성하는 단계; 및 상기 제2 평탄화막 상에 표시 소자를 형성하는 단계;를 더 포함할 수 있다.
본 발명에 따른 또 다른 실시예는, 기판; 상기 기판 상에 배치되며, 제1 반도체층 및 상기 기판과 상기 제1 반도체층 사이에 배치된 제1 게이트 전극을 포함하는 바텀(bottom) 게이트형 트랜지스터인 제1 박막트랜지스터; 상기 제1 반도체층과 다른 층에 배치된 제2 반도체층 및 상기 제2 반도체층 상에 중첩 배치된 제2 게이트 전극을 포함하는 탑(top) 게이트형 트랜지스터인 제2 박막트랜지스터; 및 상기 제1 반도체층의 채널 영역과 중첩 배치된 반도체 마스크층;을 포함하며, 상기 반도체 마스크층은 상기 제2 반도체층과 동일한 층에 배치되며, 상기 제1 반도체층의 채널 영역에는 도펀트가 도핑된 복수의 BG 라인이 구비된, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 반도체 마스크층은 복수의 돌기를 구비할 수 있다.
본 실시예에 있어서, 상기 복수의 돌기 사이의 간격은 약 0.2 um 내지 0.3 um 일 수 있다.
본 실시예에 있어서, 상기 제1 반도체층은 채널 영역 양측에 배치된 소스 영역 및 드레인 영역을 포함하며, 상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 배치될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층의 채널 영역에는 상기 복수의 BG 라인 사이에 배치된 반도체 라인이 구비되며, 상기 반도체 라인은 비도핑되거나, 상기 복수의 BG 라인에 도핑된 도펀트와 다른 타입의 도펀트가 도핑될 수 있다.
본 실시예에 있어서, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제1 평탄화막; 상기 제2 게이트 전극을 덮도록 상기 기판 전면(全面)에 배치된 제2 평탄화막; 및 상기 제2 평탄화막 상에 배치된 표시 소자;를 더 포함할 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 채널영역에 BG(Brigded Grain) 라인을 구비하는 박막트랜지스터를 포함하여 그 성능이 우수하며, 기존의 공정에 추가 공정 없이 BG 라인을 형성할 수 있어 공정 단계 및 공정 시간을 줄일 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 표시 장치가 포함하는 일 화소의 등가회로도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법과 구조를 설명하기 위한 도면이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법과 구조를 설명하기 위한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 장치는 기판(100)을 구비한다. 도 1에 도시된 것과 같이 본 실시예에 따른 표시 장치가 구비하는 기판(100)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다. 기판(100)의 디스플레이영역(DA)에는 복수의 화소(PX)가 구비되며, 복수의 화소(PX) 각각에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 표시소자들이 배치될 수 있다. 기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
도 2는 도 1의 표시 장치에 포함할 수 있는 일 화소의 등가회로도이다. 도 2에서는 화소가 유기발광소자를 포함하는 경우를 도시하고 있다.
도 2를 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함할 수 있다.
화소회로(PC)는 구동 박막트랜지스터(TFT1), 스위칭 박막트랜지스터(TFT2), 및 커패시터(CAP)를 포함한다. 스위칭 박막트랜지스터(TFT2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(TFT1)로 전달한다.
커패시터(CAP)는 스위칭 박막트랜지스터(TFT2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(TFT2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(TFT1)는 구동전압선(PL)과 커패시터(CAP)에 연결되며, 커패시터(CAP)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2에서 개시한 화소의 등가회로도는 하나의 예시일 뿐이며, 표시 장치의 포함될 수 있는 화소의 등가회로도는 다양하게 구비될 수 있다. 예컨대, 하나의 화소에는 3 내지 7개의 박막트랜지스터가 포함되거나 복수의 커패시터가 포함될 수도 있다.
본 발명의 실시예들에 따른 표시 장치는 채널 영역에 복수의 BG(Bridged Grain) 라인을 구비하는 박막트랜지스터를 포함하고 있다. BG 라인은 고농도로 도핑되어 전도성을 갖는 라인으로, 채널 영역에 흐르는 전류 방향에 수직으로 형성될 수 있다. 이러한, BG 라인에 의해서 박막트랜지스터의 채널영역에 임의로 형성되는 그레인에 의한 효과를 감소시켜, 박막트랜지스터의 누설전류를 감소시키고 핫 캐리어(hot carrier) 현상을 감소시킬 수 있다.
이하, 도 3 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 표시 장치(10)의 제조 방법 및 그 구조에 대해서 설명하기로 한다.
도 3을 참조하면, 먼저 기판(100) 상에 버퍼막(110), 구동 반도체층(211), 및 제1 게이트 절연막(120)을 형성한다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판(100)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(100)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
버퍼막(110)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼막(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 버퍼막(110)은 경우에 따라서 생략될 수 있다.
버퍼막(110)은 다양한 증착 공정을 통해서 형성될 수 있다. 예컨대, 버퍼막(110)은 CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
구동 반도체층(211)은 비정질 실리콘을 결정화하여 폴리 실리콘으로 형성할 수 있다. 상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 퍼니스 어닐링(furnace annealing)에 의해 수행될 수 있다. 그 다음, 상기 구동 반도체층(211)이 형성될 부분에 포토레지스트패턴을 형성 한 후, 습식 식각, 건식 식각 또는 이들의 조합을 이용한 식각을 통해서 구동 반도체층(211)을 형성한다.
그 다음, 구동 반도체층(211)을 덮는 제1 게이트 절연막(120)을 형성한다. 제1 게이트 절연막(120)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
도 4를 참조하면, 구동 반도체층(211)에 BG 라인(BGL)을 형성하기 위해서, 제1 게이트 전극(213g)을 도핑 마스크로 이용하여 구동 반도체층(211)에 도펀트를 주입한다.
먼저, 제1 게이트 절연막(120) 상에 구동 반도체층(211)과 중첩되도록 복수의 제1 게이트 전극(213g) 및 커패시터의 제1 스토리지 전극(C1)을 형성한다.
상기 제1 게이트 전극(213g) 및 제1 스토리지 전극(C1)을 형성하기 위해서 기판(100) 전면(全面)에 게이트 전극 물질층(미도시)를 형성한다. 상기 게이트 전극 물질층은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.
그 다음, 상기 게이트 전극 물질층 위에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 게이트 전극 물질층을 식각함으로써 제1 게이트 전극(213g) 및 제1 스토리지 전극(C1)을 형성할 수 있다.
제1 게이트 전극(213g) 및 제1 스토리지 전극(C1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 일부 실시예에서, 제1 게이트 전극(213g) 및 제1 스토리지 전극(C1)은 Ti/Cu, Ti/Al 등의 이중막으로 이루어질 수 있으며, 이 경우, Ti층은 하부에 배치되며, Cu층 또는 Al층 보다 얇게 형성되어, 배리어 기능을 할 수 있다.
그 다음, 제1 게이트 전극(213g)을 도핑 마스크로 이용하여, 구동 반도체층(211)에 도펀트를 주입하여 BG 라인을 형성하는 제1 도핑 공정을 수행한다.
도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등이 있으며, p형 도펀트로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 있다.
제1 도핑 공정은 BG 라인을 형성하는 것으로, BG 라인이 도전성을 가질 수 있도록 고농도의 도펀트를 주입할 수 있다. 예컨대, 제1 도핑 공정은 약 1E12 내지 1E13 ions/㎤ 농도의 도펀트를 주입할 수 있다.
상기 복수의 BG 라인의 형성에 의해서, BG 라인의 사이에 배치되는 반도체 라인(SGL)이 형성될 수 있다. 상기 반도체 라인(SGL)은 비도핑 영역 또는 BG 라인의 도펀트 타입과는 다른 타입의 도펀트가 저농도로 포함되는 영역일 수 있다. 예컨대, BG 라인은 고농도의 n형 도펀트가 포함될 수 있고, 반도체 라인(SGL)에는 저농도의 p형 도펀트가 포함될 수 있다. 이에 따라, BG 라인과 반도체 라인(SGL) 사이에는 n-p 접합이 형성될 수 있다.
도핑 마스크로 이용하는 제1 게이트 전극(213g)은 커패시터의 제1 스토리지 전극(C1)과 동일층에 배치되는 바, 제1 스토리지 전극(C1)과 동일 공정을 통해 형성될 수 있어 도핑 마스크를 형성하는 별도의 공정을 추가하지 않고 BG 라인(BGL)을 형성할 수 있다. 또한, 제1 게이트 전극(213g)은 게이트 전극의 일부로 이용될 수 있기에, 도핑 공정 후 도핑 마스크로 사용된 제1 게이트 전극(213g)을 제거하는 공정을 수행하지 않아도 된다.
도 5를 참조하면, 구동 반도체층(211)과 대응되는 영역에 개구(130h)를 구비한 제2 게이트 절연막(130)을 형성한다.
제2 게이트 절연막(130)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성한 후, 상기 구동 반도체층(211)과 대응되는 영역에 식각 공정을 통해서 개구(130h)를 형성한다.
도 6a를 참조하면, 복수의 제1 게이트 전극(213g)을 덮는 제2 게이트 전극(215g) 및 커패시터의 제2 스토리지 전극(C2)을 형성한다.
상가 제2 게이트 전극(215g) 및 제2 스토리지 전극(C2)를 형성하기 위해서, 제2 게이트 전극 물질층(미도시)을 기판(100)의 전면(全面)에 형성한다. 그 다음, 상기 제2 게이트 전극 물질층 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 제2 게이트 전극 물질층을 식각함에 따라서 제2 게이트 전극(215g) 및 제2 스토리지 전극(C2)을 형성할 수 있다.
제2 게이트 전극(215g) 및 제2 스토리지 전극(C2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다.
제2 게이트 전극(215g)은 복수의 제1 게이트 전극(213g)을 동시에 덮으면서 형성되며, 구동 반도체층(211)의 소스 영역(211s)와 드레인 영역(211d)와는 비중첩되도록 형성된다. 이에 따라, 제1 게이트 전극(213g) 및 제2 게이트 전극(215g)로 구비된 구동 게이트 전극(G1)이 완성된다.
제2 스토리지 전극(C2)는 제1 스토리지 전극(C1)과 제2 게이트 절연막(130)을 사이에 두고 중첩 배치되어 형성된다. 이에 따라, 제1 스토리지 전극(C1) 및 제2 스토리지 전극(C2)를 포함하는 커패시터(CAP)가 완성된다.
그 다음, 제2 게이트 전극(215g)을 도핑 마스크로 하여 구동 반도체층(211)에 도펀트를 주입하는 제2 도핑 공정을 수행한다. 제2 도핑 공정을 통해서 구동 반도체층(211)에 소스 영역(211s) 및 드레인 영역(211d)을 형성할 수 있다.
소스 영역(211s) 및 드레인 영역(211d)는 캐리어의 농도를 증가시켜 도전성화한 영역일 수 있다. 소스 영역(211s) 및 드레인 영역(211d)은 구동 반도체층(211)에 고농도의 n형 또는 p형 도펀트가 도핑되어 형성될 수 있다. 일부 실시예에서, 소스 영역(211s) 및 드레인 영역(211d)의 도펀트의 농도는 약 1E14 내지 1E15 ions/㎤의 범위일 수 있다.
제2 도핑 공정을 통해 주입되는 도펀트는 상기 BG 라인(BGL)에 포함된 도펀트와 동일한 타입일 수 있다. 예컨대, BG 라인(BGL), 소스 영역(211s), 및 드레인 영역(211d) 에는 모두 n형 도펀트가 도핑된 것일 수 있다. 또는, BG 라인(BGL), 소스 영역(211s), 및 드레인 영역(211d)에는 모두 p형 도펀트가 도핑된 것일 수 있다.
n형 도핑의 도펀트로는 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등이 사용될 수 있다. p형 도핑의 도펀트로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 사용될 수 있다.
도 6b는 BG 라인(BGL)이 형성된 구동 반도체층(211)을 개략적으로 도시한 평면도이다. 도 6b를 참조하면, BG 라인(BGL)은 채널영역에서 반도체 라인(SCL)과 교차 배치되고 있으며, 소스 영역(211s)와 드레인 영역(211d)를 잇는 선, 즉 전류에 흐름에 대해서 대략 수직으로 형성되고 있다. 이러한 BG 라인(BGL)의 형성에 의해서, 박막트랜지스터의 누설전류를 감소시키고 핫 캐리어(hot carrier) 현상을 감소시킬 수 있다.
한편, BG 라인(BGL)의 간격(g)은 약 0.2 um 이상 0.6 um 이하로 형성될 수 있다. 고온 공정이 진행되는 동안, 이온 주입된 도펀트들이 확산(lateral diffusion)되어 누설 전류 상승 및 소자 신뢰성이 열화되는 점을 막기 위해서 BG 라인들(BGL)의 간격은 0.2 um 이상으로 형성할 수 있다. 또한, 다결정 규소막의 그레인 크기에 준할 정도로 작은 간격을 유지해야 그레인 바운더리(grain boundary) 내에 존재하는 베리어(barrier)와 트랩(trap)들을 감소시켜 그레인 사이즈 효과(grain size effect)를 제거할 수 있는 바, BG 라인들(BGL)의 간격은 0.6 마이크로미터 이하로 형성할 수 있다.
BG 라인(BGL)은 제1 게이트 전극(213g)을 도핑 마스크로 이용하여 도핑된 것인 바, 제1 게이트 전극(213g)의 형상은 상기 반도체 라인(SCL)과 대응될 수 있다. 즉, 복수의 제1 게이트 전극(213g)은 서로 이격되며, 전류의 흐름에 대해서 수직으로 연장된 라인의 형상을 가질 수 있다.
그 다음, 도 7을 참조하면, 상기 기판(100)의 전면(全面)에 상기 제2 게이트 전극(215g) 및 커패시터(CAP)를 덮도록 제1 평탄화막(140)을 형성한다.
제1 평탄화막(140)은 구동 박막트랜지스터(TFT1)를 덮으며, 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 제1 평탄화막(140)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 또한, 제1 평탄화막(140)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다. 제1 평탄화막(140)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 제1 평탄화막(140)은 유기-무기 복합막으로 형성될 수도 있으며, 유기층과 무기층이 적층되어 구성될 수도 있다. 제1 평탄화막(140)을 형성한 후, 그 상면을 평탄하게 하기 위해서 그라인딩(grinding) 공정을 수행할 수 있다.
그 다음, 제1 평탄화막(140) 상에 스위칭 반도체층(217)을 형성한다. 스위칭 반도체층(217)은 비정질 실리콘을 결정화하여 폴리 실리콘으로 형성할 수 있다. 상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 퍼니스 어닐링(furnace annealing)에 의해 수행될 수 있다. 그 다음, 상기 스위칭 반도체층(217)이 형성될 부분에 포토레지스트패턴을 형성 한 후, 습식 식각, 건식 식각 또는 이들의 조합을 이용한 식각을 통해서 스위칭 반도체층(217)을 형성한다. 한편, 스위칭 반도체층(217)에 저농도의 도펀트를 주입하는 도핑 공정이 추가될 수 있다.
그 다음, 스위칭 반도체층(217)을 덮는 제3 게이트 절연막(150)을 형성한다. 제3 게이트 절연막(150)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
그 다음, 구동 반도체층(211)의 소스 영역(211s) 및 드레인 영역(211d)과 각각 연결되는 구동 소스 전극(S1) 및 구동 드레인 전극(D1), 스위칭 반도체층(217)과 중첩 배치되는 스위칭 게이트 전극(G2)를 형성한다.
상기 구동 소스 전극(S1) 및 구동 드레인 전극(D1) 각각은 상기 제3 게이트 절연막(150) 상에 배치되며, 상기 제3 게이트 절연막(150), 제1 평탄화막(140), 제2 게이트 절연막(130), 제1 게이트 절연막(120)을 관통하는 관통홀(CNT)을 통해서 구동 반도체층(211)의 소스 영역(211s) 및 드레인 영역(211d)에 연결될 수 있다.
상기 스위칭 게이트 전극(G2)은 상기 제3 게이트 절연막(150) 상에 배치되며, 상기 스위칭 반도체층(217)의 채널 영역(217a)이 형성될 부분과 중첩 배치된다.
구동 소스 전극(S1), 구동 드레인 전극(D1), 및 스위칭 게이트 전극(G2)은 동일층에 배치되며, 전도성이 좋은 도전 물질로 이루어진 단일막 또는 다층막으로 형성될 수 있다. 구동 소스 전극(S1), 구동 드레인 전극(D1), 및 스위칭 게이트 전극(G2)은 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다. 구동 소스 전극(S1), 구동 드레인 전극(D1), 및 스위칭 게이트 전극(G2)은 CVD 또는 ALD(atomic layer deposition)를 통해 금속물질층을 증착한 후, 식각 공정을 통해서 형성할 수 있다.
그 다음, 상기 스위칭 게이트 전극(G2)를 도핑 마스크로 하여 스위칭 반도체층(217)에 도펀트를 주입하여 소스 영역(217s)과 드레인 영역(217d)를 형성하는 제3 도핑 공정을 수행할 수 있다.
소스 영역(217s) 및 드레인 영역(217d)는 캐리어의 농도를 증가시켜 도전성화한 영역일 수 있다. 소스 영역(217s) 및 드레인 영역(217d)은 스위칭 반도체층(217)에 고농도의 n형 또는 p형 도펀트가 도핑되어 형성될 수 있다. 일부 실시예에서, 소스 영역(211s) 및 드레인 영역(211d)의 도펀트의 농도는 약 1E14 내지 1E15 ions/㎤의 범위일 수 있다.
스위칭 반도체층(217)의 소스 영역(217s) 및 드레인 영역(217d)에 주입되는 도펀트는 구동 반도체층(211)의 소스 영역(211s) 및 드레인 영역(211d)에 주입되는 도펀트와 다른 타입일 수 있다. 예컨대, 스위칭 반도체층(217)의 소스 영역(217s) 및 드레인 영역(217d)에 주입되는 도펀트는 P형 도펀트일 수 있으며, 구동 반도체층(211)의 소스 영역(211s) 및 드레인 영역(211d)에 주입되는 도펀트는 n형 도펀트일 수 있다. 이에 따라, 스위칭 박막트랜지스터(TFT2)는 pMOS 트랜지스터일 수 있으며, 구동 박막트랜지스터(TFT1)는 nMOS 트랜지스터일 수 있다.
그 다음, 도 8을 참조하면, 기판(100)의 전면(全面)에 스위칭 박막트랜지스터(TFT2)를 덮도록 제2 평탄화막(160)을 형성하고, 그 위에 유기발광소자(OLED)를 형성한다.
제2 평탄화막(160)은 스위칭 박막트랜지스터(TFT2)를 덮으며, 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 제2 평탄화막(160)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 또한, 제2 평탄화막(160)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다. 제2 평탄화막(160)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 제2 평탄화막(160)은 유기-무기 복합막으로 형성될 수도 있으며, 유기층과 무기층이 적층되어 구성될 수도 있다. 제2 평탄화막(160)을 형성한 후, 그 상면을 평탄하게 하기 위해서 그라인딩(grinding) 공정을 수행할 수 있다.
제2 평탄화막(160) 상에는, 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다. 화소전극(310)은 도 8에 도시된 것과 같이 제2 평탄화막(160)에 형성된 개구부를 통해 구동 소스 전극(S1), 및 구동 드레인 전극(D1) 중 어느 하나와 컨택하여 구동 박막트랜지스터(TFT1)와 연결된다. 도 8에 있어서, 화소전극(310)은 구동 드레인 전극(D1)과 연결되는 것으로 도시하고 있다.
화소전극(310)과 동일층에는 구동 전압선(PL), 데이터 라인(DL), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)이 배치될 수 있다. 구동 전압선(PL)은 구동 박막트랜지스터(TFT1)의 구동 소스 전극(S1)과 연결될 수 있으며, 데이터 라인(DL)은 스위칭 박막트랜지스터(TFT2)의 스위칭 소스 전극(S2)과 연결될 수 있다.
화소전극(310)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO 구조를 가질 수 있다.
구동 전압선(PL), 데이터 라인(DL), 스위칭 소스 전극(S2), 및/또는 스위칭 드레인 전극(D2)은 화소전극(310)과 동일층에 배치되어 동일물질로 동시에 형성될 수 있다.
제2 평탄화막(160) 상부에는 화소정의막(170)이 배치될 수 있다. 이 화소정의막(170)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 8에 도시된 바와 같은 경우, 화소정의막(170)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(170)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 유기발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 대향하며 배치된다. 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 즉, 화소전극(310)는 화소마다 패터닝될 수 있으며, 대향전극(330)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향전극(330)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
유기발광소자(OLED)의 화소전극(310)과 대향전극(330)에서 주입되는 정공과 전자는 중간층(320)의 발광층에서 결합하면서 빛이 발생할 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막봉지층(미도시) 또는 밀봉기판(미도시)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 그 밖에, 박막봉지층 또는 밀봉기판 상에는 편광층, 컬러필터층, 터치층 등이 더 배치될 수 있는 등 다양한 변형이 가능하다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 BG 라인을 구비한 트랜지스터를 채용하고 있어 우수한 성능을 가지며, BG 라인의 형성시 별도의 포토레지스트패턴의 형성을 하지 않아도 되는 바, 공정이 효율적으로 수행될 수 있다.
도 9a 내지 도 12는 본 발명의 다른 실시예에 의한 표시 장치(20)의 제조 방법 및 구조를 나타낸 도면이다.
표시 장치(20)는 제1 게이트 전극(G11)이 제1 반도체층(223)의 하부에 배치된 바텀(bottom) 게이트형 트랜지스터인 제1 박막트랜지스터(TFT11) 및 제2 게이트 전극(G22)가 제2 반도체층(225) 상부에 배치된 탑(top) 게이트형 트랜지스터인 제2 박막트랜지스터(TFT22)를 포함한다. 이 때, 제1 박막트랜지스터(TFT11) 및 제2 박막트랜지스터(TFT22)는 서로 적층되어 있으며, 제1 박막트랜지스터(TFT11)은 채널영역에 복수의 BG(Bridged Grain) 라인을 구비하고 있다.
먼저, 도 9를 참조하면, 기판(100) 상에 버퍼막(110), 제1 게이트 전극(G11), 제1 게이트 절연막(121)을 형성한다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재의 기판(100)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(100)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
버퍼막(110)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼막(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 버퍼막(110)은 경우에 따라서 생략될 수 있다.
버퍼막(110)은 다양한 증착 공정을 통해서 형성될 수 있다. 예컨대, 버퍼막(110)은 CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
그 다음, 버퍼막(110) 상에 제1 게이트 전극(G11)을 형성한다. 제1 게이트 전극(G11)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 금속물질층을 형성한 후, 식각 공정을 수행하여 형성될 수 있다.
제1 게이트 전극(G11)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함할 수 있으며, 단일막 또는 다층막으로 형성될 수 있다. 일부 실시예에서, 제1 게이트 전극(G11)은 Ti/Cu, Ti/Al 등의 이중막으로 이루어질 수 있으며, 이 경우, Ti층은 하부에 배치되며, Cu층 또는 Al층 보다 얇게 형성되어, 배리어 기능을 할 수 있다.
그 다음, 제1 게이트 전극(G11)을 덮도록 기판(100)의 전면(全面)에 제1 게이트 절연막(121)을 형성한다. 제1 게이트 절연막(121)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
그 다음, 제1 게이트 절연막(121) 상에 제1 게이트 전극(G11)과 중첩되도록 제1 반도체층(223)을 형성한다. 제1 반도체층(223)은 비정질 실리콘을 결정화하여 폴리 실리콘으로 형성할 수 있다. 상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 퍼니스 어닐링(furnace annealing)에 의해 수행될 수 있다. 그 다음, 상기 제1 반도체층(223)이 형성될 부분에 포토레지스트패턴을 형성 한 후, 습식 식각, 건식 식각 또는 이들의 조합을 이용한 식각을 통해서 제1 반도체층(223)을 형성한다.
그 다음, 제1 반도체층(223)을 덮도록 기판(100)의 전면(全面)에 제1 평탄화막(141)을 형성한다. 제1 평탄화막(141)은 제1 반도체층(223)을 덮으며, 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 제1 평탄화막(141)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 제1 평탄화막(141)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물로 형성될 수 있다. 이 경우, 제1 평탄화막(141)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 제1 평탄화막(141)은 유기-무기 복합막으로 형성될 수도 있으며, 유기층과 무기층이 적층되어 구성될 수도 있다. 제1 평탄화막(141)을 형성한 후, 그 상면을 평탄하게 하기 위해서 그라인딩(grinding) 공정을 수행할 수 있다.
그 다음, 제1 평탄화막(141) 상에 반도체 마스크층(225m) 및 제2 반도체층(225)을 형성한다. 상기 반도체 마스크층(225m) 및 제2 반도체층(225)은 비정질 실리콘을 결정화하여 폴리 실리콘으로 형성할 수 있다. 상기 결정화는 엑시머 레이저(Excimer laser)나 YAG 레이저를 이용한 레이저 어닐링(laser annealing) 또는 퍼니스 어닐링(furnace annealing)에 의해 수행될 수 있다. 그 다음, 상기 반도체 마스크층(225m) 및 제2 반도체층(225)이 형성될 부분에 포토레지스트패턴을 형성 한 후, 습식 식각, 건식 식각 또는 이들의 조합을 이용한 식각을 통해서 반도체 마스크층(225m) 및 제2 반도체층(225)을 형성한다.
반도체 마스크층(225m)은 제1 반도체층(223)의 채널 영역이 형성될 부분에 대응하여 형성될 수 있다. 반도체 마스크층(225m)은 복수의 돌기를 구비하며, 상기 돌기의 두께(h1)는 약 60 ~ 80nm 일 수 있으며, 상기 돌기와 돌기 사이 영역의 두께(h2)는 약 40 ~ 50nm 일 수 있다. 한편, 돌기와 돌기 사이의 간격(g1)은 약 0.2 um ~ 0.3 um 일 수 있다. 이와 같은 돌기의 높이 및 돌기들 사이의 간격은 결정화 공정시 레이저의 에너지 밀도(density) 및/또는 레이저 펄스의 피치(pitch)를 변경하여 조정할 수 있다.
도 9b 및 9c는 반도체층에 엑시머 레이저를 이용하여 돌기를 형성한 이미지를 나타낸다. 도 9b 및 9c를 참조하면, 돌기는 일 방향(x 방향)을 따라 일정한 간격(약 OLEDnm)으로 배열되는 것을 알 수 있다. 또한, 돌기는 상기 일 방향과 교차되는 방향(y 방향)을 따라서는 서로 이어지도록 일렬로 배열되는 것을 알 수 있다. 상기 간격 및 돌기의 높이는 레이저의 에너지 밀도(density) 및/또는 레이저 펄스의 피치(pitch)를 변경하여 조정할 수 있다.
그 다음, 도 10을 참조하면, 반도체 마스크층(225m)을 도핑 마스크로 하여 제1 반도체층(223)에 도펀트를 주입하여 도전성의 BG 라인, 소스 영역(223s) 및 드레인 영역(223d)을 형성하는 BG-SD 도핑 공정을 수행한다.
도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 등이 있으며, p형 도펀트로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등이 있다.
BG-SD 도핑 공정은 BG 라인 및 소스 영역(223s), 드레인 영역(223d)을 형성하는 것으로, BG 라인 및 소스 영역(223s), 드레인 영역(223d)이 도전성을 가질 수 있도록 고농도의 도펀트를 주입할 수 있다. 예컨대, 제1 도핑 공정은 약 1E12 내지 1E13 ions/㎤ 농도의 도펀트를 주입할 수 있다.
이 때, 도펀트의 주입 에너지는 제1 반도체층(223)에 도펀트가 도핑 되도록 맞춰지기에 제2 반도체층(225)에는 도펀트가 주입되지 않거나, 극소량만이 주입될 수 있다.
상기 복수의 BG 라인의 형성에 의해서, BG 라인의 사이에 배치되는 반도체 라인(SGL)이 형성될 수 있다. 상기 반도체 라인(SGL)은 비도핑 영역 또는 BG 라인의 도펀트 타입과는 다른 타입의 도펀트가 저농도로 포함되는 영역일 수 있다. 예컨대, BG 라인은 고농도의 n형 도펀트가 포함될 수 있고, 반도체 라인(SGL)에는 저농도의 p형 도펀트가 포함될 수 있다. 이에 따라, BG 라인과 반도체 라인(SGL) 사이에는 n-p 접합이 형성될 수 있다.
도핑 마스크로 이용하는 반도체 마스크층(225m)은 제2 반도체층(225)과 동일 공정을 통해 형성될 수 있어 도핑 마스크를 형성하는 별도의 공정을 추가하지 않고 BG 라인(BGL)을 형성할 수 있다. 또한, 반도체 마스크층(225m)은 제1 박막트랜지스터(TFT1, 도 12 참조)의 성능에 영향을 주지 않는 바, 도핑 공정 후 도핑 마스크로 사용된 반도체 마스크층(225m)을 제거하는 공정을 수행하지 않아도 된다.
한편, 반도체 마스크층(225m)을 이용하는 경우, 돌기의 간격(g1, 도 9 참조)을 포토레지스트 패터닝 공정으로 형성할 수 없는 간격으로 조정할 수 있어, 더 많은 BG 라인을 채널영역에 배치시킬 수 있다.
그 다음, 도 11을 참조하면, 반도체 마스크층(225m) 및 제2 반도체층(225)을 덮도록 기판(100) 전면(全面)에 제2 게이트 절연막(151)을 형성한다.
제2 게이트 절연막(151)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있으며, CVD(Chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성할 수 있다.
제2 게이트 절연막(151) 상에는 제1 소스 전극(S11), 제1 드레인 전극(D11), 및 제2 게이트 전극(G22)을 형성한다. 제1 소스 전극(S11), 제1 드레인 전극(D11), 및 제2 게이트 전극(G22)은 동일층에 배치되며, 전도성이 좋은 도전 물질로 이루어진 단일막 또는 다층막으로 형성될 수 있다. 제1 소스 전극(S11), 제1 드레인 전극(D11), 및 제2 게이트 전극(G22)은 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다층막일 수 있다. 제1 소스 전극(S11), 제1 드레인 전극(D11), 및 제2 게이트 전극(G22)은 CVD 또는 ALD(atomic layer deposition)를 통해 금속물질층을 증착한 후, 식각 공정을 통해서 형성할 수 있다.
상기 제1 소스 전극(S11) 및 제1 드레인 전극(D11) 각각은 제2 게이트 절연막(151), 제1 평탄화막(140),및 제1 게이트 절연막(120)을 관통하는 관통홀(CNT)을 통해서 소스 영역(223s) 및 드레인 영역(223d)에 연결될 수 있다.
상기 제2 게이트 전극(G22)은 상기 제2 게이트 절연막(151) 상에 배치되며, 상기 제2 반도체층(225)의 채널 영역(225a)이 형성될 부분과 중첩되도록 형성한다.
그 다음, 제2 게이트 전극(G22)을 도핑 마스크로 하여 소스 영역(225s) 및 드레인 영역(225d)을 형성하는 SD 도핑 공정을 수행한다.
소스 영역(225s) 및 드레인 영역(225d)는 캐리어의 농도를 증가시켜 도전성화한 영역일 수 있다. 소스 영역(225s) 및 드레인 영역(225d)은 제2 반도체층(225)에 고농도의 n형 또는 p형 도펀트가 도핑되어 형성될 수 있다. 일부 실시예에서, 소스 영역(225s) 및 드레인 영역(225d)의 도펀트의 농도는 약 1E14 내지 1E15 ions/㎤의 범위일 수 있다.
제1 반도체층(223)의 소스 영역(223s) 및 드레인 영역(223d)에 주입되는 도펀트는 제2 반도체층(225)의 소스 영역(225s) 및 드레인 영역(225d)에 주입되는 도펀트와 다른 타입일 수 있다. 이에 따라, 제1 박막트랜지스터(TFT1)는 nMOS 트랜지스터일 수 있으며, 제2 박막트랜지스터(TFT2)는 pMOS 트랜지스터일 수 있다.
도 12를 참조하면, 기판(100)의 전면(全面)에 제2 박막트랜지스터(TFT1)를 덮도록 제2 평탄화막(161)을 형성하고, 그 위에 유기발광소자(OLED)를 형성한다.
제2 평탄화막(161)은 스위칭 박막트랜지스터(TFT2)를 덮으며, 그 상부를 대체로 평탄화하는 역할을 할 수 있다. 제2 평탄화막(161)은 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 또한, 제2 평탄화막(161)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물로 형성될 수도 있다. 제2 평탄화막(161)은 CVD 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 제2 평탄화막(161)은 유기-무기 복합막으로 형성될 수도 있으며, 유기층과 무기층이 적층되어 구성될 수도 있다. 제2 평탄화막(161)을 형성한 후, 그 상면을 평탄하게 하기 위해서 그라인딩(grinding) 공정을 수행할 수 있다.
제2 평탄화막(161) 상에는, 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다. 화소전극(310)은 도 12에 도시된 것과 같이 제2 평탄화막(161)에 형성된 개구부를 통해 제1 소스 전극(S11), 및 제2 드레인 전극(D11) 중 어느 하나와 컨택하여 제1 박막트랜지스터(TFT1)와 연결된다. 도 12에 있어서, 화소전극(310)은 제2 드레인 전극(D11)과 연결되는 것으로 도시하고 있다.
화소전극(310)과 동일층에는 구동 전압선(PL), 데이터 라인(DL), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)이 배치될 수 있다. 구동 전압선(PL)은 구동 박막트랜지스터(TFT1)의 구동 소스 전극(S1)과 연결될 수 있으며, 데이터 라인(DL)은 스위칭 박막트랜지스터(TFT2)의 스위칭 소스 전극(S2)과 연결될 수 있다.
화소전극(310)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO 구조를 가질 수 있다.
구동 전압선(PL), 데이터 라인(DL), 스위칭 소스 전극(S2), 및/또는 스위칭 드레인 전극(D2)은 화소전극(310)과 동일층에 배치되어 동일물질로 동시에 형성될 수 있다.
제2 평탄화막(161) 상부에는 화소정의막(170)이 배치될 수 있다. 이 화소정의막(170)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 도 8에 도시된 바와 같은 경우, 화소정의막(170)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(170)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 유기발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 유기발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 중간층(320)을 사이에 두고 화소전극(310)과 대향하며 배치된다. 대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 즉, 화소전극(310)는 화소마다 패터닝될 수 있으며, 대향전극(330)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다. 대향전극(330)은 투명 전극 또는 반사형 전극으로 구비될 수 있다.
유기발광소자(OLED)의 화소전극(310)과 대향전극(330)에서 주입되는 정공과 전자는 중간층(320)의 발광층에서 결합하면서 빛이 발생할 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 박막봉지층(미도시) 또는 밀봉기판(미도시)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 그 밖에, 박막봉지층 또는 밀봉기판 상에는 편광층, 컬러필터층, 터치층 등이 더 배치될 수 있는 등 다양한 변형이 가능하다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 BG 라인을 구비한 트랜지스터를 채용하고 있어 우수한 성능을 가지며, BG 라인의 형성시 별도의 포토레지스트패턴의 형성을 하지 않아도 되는 바, 공정이 효율적으로 수행될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110: 버퍼막
120, 121: 제1 게이트 절연막 130: 제2 게이트 절연막
140, 141: 제1 평탄화막 150: 제3 게이트 절연막
151: 제2 게이트 절연막
160, 161: 제2 평탄화막 170: 화소정의막
211: 구동 반도체층
213g: 제1 게이트 전극 215g: 제2 게이트 전극
217: 스위칭 반도체층
223: 제1 반도체층 225m: 반도체 마스크층
225: 제2 반도체층 310: 화소전극
320: 중간층 330: 대향전극

Claims (20)

  1. 박막트랜지스터와, 제1 스토리지 전극 및 제2 스토리지 전극을 포함하는 커패시터를 포함하는 표시 장치에 있어서,
    상기 박막트랜지스터는,
    기판;
    상기 기판 상에 배치되며, 도펀트가 도핑된 복수의 BG(Bridged Grain) 라인과 복수의 반도체 라인이 교차 배치되는 채널영역, 상기 채널 영역 양측에 배치된 소스 영역, 및 드레인 영역을 포함하는 반도체층; 및
    상기 반도체층과 제1 게이트 절연막을 사이에 두고 중첩 배치되는 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 복수의 반도체 라인 각각에 대응하여 배치된 복수의 제1 게이트 전극, 및 상기 복수의 제1 게이트 전극을 덮는 제2 게이트 전극을 포함하는, 표시장치.
  2. 제1항에 있어서,
    상기 복수의 제1 게이트 전극은 상기 제1 스토리지 전극과 동일 물질로 동일층에 구비되고, 상기 제2 게이트 전극은 상기 제2 스토리지 전극과 동일 물질로 구비된, 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 배치된, 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 반도체 라인은 비도핑되거나, 상기 복수의 BG 라인에 도핑된 도펀트와 다른 타입의 도펀트가 도핑된, 표시 장치.
  5. 제1항에 있어서,
    상기 표시 장치는 스위칭 반도체층 및 스위칭 게이트 전극을 포함하는 스위칭 박막트랜지스터를 더 포함하며,
    상기 스위칭 반도체층은 상기 반도체층과 서로 다른 층에 배치된, 표시 장치.
  6. 제1항에 있어서,
    상기 박막트랜지스터는,
    상기 제1 스토리지 전극을 덮는 제2 게이트 절연막;을 더 포함하며,
    상기 제2 게이트 절연막은 상기 반도체층의 채널영역, 소스 영역, 및 드레인 영역에 대응하는 하나의 개구를 포함하는, 표시 장치.
  7. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 덮는 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 상기 반도체층과 중첩 배치되는 복수의 제1 게이트 전극을 형성하는 단계;
    상기 복수의 제1 게이트 전극을 도핑 마스크로 하여 상기 반도체층에 도펀트를 주입하는 제1 도핑 공정을 수행하는 단계;, 상기 반도체층에 복수의 BG 라인을 형성하는 단계; 및
    상기 복수의 제1 게이트 전극을 덮는 제2 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 도핑 공정에 의해서 상기 반도체층에 도펀트가 도핑된 복수의 BG 라인 및 상기 복수의 BG 라인 사이에 배치된 반도체 라인이 형성되는, 표시 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 표시 장치는, 제1 스토리지 전극 및 제2 스토리지 전극을 포함하는 커패시터를 더 포함하며,
    상기 제1 스토리지 전극은 상기 복수의 제1 게이트 전극과 동일한 공정 단계에서 형성되고, 상기 제2 스토리지 전극은 상기 제2 게이트 전극과 동일한 공정 단계에서 형성되는, 표시 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제2 게이트 전극을 도핑 마스크로 하여, 상기 반도체층에 도펀트를 주입하여 상기 반도체층에 소스 영역 및 드레인 영역을 형성하는 제2 도핑 공정을 수행하는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 형성된, 표시 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 도핑 공정에서 주입되는 도펀트와 상기 제2 도핑 공정에서 주입되는 도펀트는 같은 타입(type)인, 표시 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 게이트 전극을 덮도록 상기 기판 전면(全面)에 상면이 평탄한 제1 평탄화막을 형성하는 단계;
    상기 제1 평탄화막 상에 스위칭 반도체층을 형성하는 단계;
    상기 스위칭 반도체층을 덮도록 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막 상에 상기 스위칭 반도체층과 중첩 배치된 스위칭 게이트 전극을 형성하는 단계; 및
    상기 스위칭 게이트 전극을 도핑 마스크로 하여, 상기 스위칭 반도체층에 소스 영역 및 드레인 영역을 형성하는 제3 도핑 공정을 수행하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  13. 제12항에 있어서,
    상기 제2 도핑 공정에서 주입되는 도펀트와 상기 제2 도핑 공정에서 주입되는 도펀트는 다른 타입(type)인, 표시 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 스위칭 게이트 전극을 덮도록 상기 기판 전면(全面)에 상면이 평탄한 제2 평탄화막을 형성하는 단계; 및
    상기 제2 평탄화막 상에 표시 소자를 형성하는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  15. 기판;
    상기 기판 상에 배치되며, 제1 반도체층 및 상기 기판과 상기 제1 반도체층 사이에 배치된 제1 게이트 전극을 포함하는 바텀(bottom) 게이트형 트랜지스터인 제1 박막트랜지스터;
    상기 제1 반도체층과 다른 층에 배치된 제2 반도체층 및 상기 제2 반도체층 상에 중첩 배치된 제2 게이트 전극을 포함하는 탑(top) 게이트형 트랜지스터인 제2 박막트랜지스터; 및
    상기 제1 반도체층의 채널 영역과 중첩 배치된 반도체 마스크층;을 포함하며,
    상기 반도체 마스크층은 상기 제2 반도체층과 동일한 층에 배치되며,
    상기 제1 반도체층의 채널 영역에는 도펀트가 도핑된 복수의 BG 라인이 구비된, 표시 장치.
  16. 제15항에 있어서,
    상기 반도체 마스크층은 복수의 돌기를 구비한, 표시 장치.
  17. 제16항에 있어서,
    상기 복수의 돌기 사이의 간격은 약 0.2 um 내지 0.3 um 인, 표시 장치.
  18. 제15항에 있어서,
    상기 제1 반도체층은 채널 영역 양측에 배치된 소스 영역 및 드레인 영역을 포함하며,
    상기 복수의 BG 라인은 상기 소스 영역과 상기 드레인 영역을 잇는 선에 대해서 교차되도록 배치된, 표시 장치.
  19. 제15항에 있어서,
    상기 제1 반도체층의 채널 영역에는 상기 복수의 BG 라인 사이에 배치된 반도체 라인이 구비되며,
    상기 반도체 라인은 비도핑되거나, 상기 복수의 BG 라인에 도핑된 도펀트와 다른 타입의 도펀트가 도핑된, 표시 장치.
  20. 제15항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 제1 평탄화막;
    상기 제2 게이트 전극을 덮도록 상기 기판 전면(全面)에 배치된 제2 평탄화막; 및
    상기 제2 평탄화막 상에 배치된 표시 소자;를 더 포함하는 표시 장치.
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